KR0166034B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 및 그 제조방법에 관한 것으로, 반도체기판의 예정된 부분에 제1도전층을 콘택하고 그 상부에 핀홀이 형성된 절연막을 형성한 다음, 상기 핀홀을 통하여 상기 제1도전층에 접속되도록 제2도전층을 형성하고 저장전극마스크를 이용한 식각공정으로 상기 제2도전층, 절연막 및 제1도전층을 순차적으로 식각하여 표면적이 증가된 저장전극을 형성함으로써 후공정에서 충분한 정전용량을 확보할 수 있는 캐패시터를 형성할 수 있어 반도체소자의 신뢰성을 향상 및 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 및 그 제조방법

제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제2a도 내지 제2c도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11,31 : 반도체기판 12,32 : 소자분리산화막

13,33 : 게이트산화막 14,34 : 게이트전극

15,35 : 산화막 스페이서 16,16',36,36' : 불순물 확산영역

17,37 : 하부절연층 18,38 : 제1다결정실리콘막

19 : 실리콘질화막 20,43 : 제2다결정실리콘막

21 : 감광막패턴 22,42 : 유전체막

23 : 제3다결정실리콘막 24,30 : 콘택홀

본 발명은 반도체소자의 캐패시터 및 그 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로하는 충분한 정전용량을 확보하기위하여 표면적이 증가된 저장전극과 그 제조방법에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막를 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게하는 문제점이 있다.

제1도는 종래기술에 의하여 형성된 캐패시터를 도시한 단면도이다.

제1도를 참조하면, 반도체기판(31) 상부에 소자분리산화막(32), 게이트산화막(33), 게이트전극(34), 산화막 스페이서(35) 및 불순물 확산영역(36,36')을 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부절연층(37)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(31) 상부에 형성된 불순물 확산영역(36)을 노출시키는 콘택홀(30)을 형성한다. 그리고, 상기 콘택홀(30)을 통하여 상기 반도체기판(31)에 접속되도록 제1다결정실리콘막(38)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(38)을 식각한다. 그리고, 전체표면상부에 유전체막(42)과 제2다결정실리콘막(43)을 형성한다. 이때, 상기 유전체막(42)은 NO 또는 ONO 의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(43)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 반도체기판의 예정된 부분에 콘택된 제1도전층 상부에 실리콘질화막을 형성하되, 핀홀이 형성된 실리콘질화막을 형성하고 상기 핀홀을 통하여 제2도전층을 상기 제1도전층과 콘택시킨 다음, 저장전극마스크를 이용한 식각공정을 실시함으로써 표면적이 증가된 저장전극을 형성하고 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하는 반도체소자의 캐패시터와 그 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기위한 본 발명에 따른 반도체소자의 캐패시터는, 반도체기판의 예정된 부분에 콘택된 제1도전층과, 상기 제1도전층상에 형성된 다수의 핀홀내부로 매립되어 형성된 원기둥으로 접속된 제2도전층과, 전체표면상부에 순차적으로 형성된 유전체막과 플레이트전극이 구비된 것을 특징으로 한다.

또한 상기 본 발명의 다른 목적을 달성하기위한 본 발명의 캐패시터 제조방법은, 반도체기판 상부에 내부에 트랜지스트를 구비한 하부절연층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 다수의 핀홀이 형성된 절연막을 형성하는 공정과, 상기 핀홀을 통하여 상기 제1도전층에 접속되도록 제2도전층을 형성하는 공정과, 상기 제2도전층 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 이용한 식각공정으로 상기 제2도전층, 절연막 및 제1도전층을 순차적으로 식각하는 공정과, 상기 감광막패턴을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2d도는 본 발명의 제1실시예에 따른 반도체소자의 개패시터 제조공정을 도시한 단면도이다.

제2a도를 참조하면, 반도체기판(11) 상부에 소자분리산화막(12)을 형성하고, 게이트산화막(13), 게이트전극(14), 산화막 스페이서(15) 및 불순물 확산영역(16,16′)으로 이루어지는 트랜지스터를 형성한다. 그리고, 전체표면상부를 평탄화시키는 하부절연층(17)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 불순물 확산영역(16)을 노출시키는 콘택홀(24)을 형성한다. 그리고, 상기 콘택홀(24)을 통하여 상기 불순물 확산영역(16)에 접속되는 제1다결정실리콘막(18)을 일정두께 형성한다. 그리고, 전체표면상부에 핀홀(25)이 형성된 실리콘질화막(19)을 형성한다. 이때, 상기 핀홀(25)의 크기를 조절함으로써 후공정에서 형성될 저장전극의 표면적을 조절할 수 있다. 또한, 상기 핀홀(25)의 갯수를 조절하여 상기 저장전극의 표면적을 조절할 수 있다.

제2b도를 참조하면, 전체표면상부에 제2다결정실리콘막(20)을 일정두께 형성한다. 이때, 상기 제2다결정실리콘막(20)이 상기 핀홀(25)을 통하여 상기 제1다결정실리콘(18)에 접속된다. 그 다음에, 전체표면상부에 감광막패턴(21)을 형성한다. 이때, 상기 감광막패턴(21)은 저장전극마스크를 이용한 식각공정으로 형성한 것이다. 그 후에, 상기 감광막패턴(21)을 마스크로하여 상기 제2다결정실리콘막(20), 실리콘질화막(19) 및 제1다결정실리콘막(18)을 순차적으로 식각한다. 이때, 상기 하부절연층(17)이 식각장벽으로 사용된다.

제2c도를 참조하면, 상기 감광막패턴(21)을 제거함으로써 표면적이 증가된 저장전극(18,20)을 형성한다. 이때, 상기 저장전극(18,20)은 상기 핀홀(25)에 의하여 형성된 제2다결정실리콘막(20) 부분은 상기 핀홀(25)을 매립하여 형성된 일종의 원기둥이다. 그래서, 상기 핀홀(25)이 형성되지않은 상기 실리콘질화막(19)이 있었던 부분은 저장전극(18,20)의 표면이 된다. 그 다음에, 전체표면상부에 유전체막(22)과 제3다결정실리콘막(23)을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법은, 반도체기판 상부에 제1도전층을 콘택시키고 그 상부에 다수의 핀홀이 형성된 절연막을 형성한 다음, 상기 핀홀을 통하여 상기 제1도전층에 접속되는 제2도전층을 형성하고 저장전극마스크를 이용한 식각공정을 실시함으로써 표면적이 증가된 저장전극을 형성하고 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하고 이에 따른 신뢰성을 향상시킬 수 있는 잇점이 있다.

Claims (7)

1. 반도체기판의 예정된 부분에 콘택된 제1도전층과, 상기 제1도전층상에 다수개의 핀홀내부로 매립되어 형성된 원기둥 형상으로 접속된 제2도전층과, 전체표면상부에 순차적으로 형성된 유전체막과 플레이트전극을 포함하여 구성되는 반도체소자의 캐패시터.
2. 반도체기판 상부에 내부에 트랜지스트를 구비한 하부절연층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 다수의 핀홀이 형성된 절연막을 형성하는 공정과, 상기 핀홀을 통하여 상기 제1도전층에 접속되도록 제2도전층을 형성하는 공정과, 상기 제2도전층 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 이용한 식각공정으로 상기 제2도전층, 절연막 및 제1도전층을 순차적으로 식각하는 공정과, 상기 감광막패턴을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
3. 제2항에 있어서, 상기 반도체기판의 예정된 부분은 불순물 확산영역인 것을 특징으로하는 반도체소자의 캐패시터 제조장법.
4. 제2항에 있어서, 상기 제1,2 도전층은 다결정실리콘막으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
5. 제2항에 있어서, 상기 절연막은 실리콘질화막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
6. 제2항에 있어서, 상기 핀홀은 필요한 저장전극의 표면적만큼 그 갯수와 크기를 조절되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
7. 제2항에 있어서, 상기 감광막패턴은 저장전극마스크를 이용한 식각공정으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.