KR0172560B1 - 반도체소자의 전하저장전극 제조방법 - Google Patents

반도체소자의 전하저장전극 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 전하저장전극 제조방법에 관한것으로서, 필드산화막과 게이트 산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극과 제2도전층 패턴으로된 비트라인 등을 형성하되 제1/제2도전층 패턴의 일부가 전하저장전극 콘택으로 예정되어 있는 부분상에 남도록 패턴닝한 후, 전하저장전극 콘택홀을 형성하고 상기 전하저장전극 콘택홀을 메우는 제3도전층 패턴을 형성하여 제1내지 제3도전층 패턴으로된 전하저장전극을 형성하였으므로, 소자 크기의 증가나 단차의 증가없이 전하저장전극의 표면적이 증가되어 소자동작의 신뢰성이 향상된다.

Description

반도체소자의 전하저장전극 제조방법
제1도는 종래 기술에 따른 반도체소자의 전하저장전극의 단면도.
제2a도 내지 제2c도는 본발명의 일실시예에 따른 반도체소자의 전하저장전극 제조 공정도.
제3a도 내지 제3c도는 본발명의 다른 실시예에 따른 반도체소자의 전하저장전극 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드산화막
3 : 게이트산화막 4 : 게이트전극
4' : 제1도전층 5 : 소오스/드레인전극
6 : 제1층간절연막 7 : 비트라인
7' : 제2도전층 패턴 8 : 제2층간절연막
9' : 제3도전층 패턴 10 : 전하저장전극
11 : 홈 12 : 제4도전층 패턴
본발명은 반도체소자의 전하저장전극 제조방법에 관한 것으로서, 특히 케이트전극이나 비트라인에 사용되는 다결정실리콘층을 전화저장전극의 일부로 사용하여 표면적을 증가시켜 소자의 고집적화에 유리하고, 공정수율을 향상시킬 수 있는 반도체소자의 전하저장전극 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자에서는 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전막으로 사용하거나, 유전막의 두께를 얇게 하거나 또는 전하저장전극의 표면적을 증가시키는 등의 방법이 있다.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질로는 예를들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들은 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵다.
또한 유전막 두께를 감소시키는 방법은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
종래 기술에 따른 전하저장전극을 구비하는 반도체소자의 제조방법에 관하여 제1도를 참조하여 살펴보면 다음과 같다.
먼저, 반도체기판(1)상에 소자분리를 위한 필드산화막(2)과, 게이트산화막(3)과 일련의 게이트전극(4)들이 형성되어 있으며, 상기 게이트전극(4) 양측의 반도체기판(1)에 소오스/드레인전극(5)이 형성되어 있다.
또한 상기 소오스/드레인전극(5) 중 비트라인 콘택으로 예정되어 있는 부분을 노출시키는 비트라인 콘택홀을 구비하는 제1층간절연막(6)이 형성되어 있고, 상기 비트라인 콘택홀을 통하여 소오스/드레인저극(5)과 접촉되는 비트라인(7)이 형성되어 있다.
또한 상기 구조의 전표면에 제2층간절연막(8)이 도포되고, 상기 소오스/드레인전극(5)에서 전하저장전극 콘택으로 예정되어 있는 부분상의 제2 및 제1층간절연막(8), (6)이 순차적으로 제거되어 전하저장전극 콘택홀이 형성되어 있고, 이를 통하여 소오스/드레인전극(5)과 접촉되는 예정된 형상의 전하저장전극(10)이 형성되어 있다.
여기서 상기 전하저장전극의 표면적에 비려하는 정전용량을 확보하기 위하여 상기 전하저장전극을 다양한 형태로 형성하게 된다.
즉 다결정 실리콘츠을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통형 또는 사각틀체 형상의 미로 구조로 형성하거나, 다결정 실리콘의 그레인 바운더리(Grain Boundary)의 식각선택비차를 이용하는 에이치.에스.지(hemispherical grain poly silicon; HSG) 방법 등을 사용한다.
그러나 상기의 전하저장전극들은 각각 문제점을 가지고 있다.
즉, 핀형 전하저장전극은 제조 공정이 복잡하여 공정수율이 떨어지고, 내부가 비어 있는 캐비티형은 셀영역과 주변회로 영역간의 단차가 증가되어 후속 마스크 공정에서 공정 여유도가 감소됨과 아울러 금속공정이 어려우며, 원통형은 도전 스페이서 형성시 다결정실리콘의 다결정 중합체등과 같은 공정 결함이 남게되어 이에 의해 단락이 발생되므로 소자동작의 신뢰성과 공정수율이 떨어지며, 소자의 고집적화가 어려운 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 게이트전극과 비트라인에 사용되는 다결정실리콘층을 전하저장전극의 일부로 사용하여 표면적이 증가되어 소자동작의 신뢰성이 향상되고, 소자의 고집적화에 유리한 반도체소자의 전하저장전극 제조방법을 제공함에 있다.
본발명의 다른 목적은 표면 미그레이션(migration) 효과가 있는 Si2H6가스를 사용하여 콘택홀 부분에서 홈이진 전하저장전극을 혀성하여 정전용량이 증가된 반도체소자의 전하저장전극 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 전하저장전극 제조방법의 특징은, 소자분리 산화막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과,상기 구조의 전표면에 비트라인 콘택홀을 구비하는 제1층간절연막을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하되, 전하저장전극 콘택홀로 예정되어 있는 부분에 제2도전층 패턴이 남도록하는 공정과, 상기 구조의 전펴면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극에서 전하저장전극 콘택으로 예정도어 있는 소정부위를 제거하되, 상기 제2층간절연으로 부터 게이트 산화막까지 순차적으로 제거하여 제2도전층 패턴을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제2 및 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비함에 있다.
상기 목적을 달성하기 위한 본발명의 다른 특징은, 소자분리 산화막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극을 형성하되 전하저장전극 콘택을 예정되어 있는 부분상에 제1도전층 패텅의 일부가 남도록하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 비트라인 콘택홀을 구비하는 제1층간절연막을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하는 공정과, 상기 구조의 전표면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극에서 전하저장전극 콘택으로 예정되어 잇는 소정부위를 제거하되, 상기 제2층간절연막으로부터 상기 게이트 산화막까지 순차적으로 제거하여 제1도전층 패턴을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제1 및 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비함에 있다.
상기 목적을 달성하기 위한 본발명의 또 다른 특징은, 소자분리 산화막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극을 형성하되, 전하저장전극 콘택으로 예정되어 있는 부분에 제1도전층 패턴이 남도록하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 제1층간 절연막을 형성하는 공정과, 상기 소오스/드레인전극에서 비트라인 콘택으로 에정되어있는 부분상의 제1층간절연막을 제거하여 비트라인 콘택홀을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하되, 전하저장전극 콘택홀로 예정되어 있는 부분에 제2도전층 패턴이 남도록하는 공정과, 상기 구조의 전표면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극에서 전하저장전극 콘택으로 예정되어 있는 소정부위를 제거하되, 상기 제2층간절연막으로부터 상기 게이트 산화막까지 순차적으로 제거하여 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 소오스/드레인전극과 제1 및 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제1 내지 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비함에 있다.
이하, 본발명에 따른 반도체소자의 전하저장전극 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제2a도 내지 제2c도는 본발명의 일실시예에 따른 반도체소자의 제조 공정도로서, 비트라인이 전하저장전극보다 먼저 형성되는 경우의 예이다.
먼저, 반도체기판(1)의 일측에 필드산화막(2)과 게이트산화막(3)을 형성한 후, 상기 게이트산화막(3) 상에 다결정실리콘층 등의 제1도전층(4') 패턴으로된 게이트전극(4)을 형성한다. 이때 상기 제1도전층(4') 패턴의 일부가 전하저장전극으로 예정되어 있는 부분상에 남게된다.(제2a도 참조).
그 다음 상기 게이트전극(4) 양측의 반도체기판(1)에 엘.디.디(lightly doped drain; LDD) 구조의 소오스/드레인전극(5) 을 형성하며, 상기 구조의 전표면에 제1층간절연막(6)을 도포하고, 비트라인 콘택으로 예정되어 있는 일측의 소오스/드레인전극(5)상의 제1층간절연막(6)을 제거하여 비트라인 콘택홀을 형성하고, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극(5)과 접촉되는 제2도전층(7') 패턴으로된 비트라인(7)을 형성한다. 이때 상기 제2도전층(7') 패턴의 일부가 전하저장전극으로 예정되어 있는 부분상에 남게된다.(제2b도 참조).
그후, 상기 궂의 전표면에 제2층간절연막(8)을 형성하고, 소오스/드레인전극(5)에서 전하저장전극 콘택으로 예정되어 있는 부분 상의 제2층간절연막(8)에서 게이트산화막(3)까지 순차적으로 제거하여 전하저장전극 콘택홀을 형성한다. 이때 상기 전하저장전극 콘택홀에 의해 상기 제1 및 제2도전층(4'),(7')패턴이 노출된다.
그다음 상기 전하저장전극 콘택홀을 제3도전층(9') 패턴으로 메워 상기 노출되어 있는 소오스/드레인전극(5)과 제1 및 제2도전층(4'),(7')패턴과 접촉되는 전하저장전극(10)을 형성한다.(제2c도 참조).
상기에서는 전하저장전극의 일부로 게이트전극 및 비트라인이 되는 제1 및 제2도전층 패턴(4', 7')을 모두 사용하였으나, 제1 또는 제2도전층 패턴중 어느 하나만을 사용할 수도 있으며, 게이트산화막(3)의 신뢰성을 고려하여 제2도전층 패턴만을 전하저장전극의 일부가 되록 할 수도 있다.
제3a도 내지 제3c도는 본발명의 다른 실시예에 따른 반도체소자의 제조 공정도로서, 비트라인이 되는 도전층 패턴을 전하저장전극의 일부로 사용한 예이다.
먼저, 반도체기판(1)상에 필드산화막(2)과 게이트산화막(3), 일련의 게이트전극(4)과 소오스/드레인전극(5)을 형성하고, 비트라인 콘택홀을 구비하는 제1층간절연막(6)을 상기 구조의 전표면에 형성한 후, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극(5)과 접촉되는 비트라인(7)을 형성한 후, 상기 구조의 전표면에 제2층간절연막(8)을 형성한다. 이때 상기 비트라인(7)이 되는 제2도전층(7')의 일부가 전하저장전극으로 예정되어 있는 부분상에 남게한다.(제3a도 참조).
그후, 상기 소오스/드레인전극(5)에서 전하저장전극 콘택으로 예정되어 있는 부분 상의 제2층간절연막(8)에서 게이트산화막(3)까지 순차적으로 제거하여 전하저장전극 콘택홀을 형성한다. 이때 상기 전하저장전극 콘택홀에 의해 상기 제2도전층(7') 패턴이 노출된다.(제3b도 참조).
그다음 상기 전하저장전극 콘택홀을 메우는 제3도전층(9')패턴을 형성하여 상기 제2도전층(7') 패턴과 접촉되도록하되, 표면 미그레이션이 우수하여 단차 피복성이 나쁜 Si2H6가스로 형성하여 콘택홀의 중앙부분에 홈(11)이 지도록 형성한 후, 상기 제3도전층(9')과 접촉되는 제4도전층(12) 패턴을 제2층간절연막98)상에 형성한다. 따라서 제2 내지 제4도전층(7'),(9'),(12) 패턴이 전하저장전극(10)이 되며, 상기 홈(11)에 의해 표면적이 더욱 증가된다.(제3c도 참조).
이상에서 설명한 바와 같이, 본발명에 따른 바도체소자의 전하저장전극 제조방법은 필드산화막과 게이트 산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극과 제2도전층 패턴으로된 비트라인 등을 형성하되 제1/제2도전층 패턴의 일부가 전하저장전극 콘택으로 예정되어 있는 부분상에 남도록 패턴닝한 후, 전하저장전극 콘택홀을 형성하고 상기 전하저장전극 콘택홀을 메우는 제3도전층 패턴을 형성하여 제1 내지 제3도전층 패턴으로된 전하저장전극을 형성하였으므로, 소자 크기의 증가나 단차의 증가 없이 전하저장전극의 표면적이 증가되어 소자동작의 신뢰성이 향상되는 이점이 있다.

Claims (6)

  1. 소자분리 산화막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 비트라인 콘택홀을 구비하는 제1층간절연막을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하되, 전하저장전극 콘택홀로 예정되어 있는 부분에 상기 제2도전층 패턴이 남도록하는 공정과, 상기 구조의 전표면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극에서 전하저장전극 콘택으로 예정되어 있는 소정부위를 제거하되, 상기 제2층간절연막으로부터 게이트 산화막까지의 층을 순차적으로 제거하여 제2도전층 패턴을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제2 및 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 전하저장전극 제조방법.
  2. 제1항에 있어서, 상기 제3도전층 패턴을 표면 미그레이션 성질을 갖는 Si2H6가스로 형성하여 콘택홀의 중앙부분에 홈이 형성되도록하는 것을 특징으로하는 반도체소자의 전하저장전극 제조방법.
  3. 소자분리 산화막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로 된 게이트전극을 형성하되, 전하저장전극 콘택으로 예정되어 있는 부분상에 상기 제1도전층 패턴의 일부가 남도록하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 비트라인 콘택홀을 구비하는 제1층간절연막을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하는 공정과, 상기 구조의 전표면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극에서 전하저장전극 콘택으로 예정되어 있는 소정부위를 제거하되, 상기 제2층간절연막으로부터 게이트 산화막까지 순차적으로 제거하여 제1도전층 패턴을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제1 및 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 전하저장전극 제조방법.
  4. 제3항에 있어서, 상기 제3도전층 패턴을 표면 미그레이션 성질을 갖는 Si2H6가스로 형성하여 콘택홀의 중앙부분에 홈이 형성되도록하는 것을 특징으로하는 반도체소자의 전하저장전극 제조방법.
  5. 소자분리 산호막과 게이트산화막이 형성되어 있는 반도체기판상에 제1도전층 패턴으로된 게이트전극을 형성하되, 전하저장전극 콘택으로 예정되어 있는 부분에 상기 제1도전층 패턴이 남도록하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 제1층간 절연막을 형성하는 공정과, 상기 소오스/드레인전극에서 비트라인 콘택으로 에정되어있는 부분상의 제1층간절연막을 젝하여 비트라인 콘택홀을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 노출되어 있는 소오스/드레인전극과 접촉되는 제2도전층 패턴으로된 비트라인을 형성하되, 전하저장전극 콘택홀로 예정되어 있는 부분에 상기 제2도전층 패턴이 남도록하는 공정과, 상기 구조의 전표면에 제2층간절연막을 도포하는 공정과, 상기 소오스/드레인전극서 전하저장전극 콘택으로 예정되어 있는 소정부위를 제거하되, 상기 제2층간절연막으로부터 게이트 산화막까지 순차적으로 제거하여 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 메워 상기 노출되어 있는 소오스/드레인전극과 제1 및 제2도전층 패턴과 접촉되는 제3도전층 패턴을 형성하여 제1 내지 제3도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 전하저장전극 제조방법.
  6. 제5항에 있어서, 상기 제3도전층 패턴을 표면 미그레이션 성질을 갖는 Si2H6가스로 형성하여 콘택홀의 중앙부분에 홈이 형성되도록하는 것을 특징으로하는 반도체소자의 전하저장전극 제조방법.
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