KR0165304B1 - 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법 - Google Patents

Abstract

패드층과 비트라인을 용이하게 접속시키는 접촉구조 및 그 제조방법에 관하여 개재되어 있다. 이는 반도체기판에 형성된 트랜지스터, 상기 트랜지스터의 드레인과 접속하는 패드층, 상기 패드층에 대해 평탄한 표면을 가지도록 상기 트랜지스터 상에 형성된 절연층, 및 상기 패드층 및 절연층 상에 부분적으로 형성되어, 상기 패드층과 접속하는 비트라인을 포함하는 것을 특징으로 하고, 반도체기판에 트랜지스터를 형성하는 제1공정, 결과물 상에 제1도전층을 증착/패터닝하여 트랜지스터의 드레인과 접속하는 패드층을 형성하는 제2공정, 결과물 전면에 절연층을 형성하는 제3공정, 상기 패드층의 최상부 표면이 노출될 때까지 상기 절연층을 에치백하는 제4공정, 결과물 상에 제2도전층을 증착하는 제5공정, 및 상기 제2도전층을 패터닝하여 상기 패드층과 부분적으로 접속하는 비트라인을 형성하는 제6공정을 포함하는 것을 특징으로 한다. 따라서 콘택홀 형성에 따른 여러 가지 문제점을 해소할 수 있음과 동시에 메모리장치의 집적도 향상을 용이하게 할 수 있다.

Description

반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법

제1도는 DRAM(Dynamic Random Access Memory)의 일부분을 제조하기 위한 일반적인 레이아웃도이다.

제2a도 내지 제2d도는 DRAM 제조시, 접촉구조의 일반적인 제조방법을 설명하기 위한 것으로서, 상기 제1도의 II-II'선을 잘라본 단면도들이다.

제3a도 내지 제3d도는 DRAM 제조시, 접촉구조의 일반적인 제조방법을 설명하기 위한 것으로서, 상기 제1도의 III-III'선을 잘라본 단면도들이다.

제4도는 DRAM의 일부분을 제조하기 위한 본 발명에 의한 레이아웃도이다.

제5a도 및 제5b도는 본 발명에 의해 제조된 자기정합적인 접촉구조를 갖는 DRAM의 일부분을 도시한 단면도들로서, 각각 상기 제4도의 VI-VI' 및 VII-VII'선을 잘라본 것이다.

제6a도 내지 제6d도는 본 발명에 의한 자기정합적 접촉구조의 제조방법을 설명하기 위한 것으로서, 상기 제4도의 VI-VI'선을 잘라본 단면도들이다.

제7a도 내지 제7d도는 본 발명에 의한 자기정합적 접촉구조의 제조방법을 설명하기 위한 것으로서, 상기 제4도의 VII-VII'선을 잘라본 단면도들이다.

본 발명의 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 패드층과 비트라인을 접촉창 없이 연결시키는 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법에 관한 것이다.

반도체 메모리장치의 집적도가 향상될수록, 단위 메모리 셀을 구성하는 요소(element)들의 크기는 점점 작아진다. 특히 DRAM의 경우, 256M 내지 1G로 메모리의 용량이 급격히 향상되고 있으므로, 단위 메모리 셀을 구성하는 요소들의 미세화는 가장 중요한 연구대상이 되고 있다.

제1도는 DRAM(Dynamic Random Access Memory)의 일부분을 제조하기 위한 일반적인 레이아웃도로서, 메모리 셀의 미세화를 위해, 트랜지스터의 드레인과 비트라인을 직접적으로 접속시키지 않고, 중간에 패드층을 개재하여 연결한 경우의 것이다.

도면부호 P1은 반도체기판을 활성영역 및 비활성영역으로 한정하는 필드산화막 형성을 위한 마스크패턴을, P2는 게이트전극형성을 위한 마스크패턴을, P3는 드레인과 비트라인을 연결하는 패드층 형성을 위한 마스크패턴을, P4는 패드층과 비트라인을 연결시키는 콘택홀 형성을 위한 마스크패턴을 그리고 P5는 비트라인 형성을 위한 마스크패턴을 나타낸다.

제2a도 내지 제2d도 및 제3a도 내지 제3d도는 DRAM 제조시, 접촉구조의 일반적인 제조방법을 설명하기 위한 것으로서, 각각 상기 제1도의 II-II' 및 III-III'선을 잘라본 단면도들이다.

반도체기판(10)을 활성영역 및 비활성영역으로 구분하기 위한 필드산화막(12)을 제1도의 마스크패턴(P1)을 이용하여 형성한 후, 통상의 방법으로 게이트전극(14), 소오스(16) 및 드레인(18)로 이루어진 트랜지스터를 형성한다. 이때, 게이트전극(14)는 제1도의 마스크패턴(P2)을 이용하여 형성되고, 소오스(16) 및 드레인(18)을 표면으로 노출시키는 콘택홀은 통상적인 자기정합 방법에 의해 형성된다. 이어서, 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착한 후, 제1도의 마스크패턴(P3)를 이용하여 이를 패터닝함으로써 드레인(18)과 접속하는 패드층(22)을 형성한다. 그 후, 결과물 전면에, 예컨대 BPSG와 같은 절연물질을 도포/평탄화하여 절연층(24)을 형성한다(제2a도 및 제3a도 참조).

제1도의 마스크패턴(P4)를 이용한 사진공정으로 상기 절연층(24)상에 콘택홀 형성을 위한 포토레지스트 패턴(26)을 형성한 후, 이를 식각마스크로 하여 패드층(22) 상에 적층되어 있는 절연층(24)를 부분적으로 식각함으로써, 패드층(22)을 표면으로 노출시키는 콘택홀(1)을 형성한다(제2b도 및 제3b도 참조).

이어서, 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하여 도전층(28)을 형성하고, 그 상부에 포토레지스트를 도포한 후, 제1도의 마스크패턴(P5)을 이용한 사진공정을 이용하여 비트라인 형성을 위한 포토레지스트 패턴(28)을 형성한다(제2c도 및 제3c도 참조).

포토레지스트 패턴(28)을 식각마스크로 하고 도전층을 식각대상물로 한 식각공정을 행함으로써 패드층(22)와 접속하는 비트라인(32)을 형성한다(제2d 및 제3d도 참조).

DRAM의 집적도가 낮을 때는, 게이트전극과 게이트전극 사이의 폭이 넓기 때문에, 패드층의 형성 공정 없이, 드레인을 노출시키는 콘택홀을 통상의 사진식각 공정으로 바로 드레인 상에 형성하였었다. 그러나, 집적도가 증가될수록, 게이트전극과 게이트전극 사이의 폭은 좁아지고, 이에 의해 드레인을 표면으로 노출시키는 콘택홀을 통상의 사진식각 공정으로 행할 경우, 게이트전극의 일표면이 노출되어 비트라인과 전기적 접속을 일으키거나, 비트라인과 게이트전극 사이의 기생커패시터를 형성시켜, 메모리장치의 전기적 특성을 저하시켰다.

따라서, 상술한 문제점을 해결하기 위하여, 근래에는, 게이트산화막, 다결정실리콘 및 절연막을 차례대로 적층하는 공정, 적층된 이들 물질들을 패터닝하여 게이트전극을 형성하는 공정, 결과물 전면에 절연물질층을 형성한 후 이를 이방성식각하여 게이트전극의 측벽에 절연물질로 된 스페이서를 형성하는 공정으로 게이트전극을 형성함으로써, 소오스 및 드레인이 표면으로 노출되는 콘택홀을 게이트전극이 형성됨과 동시에 형성되도록 하고, 이어서 드레인과 연결되는 패드층을 도전층의 증착/패터닝 공정을 거쳐 형성한 후, 이 패드층과 비트라인을 연결하는 방법을 이용하였다.

이러한 방법에 의하면, 패드층(대부분 게이트전극과 게이트전극 사이의 폭 보다는 훨씬 크게 형성된다)에 의해, 기생커패시터 및 전기적 접속현상등의 문제 발생없이 비트라인과 드레인을 용이하게 접속시킬 수 있다.

그러나, 상술한 방법도, 메모리장치의 집적도가 256M 내지 1G로 중가하면 이용하기가 어려워지는데, 이는 고집적화에 따라 콘택홀의 크기가 작아짐으로 인해, 첫째 콘택홀을 제작하기 어려워지고, 둘째 콘택홀의 어스팩트 비가 커져 도전층의 접속에 많은 문제가 발생하기 때문이다.

따라서, 콘택홀을 형성하지 않고도, 비트라인과 패드층을 접속시킬 수 있는 방법이 있다면, 메모리장치의 집적도는 좀더 용이하게 증가될 수 있을 것이다.

본 발명의 목적은 콘택홀을 형성하지 않고도 층간 도전층들을 서로 연결시킬 수 있는 반도체 메모리장치의 접촉구조를 제공하는데 있다.

본 발명의 다른 목적은 집적도 향상을 피할 수 있는 반도체 메모리장치의 접촉구조를 제공하는데 있다.

본 발명의 또 다른 목적은 상기 목적 및 다른 목적을 달성하는데 있어서, 그 적합한 제조방법을 제공하는데 있다.

상기 목적 및 다른 목적을 달성하기 위한, 본 발명에 의한 반도체 메모리장치의 접촉구조는, 반도체기판에 형성된 트랜지스터; 상기 트랜지스터의 드레인과 접속하는 패드층; 상기 패드층에 대해 평탄한 표면을 가지도록 상기 트랜지스터 상에 형성된 절연층; 및 상기 패드층 및 절연층 상에 부분적으로 형성되어, 상기 패드층과 접속하는 비트라인을 포함하는 것을 특징으로 한다.

본 발명에 의한 반도체 메모리장치의 접촉구조에 있어서, 상기 비트라인이 형성되어 있는 영역을 제외한 영역에 형성되어 있는 패드층의 최상부 표면은 상기 절연층의 최상부 표면보다 아래에 위치하고 있는 것이 바람직하다.

본 발명에 의한 반도체 메모리장치의 접촉구조에 있어서, 상기 비트라인 및 패드층은 다결정실리콘으로 구성되어 있는 것이 바람직하다.

상기 또 다른 목적을 달성하기 위한, 본 발명에 의한 반도체 메모리장치의 접촉구조의 제조방법은, 반도체기판에 트랜지스터를 형성하는 제1공정; 결과물 상에 제1도전층을 증착/패터닝하여 트랜지스터의 드레인과 접속하는 패드층을 형성하는 제2공정; 결과물 전면에 절연층을 형성하는 제3공정; 상기 패드층의 최상부 표면이 노출될 때까지 상기 절연층을 에치백하는 제4공정; 결과물 상에 제2도전층을 증착하는 제5공정; 및 상기 제2도전층을 패터닝하여 상기 패드층과 부분적으로 접속하는 비트라인을 형성하는 제6공정을 포함하는 것을 특징으로 한다.

본 발명에 의한 접촉구조의 제조방법에 있어서, 상기 에치백은 폴리슁(polishing) 공정으로 진행되는 것이 바람직하다.

본 발명에 의한 접촉구조의 제조방법에 있어서, 제2도전층을 패터닝하는 상기 공정 시, 상기 패드층도 부분적으로 식각되는 것이 바람직하다.

본 발명에 의한 접촉구조의 제조방법에 있어서, 상기 제1 및 제2도전층은 다결정실리콘을 사용하여 형성되는 것이 바람직하다.

따라서, 본 발명에 의한 반도체 메모리장치의 접촉구조 및 그 제조방법에 의하면, 콘택홀을 형성하지 않고도 패드층과 비트라인을 접속시킬 수 있으므로, 콘택홀 형성에 따른 여러 가지 문제점을 해소할 수 있음과 동시에 메모리장치의 집적도 향상을 용이하게 할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1도, 제2a도 내지 제2d도 및 제3a도 내지 제3d도에서 설명된 도면부호와 동일한 부호는 동일부분을 나타낸다.

제4도는 DRAM의 일부분을 제조하기 위한 본 발명에 의한 레이아웃도로서, 패드층과 비트라인을 접속시키는 콘택홀 형성을 위한 마스크패턴(제1도의 P4 참조)이 레이아웃되어 있지 않은 것을 제외하면, 상기 제1도의 레이아웃도와 엄격하게 일치한다.

제5a도 및 제5b도는 본 발명에 의해 제조된 자기정합적인 접촉구조를 갖는 DRAM의 일부분을 도시한 단면도들로서, 각각 상기 제4도의 VI-VI' 및 VII-VII'선을 잘라본 것이다.

게이트전극(14), 소오스(16) 및 드레인(18)으로 구성된 트랜지스터가 반도체기판(10)에 형성되어 있고, 패드층(22)은 트랜지스터의 드레인(18)과 접속하도록 형성되어 있으며, 절연층(24)의 상표면은 상기 패드층의 상표면과 동일한 레벨을 가지도록 형성되어 있고, 비트라인(32)은 상기 절연층(24) 및 패드층(22) 상에 형성되어 상기 패드층(22)과 부분적으로 접속하고 있다.

이때, 상기 패드층(22)와 비트라인(32)을 연결시켜주기 위한 콘택홀은 형성되어 있지 않다. 또한, 비트라인(32) 하부 이외의 영역에 형성되어 있는 패드층(22)의 상표면은 상기 절연층(24)의 상표면 보다 낮게 위치하도록 되어 있다.

제6a도 내지 제6d도 및 제7a도 내지 제7d도는 본 발명에 의한 자기정합적 접촉구조의 제조방법을 설명하기 위한 것으로서, 각각 상기 제4도의 VI-VI' 및 VII-VII'선을 잘라본 단면도들이다.

먼저, 제6a도 및 제7a도는 패드층(22)을 형성하는 공정을 도시한 것으로서, 이는 반도체기판(10)을 활성영역 및 비활성영역으로 한정하기 위한 필드산화막(12)을 형성하는 제1공정, 결과물 전면에 게이트산화막, 제1도전층 및 절연막을 차례대로 적층하는 제2공정, 적층된 상기 물질들을 패터닝하여 게이트전극(14)을 형성하는 제3공정, 결과물 전면에 불순물 이온을 주입하여 소오스(16) 및 드레인(18)을 형성하는 제4공정, 결과물 전면에, 예컨대 이산화실리콘과 같은 절연막을 형성한 후, 이를 이방성식각하여, 상기 게이트전극(14)의 측벽에 스페이서를 형성함으로써 상기 게이트전극을 다른 도전물질로부터 절연하기 위한 절연막(20)을 형성하는 제5공정, 결과물 상에, 예컨대 다결정실리콘과 같은 도전물질을 증착하여 제2도전층을 형성한 후, 이를 패터닝하여, 상기 드레인(18)과 접속하는 패드층(22)을 형성하는 제6공정 및 결과물 전면에, 예컨대 BPSG(Boro-Phosphorus Silicate Glass)와 같은 절연물질을 증착한 후, 평탄화함으로써 절연층(24)을 형성하는 제7공정으로 진행된다.

이때, 상기 패드층(22)은, 별도의 사진식각 공정에 형성된 콘택홀이 아닌 자기정합적인 방법에 의해 형성된 콘택홀에 의해 (앞서 설명한 바 있음), 상기 드레인(18)과 연결되며, 상기 제1도전층은 통상 다결정실리콘과 실리사이드가 적층된 형태로 형성된다.

제6b도 및 제7b도는 절연층(24)을 에치백하는 공정을 도시한 것으로서, 이는 상기 절연층을 식각대상물로 한, 예컨대 폴리슁(polishing)과 같은 에치백 공정을 상기 패드층(22)의 상표면이 표면으로 드러날 때까지 행하는 공정으로 진행된다.

제6c도 및 제7c도는 제3도전층(28)을 형성하는 공정을 도시한 것으로서, 패드층(22)이 표면으로 노출되어 있는 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하여 상기 제3도전층(28)을 형성하는 제1공정 및 결과물 상에 포토레지스트를 도포한 후, 상기 제4도의 마스크패턴(P5)을 이용한 사진공정을 행하여, 비트라인 형성을 위한 포토레지스트 패턴(30)을 형성하는 제2공정으로 진행된다.

이때, 상기 제3도전층(28)은 콘택홀을 통하지 않고 직접적으로 패드층(22)과 접속한다.

제6d도 및 제7d도는 비트라인(32)을 형성하는 공정을 도시한 것으로서, 이는 상기 포토레지스트 패턴(30)을 식각마스크로 하고, 상기 제3도전층을 식각대상물로 한 이방성식각을 결과물 전면에 행하는 공정으로 진행된다.

이때 과다식각(over-etching)에 의해, 상기 패드층(22)의 상표면이 상기 절연층(24)의 상표면보다 낮게 될 수도 있음은 물론이다.

따라서, 본 발명에 의한 반도체 메모리장치의 접촉구조 및 그 제조방법에 의하면, 패드층과 비트라인을 별도의 콘택홀을 통하지 않고 직접 연결시킴으로써, 미세콘택홀 형성 시 발생되는 문제점들을 해소할 수 있을 뿐만 아니라, 메모리장치의 집적도 향상을 용이하게 할 수도 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (5)

1. 반도체기판에 형성된 트랜지스터; 상기 트랜지스터의 드레인과 접속하는 패드층; 상기 패드층의 상표면과 동일레벨의 표면을 갖으며, 상기 패드층을 제외한 영역에 형성된 그 표면이 평탄한 절연층; 및 상기 절연층 및 패드층 상에 형성되며, 상기 패드층과 접속하는 비트라인을 포함하는 것을 특징으로 하는 반도체 메모리장치의 접촉구조.
2. 제1항에 있어서, 상기 비트라인 및 패드층은 다결정실리콘으로 구성되어 있는 것을 특징으로 하는 반도체 메모리장치의 접촉구조.
3. 반도체기판에 트랜지스터를 형성하는 제1공정; 상기 트랜지스터가 형성되어 있는 결과물 기판 전면 상에 제1도전층을 증착한 후 패터닝하여 상기 트랜지스터의 드레인과 접속하는 패드층을 형성하는 제2공정; 상기 패드층이 형성되어 있는 결과물 기판 전면 상에 절연층을 형성하는 제3공정; 상기 패드층의 표면이 노출될 때까지 상기 절연층을 식각함으로써 상기 절연층의 표면레벨을 상기 패드층의 표면레벨과 일치시키는 제4공정; 결과물 기판 상에 제2도전층을 증착하는 제5공정; 및 상기 제2도전층을 패터닝하여 상기 패드층과 부분적으로 접속하는 비트라인을 형성하는 제6공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 접촉구조의 제조방법.
4. 제3항에 있어서, 절연층을 식각하는 상기 공정은 폴리슁으로 행하는 것을 특징으로 하는 반도체 메모리장치의 접촉구조의 제조방법.
5. 제3항에 있어서, 상기 제1 및 제2도전층은 다결정실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 접촉구조의 제조방법.