JP3320794B2 - 波状素子接点コンデンサを形成するための方法 - Google Patents

波状素子接点コンデンサを形成するための方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体技術に関するもの
で、より特定すれば、ダイナミック・ランダムアクセス
・メモリー（ＤＲＡＭ）内に使用するためのセル型コン
デンサに関する。
【０００２】
【技術的背景】ＤＲＡＭのメモリーセルは二つの構成要
素よりなる：電界効果型トランジスタ（ＦＥＴ）および
コンデンサである。従来の平板コンデンサを使用するＤ
ＲＡＭセルにおいて、ＦＥＴより平板コンデンサに使用
される表面積の方が多い。このようなＤＲＡＭセルを製
作する上で、ワード線は一般に多結晶シリコン１層をエ
ッチングして作る。シリコン基板の拡散領域は下側のコ
ンデンサ極板（素子ノード）として機能し、それに対し
て多結晶シリコン２は一般に上側コンデンサ極板（セル
側極板）として機能する。
【０００３】平板コンデンサは一般に１メガビット程度
までのＤＲＡＭチップでの使用には充分であることが証
明されているが、さらに進化したＤＲＡＭ世代では使用
不可能であると見なされている。メモリーチップ内の部
品密度が上昇するにつれ、セル・コンデンサの寸法の縮
小によって多数の問題が発生する。第１に、通常の背景
放射のアルファ粒子成分がシリコン基板中に正孔・電子
の対を生成し、これが下側コンデンサ極板として機能す
るようになる。この減少は影響を受けたセルコンデンサ
内に保存された荷電を急速に消失させ、「ソフト」エラ
ーを招来する。第２に、検出増幅器差動信号が減少す
る。これにより雑音感受性が悪化し、適切な信号選択能
力を有する検出増幅器の設計がさらに困難になる。第３
に、セルコンデンサの寸法が減少するため、セル・リフ
レッシュ時間が一般に短縮され、リフレッシュ・オーバ
ーヘッドについてさらに頻繁な割り込みが必要とされる
ことになる。そのためＤＲＡＭ設計者の困難な目標は、
セル寸法が縮小するにつれ、製品歩留りを悪化させるま
たは製造工程においてマスク処理および拡散段階の工程
数を大幅に増加させる処理を見直すことなく、セル容量
を増加させるまたは少なくとも維持させることにある。
【０００４】４メガビットＤＲＡＭメーカーの多くは非
平板コンデンサに基づくセル設計を行なっている。２種
類の基本的コンデンサ設計が現在使用に供されている。
一つはトレンチ（溝）型コンデンサであり、もう一つは
スタックコンデンサである。両形式の非平板コンデンサ
とも平板コンデンサに比べ製造時のマスキング、拡散、
エッチング段階数を大幅に増加させる必要がある。
【０００５】トレンチコンデンサにおいて、平板コンデ
ンサの水平方向に対向して、荷電は第１に垂直方向に保
存される。トレンチコンデンサは基板中にエッチングさ
れた溝内部に製造されることから、平板コンデンサ同様
に典型的なトレンチコンデンサもソフトエラーを発生さ
せ得る。さらに、トレンチの設計に固有の他の問題が幾
つか存在する。問題の一つはトレンチ間の荷電漏洩で、
これは隣接トレンチ間の寄生トランジスタ効果により発
生する。もう一つの問題は製造工程の間にトレンチを完
全に清掃するのが困難なことである。トレンチの完全な
清掃の失敗は故障セルを発生させる。
【０００６】一方、スタックコンデンサの設計はトレン
チ型設計に比べ幾分信頼性が高く製造が簡単であること
が証明されている。典型的なスタックコンデンサの下側
および上側極板は独立した多結晶シリコン層から形成さ
れ、スタックコンデンサは一般に平板またはトレンチコ
ンデンサに比べソフトエラーに対する感受性が低い。ワ
ード線およびディジット線をコンデンサ層の下に配置す
ることにより、また下側層を埋め込み接点を用いて基板
と接触させることにより、メーカー数社はコンデンサの
縦方向の部分が全荷電保持能力に大幅に寄与するスタッ
クコンデンサ設計を作り出している。スタックコンデン
サは一般にセルの全領域（セルのアクセスＦＥＴを含
む）を包括するだけではなく、隣接フィールドの酸化領
域も含み、キャパシタンスは平板セルから利用できるも
の以上に大幅に拡張される。欠点としては、基板接点領
域に対する下側コンデンサ極板の精密な位置合わせが最
も決定的であることから製造工程が複雑になる点であ
る。下側コンデンサ極板と基板接点領域の間の接触量を
最大限にとるのも難しい。
【０００７】スタックセルコンデンサは一般に、４メガ
ビット世代で多くの専門家が広く選択していると見なさ
れ、トレンチコンデンサは１６メガビット世代およびそ
れ以上で最良の選択であると見なされている。トレンチ
がアレイの構造に影響することなく容量を増加するため
に深く製作できるためである。
【０００８】
【発明の要約】本発明は最小限の製造工程を用いて高密
度／大容量ＤＲＡＭ製造工程における記憶セル表面領域
を最大限に確保することを目的とする。本発明は４メガ
ビット世代およびそれ以上に適用可能である。表面領域
は基板接点領域に対し位置合わせが最重要課題ではな
く、波状の側壁を有する記憶接点コンデンサを製造する
ことで増加する。処理工程は単純化され、歩留りの向上
によってエラー率が減少する。
【０００９】本発明は各エッチング停止層のブランケッ
ト蒸着で予め保護されている誘電性オーバーレイＦＥＴ
およびワード線の初期層を蒸着および平面化することで
実現される。エッチング停止層を使用することによって
後のコンデンサ領域のパターン整形が決定的ではなくな
る。実際に、マスクは既に製作されたほかの層を障害す
ることなく基板からコンデンサへの接触領域より大きな
領域を決定できる。この特徴により、基板接点へ最大限
のコンデンサが製作可能になり、ＤＲＡＭ装置の寸法を
増加させることなく容量を増加できる。
【００１０】実質的に異るエッチング率または選択的に
一方から他方へ向かう湿潤エッチングのいずれかを有す
る誘電性材料の交互の層を蒸着させ、マスクしてエッチ
ングを行なうことで記憶接点コンデンサ形成のための決
定的ではない開口を形成することが出来る。
【００１１】湿潤エッチングがこの後実施される。一つ
以上の形式の蒸着層が湿潤エッチングにより消費される
ことから、将来のコンデンサを形成する開口部は波状の
側壁を有する。波状側壁はコンデンサ形成により影響さ
れるＤＲＡＭ領域を最小限としつつキャパシタンスを増
加させる。
【００１２】セルを構成する開口におけるエッチング停
止層の除去後、記憶ノードコンデンサ平板と、誘電性お
よび上側コンデンサ平板を含むコンデンサ層がブランケ
ット蒸着される。こうして得られたコンデンサは、接点
領域に自己整合する側壁とコアを有するプラグである。
コアと側壁は基板上部表面に対し実質的に垂直である。
フィンガは誘電性が湿潤エッチングによって消費された
コアへ垂直に延在する。フィンガはうねりに有効に作用
する。
【００１３】処理は接点プラグおよび相互接続線の形成
によって完了する。
【００１４】本発明によりセル寸法１．６平方μｍを有
する記憶セルと８．６平方μｍのコンデンサが得られ
る。
【００１５】
【実施例】本発明は基板接点領域との位置合わせが決定
的ではなく、波状側壁を有する記憶コンデンサを実現す
ることにより高密度／大容量ＤＲＡＭ製造工程において
記憶セル表面領域を最大限に確保することを目的として
いる。工程の手順は図１から図１７に図示してある。
【００１６】各セルのコンデンサはセル内の埋め込み接
点と接触をなし、一方コンデンサは隣接セルの活動領域
へ延出する。アレイ内の各活動層はそれぞれが薄い酸化
膜によって絶縁されている。活動領域は相互に指状の桁
で、相互に指状をなさない列として、または縦横の両方
向に単に並列および直線状の配置ができる。活動領域は
活動金属酸化膜半導体（ＭＯＳ）トランジスタを形成す
るために使用され、これらは所望する用途にしたがって
ＮＭＯＳまたはＰＭＯＳ型電界効果型トランジスタ（Ｆ
ＥＴ）として蒸着され得るものである。
【００１７】図１を参照すると、シリコン基板３上に実
質的に平坦な領域酸化部分１および将来の活動領域２
（これらの基板領域は領域酸化物で被覆されない）を生
成するための従来の局部的シリコン酸化（ＬＯＣＯＳ）
または特殊なＬＯＣＯＳ処理を施した後の工程中のＤＲ
ＡＭセルの断面図が示してある。領域酸化の生成は、シ
リコン酸化物の熱成長する誘電層４に先行する。図示し
たセルは同じに製造されメモリーアレイを含む多数のセ
ルの一つである。領域酸化部分１および誘電層４の生成
に続き、第一の導電性拡散多結晶層１０、金属シリカ層
１５、および厚い窒化層２０が蒸着される。これらの層
はパターンに区切られてエッチングされ、ワード線２１
および電界効果型トランジスタ（ＦＥＴ）を形成する。
導電性の拡散多結晶層１０はＦＥＴのゲート領域を形成
し、軽く拡散しているソース／ドレイン領域２５および
強く拡散したソース／ドレイン領域３０から誘電層４に
よって絶縁される。軽く拡散したソース／ドレイン領域
２５は硫黄注入を用いて生成される。二酸化シリコン緩
衝層の蒸着、含浸、および反応イオンエッチング（ＲＩ
Ｅ）は強く拡散したソース／ドレイン領域３０を生成す
るために使用されるヒ素注入をオフセットする主スペー
サー３５を生成している。
【００１８】図示したようなＦＥＴ２２およびワード線
２１の形成が望ましいが、他の製造方法もまた実現可能
で、恐らく同等に活用可能である。以下の段階は本発明
の記憶コンデンサを生成するための好適実施例の方法を
表す。
【００１９】図２において、一致したエッチング停止層
４０はブランケット蒸着される。子のエッチング停止層
４０は以降のエッチング段階の間にエッチング停止作用
を行なう。エッチング停止作用の実行に適切な材料に
は、アルミニウム酸化物、アルミニウム窒化物、シリコ
ンカーバイド、バリウム酸化物、および何らかのエッチ
ング停止セラミック材料が含まれる。
【００２０】図３においてシリコン酸化物を含むことが
望ましい誘電層４５はそれまでに形成された全ての構造
を被覆するように蒸着される。誘電層４５は平滑化され
る。化学的機械的研磨（ＣＭＰ）は平滑化における好適
方法である。
【００２１】図４において平滑化された誘電層は、選択
的に一方から他方に向う湿潤エッチングを有する誘電性
材料の交互の層で被覆される。ＳｉＯ2 、遅いエッチン
グ層５０、Ｓｉ3 Ｎ4 、速いエッチング層５５が好適誘
電体であるが、オゾン４エチルオルソシリカ酸（ＴＥＯ
Ｓ）およびＰＴＥＯＳまたはその他の組合わせを用いる
こともできる。多結晶シリコン薄膜を交替層の一つとし
て用いることが出来る。この場合、後のエッチングの間
に層を露光した後で酸化段階が必要となる。
【００２２】図５において、フォトレジストマスク５９
は、強く拡散した領域３０の埋め込み接点領域と製作さ
れたコンデンサの後の接触のために決定的ではないメモ
リーセルの位置を決定する。図５では誘電層５０、５
５、４５はＲＩＥエッチングされており、開口６０を形
成する。マスクの位置合わせは先行するエッチング停止
層４０の蒸着により決定的でなくなる。マスク５９は既
に形成された構造の統合性を妥協することなく広い開口
６０を決定する。開口６０が広く出来るためコンデンサ
製作で利用可能な基板接触領域および縦方向の領域が最
大限に確保され、これによってキャパシタンスを増大す
る。キャパシタンスの増加に加え、エラー率が低下し、
歩留りが向上する。パターンで決定的な直径（Ｃ．
Ｄ．）を最小限にするために最適ポリマースペーサー技
術を用いる。
【００２３】図６において誘電層５０および５５は選択
的にまた等方性にエッチングされる。エッチングはＳｉ
3 Ｎ4 を含む速いエッチング層５５を消費し、波状の側
壁６１を形成する。うねりは開口６０から垂直に延出し
それぞれが対抗する方向に延出する水平補助フィンガを
有するフィンガ６２に類似する。たとえば、フィンガ６
２ａおよび６２ｂは補助である。この等方性エッチング
およびＲＩＥエッチングの間に、エッチング停止層４０
は多結晶シリコンへの接点の自己整合を行ないエッチン
グ停止層として機能する。多結晶シリコンが交替層の一
つに選択されている場合、酸化処理が等方性エッチング
の後でエッチング停止層のエッチングの前に実施される
必要がある。
【００２４】図７において、先行する等方性エッチング
の間に露出されたエッチング停止層４０がＢＣｌ3 加Ｃ
ｌ2 による乾式エッチングまたは、エッチング停止層４
０がＡｌ2 Ｏ3 の場合はＨ3 ＰＯ4 を用いる湿潤エッチ
ングで除去される。エッチング停止層のエッチングは誘
電層４５、５０、５５または主スペーサー３５のいずれ
の統合性にも影響することなく実施される。エッチング
停止層４０のエッチングは基板を露出させ、これによっ
てコンデンサが形成し得る埋め込み接点領域６５が提供
される。
【００２５】図８において、拡散多結晶層７０が蒸着さ
れている。拡散多結晶層は素子ノードコンデンサ極板７
０として機能し、拡散によって素子ノードコンデンサ極
板の誘電計数を増大する。素子ノードコンデンサ極板の
領域は縦方向のトレンチ内に作られた素子ノードコンデ
ンサ極板の領域上で大幅に増大する。この増加領域はＤ
ＲＡＭ装置のダイの寸法を増加させることなしに実施さ
れる。領域内の増加はキャパシタンスにおける正比例の
増加をもたらす。
【００２６】図９において、拡散多結晶層７０はパター
ンが作られてエッチングされ、同じに製作された複数の
素子コンデンサの下側コンデンサ極板を相互に絶縁する
ための開口７５を形成する。
【００２７】図１０において、コンデンサセル誘電層８
０（セラミック）が蒸着され、その場拡散の多結晶層が
上側コンデンサ極板８５を形成するように蒸着される。
セルの誘電層８０はＳｉ3 Ｎ4 が望ましい。その場拡散
多結晶層はコンデンサに正孔も充填する。さらに厚い蒸
着を続けて行ない硫黄による拡散が行なわれる場合は、
非その場拡散多結晶層を用いることもできる。いずれの
場合も、拡散が抗して形成されたコンデンサ極板の誘電
定数を増加させる。
【００２８】図１１において、絶縁材料９０が蒸着さ
れ、上側コンデンサ極板８５を続けて形成された相互接
続線から絶縁するために、上側コンデンサ極板を被覆す
る。好適絶縁材料はＳｉＯ2 である。
【００２９】図１２において、処理層がエッチング停止
層４０上のＳｉ3 Ｎ4 の誘電層８０への選択性を有する
ＲＩＥを用いてエッチングされ、マスク９５によって実
質的に決まる開口９４を形成する。図１３に示した上面
図は、マスク９５が接触プラグを形成し得る開口９４の
ための特定領域を決定することを示したものである。破
線１００は図１２に示した断面を表す。
【００３０】図１４において、開口９４の側面が酸化さ
れ、露出した多結晶層を絶縁層１０５で絶縁する。エッ
チング停止層４０は基板３の酸化を防止する。絶縁材料
９０の何らかの酸化は非決定的である。第２属金属が接
地接続に使用されている場合上側極板の露光／エッチン
グ段階を省略することが可能である。
【００３１】図１５において、エッチング停止層４０は
開口９４のソース／ドレイン領域２５を被覆しており、
抽出されることで（含浸処理によって）ソース／ドレイ
ン領域２５を露出する。エッチング停止層４０の除去
後、金属化処理を開始する。多数の金属化処理の内の一
つが本発明を毀損することなく実現できるが、以下に示
す処理段階が望ましい。
【００３２】図１６は開口内へのタングステンプラグ１
１０の蒸着および平滑化である。
【００３３】図１７はタングステンプラグ１１０を接続
するための導電性相互接続線１１５の製作である。
【００３４】図１８は顕微鏡写真のグレースケール表現
による断面図で、本発明の波状素子接続コンデンサが示
してある。誘電材料の交互の層のエッチングで本発明の
波状の特徴１４０が形成される。誘電層１４５は素子ノ
ードコンデンサ極板１５０と上側コンデンサ極板１５５
の間に挟まれている。
【図面の簡単な説明】
【図１】部分的に処理した半導体ウエハの一部分の断面
図で、シリコン基板上に形成された電界効果型トランジ
スタ（ＦＥＴ）およびワード線を示す。
【図２】エッチング停止層のブランケット蒸着後の図１
のウエハ部分の断面図である。
【図３】誘電層のブランケット蒸着の平滑化を行なった
図２のウエハ部分の断面図である。
【図４】選択的に一方から他方へ向う湿潤エッチングを
有する誘電性材料の交互の層の蒸着を行なった後の図３
のウエハ部分の断面図である。
【図５】メモリーセル配置のマスクおよびエッチングを
行なった後の図４のウエハ部分の断面図である。
【図６】誘電層の等方性エッチングを行なった後の図５
のウエハ部分の断面図である。
【図７】エッチング停止層除去後の図６のウエハ部分の
断面図である。
【図８】拡散多結晶層の蒸着後の図７のウエハ部分の断
面図である。
【図９】拡散多結晶層のマスクおよびエッチングを行な
った後の図８のウエハ部分の断面図である。
【図１０】セル誘電層および上側コンデンサ平板の蒸着
後の図９のウエハ部分の断面図である。
【図１１】絶縁材料の蒸着後の図１０のウエハ部分の断
面図である。
【図１２】エッチング停止材料まででこれ以外の処理層
のマスクおよびエッチングを行なった後の図１１のウエ
ハ部分の断面図である。
【図１３】図１２のウエハ部分の平面図で、図１２に示
したマスクおよびエッチングによって提供された開口部
を示す。
【図１４】図１２に示した開口部の側面の酸化後の図１
２のウエハ部分の断面図である。
【図１５】図１２に示した開口底部のエッチング停止層
除去後の図１４のウエハ部分の断面図である。
【図１６】タングステンプラグ形成後の図１５のウエハ
部分の断面図である。
【図１７】導電性相互接続線の形成後の図１６のウエハ
部分の断面図である。
【図１８】本発明の方法によって基板上に形成された微
細なパターン写真を表わす本発明の波状記憶接点コンデ
ンサの顕微鏡断面写真である。
【符号の説明】
１ 領域酸化部分 ３ 基板 ２１ ワード線 ２２ ＦＥＴ ３０ ソース／ドレイン領域 ４０ エッチング停止層 ４５ 誘電層 ５０ エッチング層 ５５ エッチング層 ６０ 開口 ６１ 側壁 ６５ 接点領域 ７０ 拡散多結晶層 ８０ コンデンサセル誘電層 ８５ コンデンサ極板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド・エイ・キャセイ アメリカ合衆国、83703 アイダホ州、 ボイーズ、アパートメント 304、ウィ スラーレーン 3374 (56)参考文献 特開 平４−25169（ＪＰ，Ａ) 特開 平５−121689（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体装置内に少なくとも一つの波状素
    子接点コンデンサを形成するための方法であって、 ａ）エッチング停止層（４０）を形成して予め作成して
    ある構造（２１、２２）および上記半導体装置の基板
    （３）を被覆することと、 ｂ）エッチング可能な材料による２種類の交互の層（５
    ０、５５）を、異なる種類の層が相互に接触するように
    形成して、接触する上記異なる種類の層が実質的に異な
    るエッチング率を有するようになすことと、 ｃ）上記基板（３）の接点領域（６５）を被覆する上記
    エッチング停止層（４０）の少なくとも一部を露出する
    ために上記２種類の交互の層（５０、５５）内に開口
    （６０）を設けることと、 ｄ）上記２種類の交互の層（５０、５５）をエッチング
    するときに、上記２種類の交互の層（５０、５５）のう
    ち速いエッチング速度を有する層が、上記２種類の交互
    の層（５０、５５）のうち遅いエッチング速度を有する
    層より実質的に多く消費されるようになすことと、 ｅ）上記接点領域（６５）を露出するために上記エッチ
    ング停止層（４０）を除去することと、 ｆ）上記２種類の交互の層（５０、５５）と上記接点領
    域（６５）を接続するための第１の導電層（７０）を設
    け、上記第１の導電層（７０）が第１のコンデンサ極板
    を形成するようになすことと、 ｇ）上記第１の導電層（７０）と接続された誘電層（８
    ０）を形成することと、 ｈ）上記誘電層（８０）と接続された第２の導電層（８
    ５）を設け、上記第２の誘電層（８５）が第２のコンデ
    ンサ極板を形成するようにすることよりなることを特徴
    とする方法。
  2. 【請求項２】 ａ）上記エッチング停止層（４０）の上
    記蒸着の後であって、かつ上記２種類の交互の層（５
    ０、５５）を蒸着する前に、絶縁層（４５）を蒸着させ
    ることで、上記２種類の交互の層（５０、５５）が実質
    的に上記絶縁層（４５）上で選択的にエッチング可能で
    あるようになし、上記絶縁層（４５）が上記エッチング
    停止層（４０）を被覆し上記予め作成してある構造（２
    １、２２）の間のへこみを充填するようになすこと、 ｂ）上記絶縁層（４５）を平滑化することを更に含むこ
    とを特徴とする請求項１に記載の方法。
  3. 【請求項３】 上記開口（６０）の上記作成はさらに、
    上記基板（３）の上記接触領域（６５）を被覆する上記
    エッチング停止層（４０）を露出するために、上記２種
    類の交互の層（５０、５５）および上記絶縁層（４５）
    をエッチングすることを含み、上記エッチングで上記絶
    縁層（４５）並びに上記２種類の交互の層（５０、５
    ５）に側壁を形成し、上記側壁が実質的に上記基板
    （３）の上部表面に垂直であることを含むことを特徴と
    する請求項２に記載の方法。
  4. 【請求項４】 上記２種類の交互の層（５０、５５）の
    上記エッチングが少なくとも上記側壁（６１）に一つの
    うねりを形成することを特徴とする請求項３に記載の方
    法。
  5. 【請求項５】 上記第１の導電層（７０）の上記作成は
    さらに、上記絶縁層（４５）と、上記２種類の交互の層
    （５０、５５）と、上記接点領域（６５）を接触させる
    ための上記第１の導電層（７０）の蒸着を含むことを特
    徴とする請求項２に記載の方法。
  6. 【請求項６】 上記エッチング停止層（４０）がアルミ
    ニウム酸化物、アルミニウム窒化物、シリコン炭化物、
    バリウム酸化物、およびセラミックを含む素材群から選
    択されることを含む請求項１に記載の方法。
  7. 【請求項７】 上記２種類の交互の層（５０、５５）の
    蒸着は、 第１の誘電層（５５）および第２の誘電層（５０）の交
    互の蒸着からなることを特徴とする請求項２に記載の方
    法。
  8. 【請求項８】 上記第１の誘電層（５５）が上記第２の
    誘電層（５０）より速いエッチング速度を有し上記絶縁
    層（４５）を被覆しかつ上記絶縁層（４５）と接触する
    ように最初に蒸着されることを特徴とする請求項７に記
    載の方法。
  9. 【請求項９】 上記第１の誘電層（５５）がＳｉ3Ｎ4で
    あり上記第２の誘電層（５０）がＳｉＯ4 であることを
    特徴とする請求項８に記載の方法。
  10. 【請求項１０】 一つの半導体装置内に複数の波状素子
    接点コンデンサを形成するための方法であって、 ａ）予め作成してある構造（２１、２２）および上記半
    導体装置の基板（３）を被覆するようにエッチング停止
    層（４０）を蒸着させることと、 ｂ）上記エッチング停止層（４０）を被覆し、かつ上記
    予め作成してある構造（２１、２２）の間のへこみを充
    填するように絶縁層（４５）を蒸着させることと、 ｃ）上記絶縁層（４５）を平滑化することと、 ｄ）エッチング可能な材料からなる２種類の交互の層
    （５０、５５）を、種類が異なりかつ実質的に異なるエ
    ッチング速度を有する層が相互に接触するように蒸着さ
    せ、上記２種類の交互の層（５０、５５）が上記絶縁層
    （４５）を被覆し、上記２種類の交互の層（５０、５
    ５）が上記絶縁層（４５）の上で実質的に選択的にエッ
    チング可能であるうになすことと、 ｅ）上記絶縁層（４５）および上記２種類の交互の層
    （５０、５５）の複数部分を保護するために、上記２種
    類の交互の層（５０、５５）をパターンを作ってあるフ
    ォトレジストでマスキングすることで開口を設けること
    と、 ｆ）上記開口（６０）を形成し、上記開口（６０）のそ
    れぞれで上記基板（３）の接点領域（６５）の少なくと
    も一部を被覆する上記エッチング停止層（４０）を露出
    するために、上記絶縁層（４５）および上記２種類の交
    互の層（５０、５５）をエッチングして、上記開口（６
    ０）が上記絶縁層（４５）と上記２種類の交互の層（５
    ０、５５）による側壁を有し、上記側壁が実質的に上記
    基板の上部表面に対し垂直をなすことと、 ｇ）上記絶縁層（４５）上の上記２種類の交互の層（５
    ０、５５）を選択的にエッチングすることにおいて、上
    記２種類の交互の層（５０、５５）のうち速いエッチン
    グ速度を有する層が、上記２種類の交互の層（５０、５
    ５）のうち遅いエッチング速度を有する層より実質的に
    多く消費され、上記エッチングが上記側壁（６５）にう
    ねりを形成するようになすことと、 ｈ）上記接点領域（６５）を露光するために上記エッチ
    ング停止層（４０）をエッチングすることと、 ｉ）上記２種類の交互の層（５０、５５）と、上記絶縁
    層（４５）と、上記接点領域（６５）が接触するように
    第１のコンデンサ層（７０）をブランケット蒸着させる
    ことと、 ｊ）上記第１のコンデンサ層（７０）をマスキングし、
    上記マスキングで複数のコンデンサ領域を設けること
    と、 ｋ）上記複数のコンデンサそれぞれについて上記第１の
    コンデンサ層が個々の第１のコンデンサ極板に分割され
    るように上記第１のコンデンサ層（７０）をエッチング
    することと、 ｌ）少なくとも上記個々の第１のコンデンサ極板を被覆
    するように誘電層（８０）をブランケット蒸着させるこ
    とと、 ｍ）上記誘電層（８０）を被覆するように第２のコンデ
    ンサ層（８５）をブランケット被覆することで、上記第
    ２のコンデンサ層（８５）が上記複数のコンデンサそれ
    ぞれの第２のコンデンサ極板を形成し、上記複数のコン
    デンサそれぞれの上記第２のコンデンサ極板が相互に電
    気的に連通することを特徴とする方法。
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