KR0163876B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 콜렉터-베이스간의 내압이 고전압인 고내압 바이폴라 트랜지스터에 관한 것으로 실리콘기판과, 소자분리막 형성시 분리특성을 안정화시키기 위하여 소정 두께로 에피성장된 제1에피층과, 상기 제1에피층의 성장과 동시에 상기 실리콘기판의 소자영역 상에 형성된 n형 매몰층과, 상기 제1에피층 상에 형성되어 고내압특성을 갖는 제2에피층과, 상기 제2에피층의 소자분리영역에 형성된 제1소자분리막과, 상기 제1소자분리막의 하부에 접하여 상기 제1에피층에 형성된 제2소자분리층과, 상기 제2에피층의 소자영역 상부에 형성된 베이스 및 에미터영역과, 콜렉터 접촉저항을 감소시키기 위하여 상기 제2에피층의 콜렉터영역에 형성되며 하부의 매몰층 상단과 접한 싱크영역과, 상기 싱크영역 상부에 형성된 저항성접촉영역 및 상기 액티브영역들을 전기적으로 접속하기 위한 금속전극들을 구비하여 이루어진 것을 특징으로 하며, 상기한 바의 본 발명 및 그 제조방법에 의하면, 소자간 분리막 형성을 위한 확산시간을 단축할 수 있고, 또, 소자간 분리영역의 폭을 소자의 내압특성에 따라 자유롭게 조절하여 소자의 집적도를 크게 높일 수가 있을 뿐아니라, 기생 PNP 트랜지스터 동작이 발생되지 않아 소자의 전기적인 특성을 크게 향상시키는 효과가 있다.
Description
제1도는 종래의 고내압 바이폴라 트랜지스터의 단면구성을 나타낸 도면.
제2도는 본 발명에 따른 고내압 바이폴라 트랜지스터의 단면구성을 나타낸 도면.
제3a도 내지 제30도는 본 발명에 따른 고내압 바이폴라 트랜지스터의 제조방법을 제조공정 순서에 따라 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11,21,31 : 실리콘기판 12,22,33 : 매몰층
14 : 에피층 23, 34 : 제1에피층
24,35 : 제2에피층 39 : 질화막
2a,2b,2c,2d : 금속전극 3c : 산화막
3e,3e' : 폴리실리콘 3d : 제2소자분리용 불순물
3d' : 제2소자분리층 38' : 콜렉터불순물
38' : 싱크(콜렉터)영역 3j : 베이스영역
3m : 에미터영역 3n : 저항성접촉영역
3p,3q,3r,3s : 금속전극
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 콜렉터-베이스간의 내압이 고전압인 고내압 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
고내압 아날로그 바이폴라 소자는 베이스와 분리막 사이의 거리에 따라 반도체 장치의 크기 및 기생 PNP 트랜지스터의 동작에 영향을 미친다. 또한 고내압을 얻기 위해서는 상당히 두꺼운 에피텍셜층(이하, 에피층)이 필요하게 된다. 그러나, 종래의 고내압 바이폴라 트랜지스터의 구조를 나타내고 있는 제1도에서 보는 바와 같이 실리콘기판(11), 고농도의 매몰층(12), 에피층(14)으로 이루어진 반도체 기판에 베이스(16), 에미터(17) 및 콜렉터(18)가 형성되는 소자영역을 전기적으로 상호 분리시키기 위하여 에피층(14)에 소자분리막(15)을 형성시키게 되는데, 이때, 상기 소자분리막(15) 형성을 위한 소자분리용 고농도의 불순물을 이온주입한 후, 고온에서 에피층(14) 하부에 있는 실리콘기판(11)에 이르기까지 불순물을 열처리하여 확산시키게 되면, 이 과정에서 두꺼운 에피층(14)에 따른 불순물의 측면 확산메카니즘으로 인하여 상기 불순물이 측면으로 확산되어서 베이스(16)와 소자분리막(15) 사이의 거리가 축소되고, 이로 인해서 반도체 장치가 포화 모드(saturation mode)에서 동작하는 경우 소자영역내에 구조적으로 유발되는 기생 PNP 트랜지스터의 동작을 더욱 활성화시켜 반도체 장치의 오동작을 유발하고, 나아가 반도체 장치의 의 신뢰성을 크게 저하시키는 문제가 있다.
본 발명의 목적은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 측면 확산이 거의 없는 분리절연막 형성시 측면확산이 없고 기생 트랜지스터의 동작이 발생되지 않는 고내압 바이폴라 트랜지스터를 제공하는데 있다.
또, 본 발명의 다른 목적으로는 상기한 고내압 바이폴라 트랜지스터의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 고내압 바이폴라 트랜지스터의 특징은, 실리콘기판과, 소자분리막 형성시 분리 특성을 안정화시키기 위하여 에피성장된 p형의 제1에피층과, 상기 제1에피층의 성장과 동시에 상기 실리콘기판의 소자영역상에 형성된 n형 매몰층과, 상기 제1에피층상에 형성되어 고내압특성을 갖는 제2에피층과, 소자분리를 위하여 상기 제2에피층의 분리영역에 형성되고 상기 제1에피층에 맞닿은 제1소자분리막과, 상기 제1소자분리막의 하부에 접하여 상기 제1에피층에 위치한 제2소자분리막과, 상기 제2에피층의 상부 소자영역에 형성된 베이스 및 에미터영역과, 상기 제2에피층의 콜렉터영역에 형성되고 하부의 매몰층 상단과 맞닿은 n형 싱크영역과, 상기 n형 싱크영역 상부에 형성된 저항성접촉영역, 및 상기 액티브영역들을 전기적으로 접속하기 위한 금속전극들을 구비하여 이루어진 점에 있다.
또, 상기한 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 고내압 바이폴라 트랜지스터 제조방법의 특징은, 실리콘기판상에 매몰층영역을 형성하는 공정과, 제1에피층을 형성하는 공정과, 제2에피층을 형성하는 공정과, 콜렉터 저항을 줄이기 위하여 콜렉터영역에 고농도의 콜렉터 싱크영역을 형성하는 공정과, 식각버퍼층을 형성하는 공정과, 제2에피층에 제1소자분리막 영역을 트랜치식각하는 공정과, 트랜치홀의 내벽에 산화막을 형성시키는 공정과, 트랜치홀 하부막에 제2소자분리막 형성용 불순물을 이온주입하는 공정과, 트랜치홀의 하부 산화막을 제거하고 상기 트랜치홀에 폴리실리콘을 침적시키는 공정과, 소자영역에 베이스영역을 형성하는 공정과, 베이스영역과 콜렉터 싱크영역에 에미터영역 및 콜렉터 저항성 접촉영역을 각각 형성하는 공정 및 액티브영역들을 전기적으로 접속시키기 위한 금속전극을 형성하는 공정을 구비하여 이루어진 점에 있다.
이하, 첨부도면을 참조하여 본 발명에 따른 반도체 장치 및 그 제조방법을 상세히 설명하기로 한다.
제2도에 나타낸 바의 본 발명에 따른 고내압 바이폴라 트랜지스터의 단면 구조에서 보듯이, 본 발명의 고내압 바이폴라 트랜지스터는 실리콘기판(21)과, 소자분리막 형성시 분리막특성을 안정화시키기 위하여 소정 두께로 에피성장된 p형의 제1에피층(23)과, 상기 제1에피층(23)의 성장과 동시에 상기 실리콘기판의 소자영역상에 형성되는 n형 매몰층(22)과, 상기 제1에피층(23)상에 형성되어 고내압특성을 갖게 되는 제2에피층(24)과, 소자분리를 위하여 상기 제2에피층(24)의 분리영역에 위치하고 상기 제1에피층(23)에 맞닿게 형성된 제1소자분리막(25')과 상기 제1소자분리막(25')의 하부에 접하여 상기 제1에피층(23)에 위치한 제2소자분리막(25)과, 상기 제2에피층(24)의 상부 소자영역에 형성된 베이스영역(26) 및 에미터영역(27)과, 상기 제2에피층(24)의 콜렉터영역에 위치하고 하부의 매몰층(22) 상단과 맞닿게 형성된 n형 싱크영역(28)과, 상기 n형 싱크영역(28) 상부에 형성된 저항성접촉영역(29)과, 상기 액티브영역들을 전기적으로 접속하기 위한 각각의 금속전극들(2a, 2b, 2c, 2d)을 구비하여 이루어진다.
상기한 구성의 본 발명에 따른 고내압 NPN 바이폴라 트랜지스터의 제조방법을 제3a도 내지 제30도를 참조하여 제조공정순서에 따라 설명하면 다음과 같다.
먼저, 제3a도를 참조하여 보면, 비저항이 15∼20Ω-㎝이고, 결정방향이 100 또는 111인 P형 실리콘기판(31) 상부에 8000∼12000Å 정도의 두께로 제1산화막(32)을 성장시키고, n형 매몰영역상의 상기 제1산화막을 사진식각하여 제거한 후, 기판 전면에 1E15∼5E15 atoms/㎠정도의 도스와 50∼80KeV 정도의 에너지로서 n형 매몰영역내의 상기 실리콘기판(31)에 비소 또는 주석으로 된 불순물(33')을 이온주입(33) 시킨다.
이어서, 제3b도를 보면, 열처리공정을 통해서 상기 불순물(33')을 열확산하고 활성화하여 소정의 n형 매몰영역(도면에 표현되지 않음)을 형성한 다음, 붕소(boron)를 에피성장 소스(source)로 하여 비저항이 2∼4.5Ω-㎝ 두께를 3∼5㎛ 정도로 열성장하여 p형 에피층(34)을 형성시킨 후, 이어서, 상기 p형 에피층(34)상에 인(phosphorous)을 에피성장 소스로 하여 비저항을 3∼4Ω-㎝, 두께를 5∼8㎛ 정도로 열성장시켜 n형 에피층(35)을 적층형성시킨다. 이때, 상기 p형 에피층(34) 및 n형 에피층(35)을 열성장시키는 과정에서 상기 n형 매몰영역에 주입된 불순물이온(33')이 외방확산하여 도면에서와 같은 고농도n형 매몰층(33)이 형성된다.
그 다음, 제3c도를 참조하면, 상기 n형 에피층(35)상에 제2산화막(36)을 형성하고, 상기 제2산화막(36) 위에 감광막(37)을 도포한 다음, 콜렉터 저항성분을 줄이기 위한 싱크영역 위의 상기 감광막(37)을 패터닝한 후, 상기 감광막패턴을 이온주입마스크로 이용하여 기판 전면에 1E15∼5E15 atoms/㎠정도의 도스와 60∼120KeV 정도의 에너지로 인(38')을 이온주입(38)한다.
계속해서, 제3d도를 보면, 상기 감광막(37)을 제거한 다음, 상기 결과물 위에 질화막(39)을 형성한 후, 열처리를 통하여 상기 싱크영역 형성용 불순물(38')을 활성화시켜 n+ 싱크영역(38)을 형성시킨다.
그런 다음, 제3e도를 참조하여 보면, 상기 질화막(39)상에 제3산화막(3a)을 화학기상증착법으로 6000∼8000Å 정도의 두께로서 열성장시킨 다음, 상기 제3산화막(3a)위에 감광막(3b)을 다시 도포하고, 사진 식각공정에 의해 트랜치식각영역 위의 상기 감광막(3b)을 패터닝하여 제거한다.
그후, 제3f도를 보면, 상기 감광막패턴을 식각마스크로 하여 상기 제3산화막(3a), 질화막(39) 및 얇은 제2산화막(36)을 순차로 건식식각하고, 계속해서 감광막을 제거한 후 상기 제2에피층(35)을 p형의 제1에피층(34)에 이르기까지 제1소자분리막 형성영역을 트랜치식각한다.
이어서, 제3g도를 참조하면, 상기 결과물 전면에 1500∼2000Å정도 두께의 제4산화막(전체를 도시하지 않았음)을 형성하여서 상기 제1소자분리막 형성을 위한 트랜치홀의 내벽에 제4산화막(3c)을 형성시키고, 1E13∼1E14 atoms/㎠ 정도의 도스와 50∼100KeV 정도의 에너지로 제2소자분리막 형성용 불순물 소스인 붕소(3d)를 이온 주입시킨 다음, 제4산화막을 RIE 방식에 의하여 상기 트랜치홀의 내측벽에 형성된 산화막(3c)을 제외한 트랜치홀 내측의 하부막을 포함하는 제4산화막을 제거한 후, 기판 전면에 제1소자분리막 형성을 위한 폴리실리콘층(3e)을 침적형성하여 상기 트랜치홀 내부에 폴리실리콘을 필링(filing)시킨다.
그 다음, 제3h도에서 보는 바와 같이, 상기 제3산화막(3a) 상부에 침적형성된 폴리실리콘층(3e)을 폴리싱(polishing) 또는 에치백공정을 통해서 상부표면을 평탄화시키며, 이때, 상기 제3산화막(3a)의 상부 표면 일부가 제거될 수도 있다.
계속해서, 제3i도를 참조하여 보면, 상기 잔류하는 제3산화막(3a)을 제거하고, 다시 얇은 제5산화막을 1000∼1500Å 정도의 두께로 열성장시키면, 상기 질화막(39) 상부를 제외한 상기 트랜치영역에 필링된 폴리실리콘 상부에만 상기 얇은 제5산화막(3f)이 형성된다.
이어서, 제3j도를 살펴보면, 상기 질화막(39)과 얇은 제2산화막(36)을 제거한 다음, 재차 제6산화막(3g)을 5000∼7500Å 정도의 두께로 열성장시킨 다음, 상기 산화막 상부에 감광막(3h)을 전면에 도포하고, 베이스영역 상부의 상기 감광막(3h)을 패터닝하여 제거한다. 여기서, 상기 트랜치식각되어 폴리실리콘(3e')이 채워진 제1소자막분리막(3c, 3e')의 토폴로지가 제2에피층(35)의 상부로 약간 돌출되어지게 되나, 본도에서는 상기한 바의 토폴로지를 도시하지 않았으며, 또 제1에피층(34)과 하부 실리콘기판(31)의 불순물형이 동일하므로 본도 이후에는 이를 구분하여 도시하지 않기로 한다. 또 제2소자분리막 형성용 불순물(3d)은 본 공정 이후의 열처리공정 단계(베이스영역 형성공정, 에미터영역 형성공정, 열산화막 형성공정 등)에서 차츰 열확산하여 제1에피층(34)에 제2소자분리막(3d')이 형성되어진다.
계속해서, 제3k도를 보면, 상기 감광막패턴을 식각마스크로 하여 베이스영역 상부의 상기 제6산화막(3g)을 제거하고, 얇은 제7산화막(3i)을 600∼850Å 정도의 두께로 성장시킨 다음, 1E14∼6E14 atoms/㎠ 정도의 도스와 40∼60KeV 정도의 에너지로써 베이스형성용 불순물인 붕소(3j')를 이온주입(3j)시킨다.
그런 다음, 제3l도에서 보듯이, 열처리를 통한 확산을 통하여 상기 베이스 불순물을 활성화시켜 베이스영역(3j)을 형성시키며, 이때 싱크영역에 주입된 불순물도 함께 드라이브-인되어 콜렉터 싱크영역(38)이 형성되어진다. 이어서, 재차로 상기 결과물 상부에 감광막(3k)을 도포하고, 사진식각하여 에미터 형성영역과 콜렉터 저항성접촉영역이 형성될 부분의 상기 감광막을 패터닝한 다음, 상기 감광막패턴을 식각마스크로 하여 하부의 산화막(3i', 3g)을 식각하여 제거한다.
그후, 제3m도를 참조하여 보면, 상기 결과물 전면에 고농도의 인으로 된 불순물층(31)을 침적형성한다. 이어서, 제3n도를 참조하면 상기 에미터 형성영역과 콜렉터 저항성접촉영역에 고농도의 불순물영역(3m, 3n)을 형성시킨다(이때, 측방향 PNP 트랜지스터도 집적하는 경우에는 PNP 트랜지스터의 베이스가 함께 형성되어진다).
상기 결과물상에 감광막(3o)을 도포하고, 상기 액티브영역들(베이스, 에미터 및 콜렉터영역 ; 3j, 3m, 38') 및 실리콘기판의 접지영역을 외부의 단자와 전기적으로 접속시키기 위한 금속전극 형성영역의 상기 감광막(3o)을 패터닝시킨다.
마지막으로 제30도를 참조하면, 상기 감광막패턴을 식각마스크로 하여 상기 금속전극 형성영역의 하부 산화막을 제거한 다음, 도전층(도시되지 않음)을 침적형성하고 사진식각공정으로 상기 도전층을 패터닝하여 베이스전극(3r), 에미터전극(3q), 콜렉터전극(3s) 및 접지전극(3p)을 형성시키면, 제2도에서 보인 바와 같은 본 발명의 고내압 바이폴라 트랜지스터가 완성된다.
상술한 바와 같은 본 발명에 따르면, 소자간 분리막 형성을 위한 확산시간이 종래에는 1200℃에서 200∼300분 정도 소요되었으나, 트랜치기술을 이용한 본 발명에서는 625℃ 정도에서 200분 정도의 시간이 소요되어 확산시간을 단축할 수 있고, 또 소자간 분리영역의 폭을 소자의 내압특성에 따라 자유롭게 조절하여 소자의 집적도를 크게 높일 수가 있을 뿐아니라(NPN 바이폴라 트랜지스터의 면적이 종래에는 5900/㎛2 정도이나, 본 발명에 의하면 1680㎛2 정도로 감소됨), 기생 PNP 트랜지스터 동작이 발생되지 않아 소자의 전기적인 특성을 크게 향상시키는 효과가 있다.
Claims (35)
- 실리콘기판과, 소자분리막 형성시 분리특성을 안정화시키기 위하여 에피성장된 제1에피층과, 상기 제1에피층의 성장과 동시에 실리콘기판의 소자영역 상에 형성된 n형 매몰층과, 상기 제1에피층상에 형성되어 고내압 특성을 갖는 제2에피층과, 상기 제2에피층의 소자분리영역에 형성된 제1소자분리막과, 상기 제1소자분리막의 하부에 접하여 상기 제1에피층에 형성된 제2소자분리막과 상기 제2에피층의 소자영역 상부에 형성된 베이스 및 에미터영역과, 콜렉터 접촉저항을 감소시키기 위하여 상기 제2에피층의 콜렉터영역에 형성되며 하부의 매몰층 상단과 접한 싱크영역과, 상기 싱크영역 상부에 형성된 저항성접촉 영역 및 상기 액티브영역들을 전기적으로 접속하기 위한 금속전극들을 구비하여 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 실리콘기판은 비저항이 15∼20Ω-㎝이고, 결정방향이 100 또는 111인 p형 실리콘기판인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 제1에피층은 비저항이 2∼4.5Ω-㎝, 두께를 3∼5㎛ 정도인 p형 에피층인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 제2에피층은 비저항이 3∼4Ω-㎝, 두께가 5∼8㎛ 정도인 n형 에피층인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 제1소자분리막은 제2에피층의 상단에서 제1에피층의 상단 사이에 형성된 트랜치홀을 이용하는 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제5항에 있어서, 상기 트랜치홀 측벽에는 열산화막이 덮혀있고 트랜치홀 내부에는 폴리실리콘이 채워져 있는 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제6항에 있어서, 상기 열산화막의 두께는 1500∼2000Å 정도인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제7항에 있어서, 상기 제2소자분리막은 트랜치홀을 통해서 제1에피층 상부에 주입된 붕소 이온이 열처리과정을 거치는 동안에 제1에피층에 형성된 p형 분리막인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 실리콘기판상에 매물영역을 형성하는 제1공정과, 제1에피층을 형성하는 제2공정과, 제2에피층을 형성하는 제3공정과, 콜렉터저항을 줄이기 위하여 콜렉터영역에 고농도의 콜렉터 싱크영역을 형성하는 제4공정과, 제2에피층에 제1소자분리막용 트랜치홀을 형성하는 제5공정과, 트랜치홀의 하부막에 제2소자분리층 형성용 불순물을 이온주입하는 제6공정과, 상기 트랜치홀에 폴리실리콘을 채우는 제7공정과, 소자영역에 베이스영역, 에미터영역, 콜렉터 저항성 접촉영역을 형성하는 제8공장 및 상기 베이스영역, 에미터영역, 콜렉터 저항성 접촉영역을 전기적으로 접속하기 위한 금속전극을 형성시키는 제9공정을 구비하여 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제1공정은 p형 실리콘기판상에 제1산화막을 성장시키는 단계와, n형 매몰영역위의 상기 제1산화막을 사진식각하여 제거하는 단계와, n형 매몰영역내의 상기 실리콘기판에 고농도의 n형 불순물을 이온주입하는 단계로 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제10항에 있어서, 상기 p형 실리콘은 비저항이 15∼20Ω-㎝이고, 결정방향이 100 또는 111인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제10항에 있어서, 상기 제1산화막은 8000∼12000Å정도의 두께로 형성시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제10항에 있어서, 상기 매몰영역에는 1E15∼5E15atoms/㎠정도의 도스와 50∼80KeV 정도의 에너지로서 n형 불순물이 이온주입되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제13항에 있어서, 상기 n형 불순물은 비소 또는 주석인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제2공정은 비저항이 2∼4.5Ω-㎝, 3∼5㎛정도의 두께로 p형의 제1에피층을 매몰영역이 형성된 실리콘기판상에 열성장시키는 공정인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제15항에 있어서, 상기 제1에피층 성장소스로서 붕소가 사용되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제3공정은 상기 제1에피층상에 3∼4Ω-㎝ 정도의 비저항과, 5∼8㎛ 정도의 두께로 n형의 제2에피층을 열성장시키는 공정인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제17항에 있어서, 상기 제2에피층 성장소스로서 인이 사용되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제4공정은 상기 제2에피층 위에 제2산화막을 형성하는 단계, 상기 제2산화막 위에 감광막을 도포하고 콜렉터 저항성분을 줄이기 위한 싱크영역 상부의 상기 감광막을 패터닝하는 단계, 상기 감광막패턴을 이온주입마스크로 이용하여 n형 불순물을 이온주입하는 단계, 상기 감광막패턴을 제거한 다음 상기 결과물 위에 질화막을 적층형성하는 단계, 및 열처리를 통하여 상기 싱크영역 형성용 불순물을 활성화시키는 단계를 구비하여 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제19항에 있어서, 상기 싱크영역에는 1E15∼5E15 atoms/㎠ 정도의 도스와 60∼120KeV 정도의 에너지로 콜렉터 불순물이 이온주입되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제5공정은 제4공정에 따른 상부 질화막 위에 제3산화막을 형성시키는 단계, 상기 제3산화막 위에 감광막을 도포하고 트랜치식각영역 상부의 상기 감광막을 패터닝하여 제거하는 단계, 상기 감광막패턴을 식각마스크로 하여 상기 제3산화막과 하부의 질화막 및 제2산화막을 순차로 식각하는 단계, 상기 제2에피층을 p형의 제1에피층에 이르기까지 트랜치식각하는 단계를 구비하여 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제21항에 있어서, 상기 제3산화막은 6000∼8000Å 정도의 두께로 형성하는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제22항에 있어서, 상기 제3산화막은 화학기상증착법으로 형성시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제6공정은 제5공정에 따른 결과물 위에 제4산화막을 형성시키는 단계, 및 제2소자분리막 형성용 불순물을 이온주입시키는 단계로 이루어진 것을 특징을 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제24항에 있어서, 상기 제4산화막은 1500∼2000Å 정도의 두께로 형성하는 것을 특징을 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제24항에 있어서, 상기 제4산화막이 형성된 기판 전면에 1E13∼1E14 aroma/㎠ 정도의 도스와 50∼100KeV 정도의 에너지로 붕소를 이온주입시키는 것을 특징을 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제24항에 있어서, 상기 제4산화막을 제7공정을 수행하기 전에 에치백하여 트랜치측벽의 제4산화막을 제외한 나머지를 제거시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제7공정은 전공정에 따른 결과물 위에 폴리실리콘층을 침적형성시킴으로써 트랜치홀내에 폴리실리콘이 채워지는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제8공정은 전공정에 의해서 형성된 폴리실리콘층의 상부표면을 평탄화시키는 단계, 트랜치영역에 채워진 폴리실리콘의 상단부에 제5산화막을 형성하는 단계, 상기 질화막과 제2산화막을 제거하는 단계, 제6산화막을 열성장시키는 단계, 상기 제6산화막 위에 감광막을 도포하고, 베이스영역 상부의 상기 감광막을 패터닝하여 제거하는 단계, 상기 감광막패턴을 식각마스크로 하여 베이스영역 상부의 상기 제6산화막을 제거하는 단계, 제7산화막을 열성장시키는 단계, 기판 전면에 베이스형성용 불순물을 이온주입시키는 단계, 상기 베이스용 불순물을 활성화시키기 위한 열처리단계, 상기 결과물 상부에 감광막을 도포하고 사진식각하여 에미터 형성영역과 콜렉터 저항성접촉영역이 형성될 부분의 상기 감광막을 패터닝하는 단계, 상기 감광막 패턴을 식각마스크로 하여 하부의 산화막을 이방성식각하는 단계, 및 상기 결과물 전면에 고농도의 p형 불순물층을 침적형성하여 에미터영역과 콜렉터 저항성접촉영역을 형성하는 단계로 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제30항에 있어서, 상기 폴리실리콘층 상부표면은 폴리싱 또는 에치백공정의 어느하나를 이용하여 평탄화시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 상기 제5산화막은 1000∼1500Å 정도의 두께로 형성시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 상기 제6산화막은 5000∼7500Å 정도의 두께로 열성장시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 상기한 열처리공정 단계에서 제2소자분리막 형성용 불순물이 활성화되어 제1에피층에 제2소자분리층이 형성되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 상기 제7산화막은 600∼850Å 정도의 두께로 열성장시키는 것을 특징으로하는 고내압 바이폴라 트랜지스터의 제조방법.
- 상기 베이스영역 형성을 위한 열처리단계에서 싱크영역에 주입된 콜렉터 불순물이 드라이브-인되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (ko) | 1994-12-22 | 1994-12-22 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (ko) | 1994-12-22 | 1994-12-22 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026931A KR960026931A (ko) | 1996-07-22 |
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ID=19402823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (ko) | 1994-12-22 | 1994-12-22 | 반도체 장치 및 그 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR0163876B1 (ko) |
-
1994
- 1994-12-22 KR KR1019940035827A patent/KR0163876B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960026931A (ko) | 1996-07-22 |
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