KR960026931A - 반도체장치 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract 14
- 239000004065 semiconductor Substances 0.000 title 1
- 230000015556 catabolic process Effects 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract 19
- 239000000758 substrate Substances 0.000 claims abstract 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract 11
- 239000010703 silicon Substances 0.000 claims abstract 11
- 229910052751 metal Inorganic materials 0.000 claims abstract 3
- 239000002184 metal Substances 0.000 claims abstract 3
- 238000000926 separation method Methods 0.000 claims abstract 2
- 239000010408 film Substances 0.000 claims 41
- 238000000034 method Methods 0.000 claims 38
- 239000012535 impurity Substances 0.000 claims 15
- 229920002120 photoresistant polymer Polymers 0.000 claims 12
- 150000002500 ions Chemical class 0.000 claims 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 7
- 229920005591 polysilicon Polymers 0.000 claims 7
- 238000005530 etching Methods 0.000 claims 6
- 238000010438 heat treatment Methods 0.000 claims 4
- 150000004767 nitrides Chemical class 0.000 claims 4
- 238000000059 patterning Methods 0.000 claims 4
- 229910052796 boron Inorganic materials 0.000 claims 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 2
- 230000003213 activating effect Effects 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 229910052785 arsenic Inorganic materials 0.000 claims 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- -1 boron ions Chemical class 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000013078 crystal Substances 0.000 claims 1
- 238000002425 crystallisation Methods 0.000 claims 1
- 230000008025 crystallization Effects 0.000 claims 1
- 238000011049 filling Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000012788 optical film Substances 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 claims 1
- 239000011574 phosphorus Substances 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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Abstract
본 발명은 콜렉터-베이스 간의 내압이 고전압인 고내압 바이폴라 트랜지스터에 관한 것으로 실리콘기판과, 소자분리막 형성시 분리특성을 안정화시키기 위하여 소정 두께로 에피성장된 제1에피층과, 상기 제1에피층의 성장과 동시에 상기 실리콘기판의 소자영역 상에 형성된 n형 매몰층과, 상기 제1에피층 상에 형성되어 고내압 특성을 자는 제2에피층과, 상기 제2에피층의 소자분리영역에 형성된 제1소자분리막과, 상기 제1소자분리막의 하부에 접하여 상기 제1에피층에 형성된 제2소자분리층과, 상기 제2에피층의 소자영역 상부에 형성된 베이스 및 에미터영역과, 콜렉터 접촉저항을 감소시키기 위하여 상기 제2에피층의 콜렉터영역에 형성되며 하부의 매몰층 상단과 접한 싱크영역과, 상기 싱크영역 상부에 형성된 저항성접촉영역 및 상기 액티브영역들을 전기적으로 접속하기 위한 금속전극들을 구비하여 이루어진 것을 특징으로 하며, 상기한 바의 본 발명 및 그 제조방법에 의하면, 소자간 분리막 형성을 위한 확산시간을 단축할 수 있고, 또, 소자간 분리영역의 폭을 소자의 내압특성에 따라 자유롭게 조절하여 소자의 집적도를 크게 높일 수가 있을 뿐아니라, 기생 PNP 트랜지스터 동작이 발생되지 않아 소자의 전기적인 특성을 크게 향상시키는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 고내압 바이폴라 트랜지스터의 단면구성을 나타낸 도면.
Claims (36)
- 실리콘기판과, 소자분리막 형성시 분리특성을 안정화시키기 위하여 소정 두꼐로 에피성장된 제1에피층과, 상기 제1에피층의 성장과 동시에 상기 실리콘기판의 소장영역 상에 형성된 n형 매몰층과, 상기 제1에피층상에 형성되어 고내압특성을 갖는 제2에피층과, 상기 제2에피층의 소자분리영역에 형성된 제1소자분리막과, 상기 제1소자분리막의 하부에 접하여 상기 제1에피층에 형성된 제2소자분리층과, 상기 제2에피층의 소자영역 상부에 형성되 베이스 및 에미터영역과, 콜렉터 접촉저항을 감소시키기 위하여 상기 제2에피층의 콜렉터영역에 형성되며 하부의 매몰층 상단과 접한 싱크영역과, 상기 싱크영역 상부에 형성된 저항성접촉영역, 및 상기 액티브영역들을 전기적으로 접속하기 위한 금속전극들을 구비하여 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 실리콘기판은 비저항이 15~20이고, 결정방향이 〈100〉 또는 〈111〉인 것을 p형 실리콘기판인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 제1에피층은 비저항이, 두께를 3~5㎛ 정도인 p형 에피층인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 제2에피층은 비저항이, 두께가 5~8㎛ 정도인 n형 에피층인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 제1소자분리막은 제2에피층의 상단에서 제1에피층의 상단 사이에 형성된 트랜치홀을 이용하는 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제5항에 있어서, 상기 트랜치홀 측벽에는 열산화막이 덮혀있고 트랜치홀 내부에는 폴리실리콘이 채워져 있는 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제6항에 있어서, 상기 열산화막의 두께는 1500~2000Å정도인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 제7항에 있어서, 상기 제2소자분리층은 트랜치홀을 통해서 제1에피층 상부에 주입된 붕소이온이 열처리과정을 거치는 동안에 제1에피층에 형성된 p형 분리막인 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 실리콘기판 상에 메모영역을 형성하는 제1공정과, 제1에피층을 형성하는 제2공정과, 제2에피층을 형성하는 제3공정과, 콜렉터 저항을 줄이기 위하여 콜렉터영역에 고농도의 콜렉터 싱크영역을 형성하는 제4공정과, 제2에피층에 제1소자분리막용 트랜치홀을 형성하는 제5공정과, 트랜치홀의 하부막에 제2소자분리층 형성용 불순물을 이온주입하는 제6공정과, 상기 트랜치홀에 폴리실리콘을 채우는 제7공정과, 소자여역에 액티브영역들을 형성시키는 제8공정 및 상기 액티브영역들을 전기적으로 접속하기 위한 금속전극을 형성시하는 제9공정을 구비하여 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제1공정은 p형 실리콘기판 상에 제1산화막을 성장시키는 단계와, n형 매몰영역 위의 상기 제1산화막을 사진식각하여 제거하는 단계와, n형 매몰영역 내의 상기 실리콘기판에 고농도의 n형 불순물을 이온주입하는 단계로 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제10항에 있어서, 상기 p형 실리콘은 비저항이 15~20이고, 결정방향이 〈100〉 또는 〈111〉인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제10항에 있어서, 상기 제1산화막은 8000~12000Å 정도의 두께로 형성시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제10항에 있어서, 상기 매몰영역에는 1E15~5E15/㎠ 정도의 도스와 50~80KeV 정도의 에너지로서 n형 불순물이 이온주입되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제13항에 있어서, 상기 n형 불순물은 비소 또는 주석인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제2공정은 비저항이 2~4.5, 3~5㎛ 정도의 두께로 p형의 제1에피층을 매몰영역이 형성돈 실리콘기판 상에 열성장시키는 공정인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제15항에 있어서, 상기 제1에피층 성장소스로서 붕소가 사용되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제3공정은 상기 제1에피층 상에 3~4정도의 비저항과, 5~8㎛ 정도의 두께로 n형의 제2에피층을 열성장시키는 공정인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제17항에 있어서, 상기 제2에피층 성장소스로서 인이 사용되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제4공정은 상기 제2에피층 위에 제2산화막을 형성하는 단계, 상기 제2산화막 위에 감광막을 도포하고 콜렉터 저항성분을 줄이기 위한 싱크영역 상부의 상기 감광막을 패터닝하는 단계, 상기 감광막패턴을 이온주입마스크로 이용하여 n형 불순물을 이온주입하는 단계, 상기 감광막패턴을 제거한다음 상기 결과물 위에 질화막을 적충형성시키는 단계, 및 열처리를 통하여 상기 싱크영역 형성용 불순물을 활성화시키는 단계를 구비하여 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제19항에 있어서, 상기 싱크영역에는 1E15~5E15/㎠ 정도의 도스와60~120 KeV 정도의 에너지로 콜렉터 불순물이 이온주입되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제5공정은 제4공정에 따른 상부 질화막 위에 제3산화막을 형성시키는 단계, 상기 제3산화막 위에 감광막을 도포하고 트랜치식각영역 상부의 상기 감광막을 패터닝하여 제거하는 단계, 상기 감광막패턴을 식각마스크로 하여 상기 제3산화막과 하부의 질화막 및 제2산화막을 순차로 식각하는 단계, 상기 제2에피층을 P형의 제1에피층에 이르기까지 트랜치시각하는 단계를 구비하여 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제21항에 있어서, 상기 제3산화막은 6000~8000Å 정도의 두께로 형성하는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제22항에 있어서, 상기 제3산화막은 화학기상증착법으로 형성시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제6공정은 제5공정에 따른 결과물 위에 제4산화막을 형성시키는 단계 및 제2소자분리층 형성용 불순물을 이온주입시키는 단계로 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제24항에 있어서, 상기 제4산화막은 1500~2000Å 정도의 두께로 형성하는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제24항에 있어서, 상기 제4산화막이 형성된 기판 전면에 1E13~1E14/㎠ 정도으 도스와 50~100KeV 정도의 에너지로 P형 불순물이온을 주입시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제26항에 있어서, 상기 불순물은 붕소인 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제24항에 있어서, 상기 제4산화막은 제7공정을 수행하기 전에 에치백하여 트랜치측벽의 제4산화막을 제외한 나머지를 제거시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제7공정은 전공정에 따른 결과물 위에 소정 두께의 폴리실리콘층을 침적형성시킴으로써 트랜치홀 내에 폴리실리콘이 채워지는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제8공정은 전공정에 의해서 형성된 폴리실리콘층의 상부표면을 평탄화시키는 단계, 트랜치영역에 채워진 폴리실리콘의 상단부에 제5산화막을 형성하는 단계, 상기 질화막과 제2산화막을 제거하는 단계, 제6산화막을 열성장시키는 단계, 상기 제6산화막 위헤 감광막을 도포하고, 베이스영역 상부의 상기 감광막을 패터닝하여 제거하는 단계, 상기 감광막패턴을 식각마스크로 하여 베이스영역 상부의 제6산화막을 제거하는 단계, 제7산화막을 열성장시키는 단계, 기판 전면에 베이스형성용 불순물을 이온주입하는 단계, 상기 베이스용 불순물을 활성화시키기 위한 열처리 단계, 상기 결과물 상부에 감광막을 도포하고 사진식각하여 에미터 형성영역과 콜렉터 저항성접촉영역이 형성될 부분의 상기 감광막을 패터닝하는 단계, 상기 감광막 패턴을 식각마스크로 하여 하부의 산화막을 이방성식각하는 단계, 및 상기 결과물 전면에 고농도의 P형 불순물층을 침적형성하여 에미터영역과 콜렉터 저항성접촉영역을 형성하는 단계로 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제30항에 있어서, 상기 폴리실리콘층 상부표면은 폴리싱 또는 에치백공정의 어느 하나를 이용하여 평탄화시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제30항에 있어서, 상기 제5산화막은 1000~1500Å 정도의 두께로 형성시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제30항에 있어서, 상기 제6산화막은 5000~7500Å 정도의 두께로 열성장시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제30항에 있어서, 상기한 열처리공정 단계에서 제2소자분리층 형성용 불순물이 활성화되어 제1에피층에 제2소자분리층이 형성되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제30항에 있어서, 상기 제7산화막은 600~850Å 정도의 두께로 열성장시키는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제30항에 있어서, 상기 베이스영역 형성을 위한 열처리단계에서 싱크영역에 주입된 콜렉터 불순물이 드라이브-인되는 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (ko) | 1994-12-22 | 1994-12-22 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (ko) | 1994-12-22 | 1994-12-22 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026931A true KR960026931A (ko) | 1996-07-22 |
| KR0163876B1 KR0163876B1 (ko) | 1998-12-01 |
Family
ID=19402823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (ko) | 1994-12-22 | 1994-12-22 | 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0163876B1 (ko) |
-
1994
- 1994-12-22 KR KR1019940035827A patent/KR0163876B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0163876B1 (ko) | 1998-12-01 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |