KR0161415B1 - BiCMOS 반도체장치 및 그 제조방법 - Google Patents
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Abstract
BiCMOS 반도체장치 및 그 제조방법이 개시되어 있다. 본 발명은 바이폴라 트랜지스터와 모스 트랜지스터를 함께 갖는 BiCMOS 반도체장치에 있어서, 반도체기판에 형성된 제1도 전형의 콜렉터 영역과, 콜렉터 영역의 주 표면 일부에 형성된 제1도 전형의 에미터 영역과, 에미터 영역을 둘러싸고 제1 농도로 도우핑되어 형성된 제2도 전형의 활성 베이스 영역과, 활성 베이스 영역의 양 옆에 제1 농도보다 높은 제2 농도로 도우핑되어 형성된 제2도 전형의 비활성 베이스 영역과, 활성 베이스 영역 및 비활성 베이스 영역 상에 에미터 영역을 노출시키는 콘택홀이 형성되도록 차례로 적층된 게이트 게이트 절연층 패턴, 변형된 게이트 패턴, 및 층간절연막 패턴과, 에미터 영역의 노출된 표면과 변형된 게이트 패턴의 내부 측벽과 접촉하면서 콘택홀을 덮는 에미터 전극을 구비하는 것을 특징으로 하는 BiCMOS 반도체장치를 제공한다.
Description
제1a도 내지 제1d도는 종래 기술에 의한 BiCMOS 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
제2도는 종래 기술에 의해 제조된 BiCMOS 반도체장치의 절단면을 전자주사현미경(SEM)으로 촬영한 사진이다.
제3도는 본 발명에 의해 제조된 BiCMOS 반도체장치의 구조를 도시한 단면도이다.
제4a도 내지 제4d도는 본 발명에 의한 BiCMOS 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 BiCMOS 반도체장치 및 그 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터의 전기적 특성을 개선시킬 수 있는 BiCMOS 반도체장치 및 그 제조방법에 관한 것이다
최근 반도체장치의 집적도가 증가되고 소비전력이 낮아짐으로써, 이에 적합한 모스 트랜지스터가 반도체장치를 제조하는데 있어서 널리 이용되고 있다. 그러나, 이러한 모스 트랜지스터는 집적도 및 전력소모면에서는 바이폴라 트랜지스터보다 우수한 특성을 보이나, 동작속도면에서는 바이폴라 트랜지스터보다 훨씬 느린 특성을 보인다. 따라서, 반도체장치의 집적도, 전력소모, 및 동작속도를 모두 개선시킬 수 있는 방법으로 바이폴라 트랜지스터와 모스 트랜지스터가 결합된 BiCMOS 반도체장치가 출현하게 되었으며, 이에 대한 많은 연구가 진행되고 있다.
제1a도 내지 제1d도는 종래 기술에 의한 BiCMOS 반도체장치의 제조방법을 설명하기 위한 단면도들이다. 참고로, 여기서 소개되는 단면도들은 모두 바이폴라 트랜지스터가 형성될 부분만 도시한 것이다. 제1a도는 제1도 전형의 반도체기판(1)에 소자분리를 위한 필드산화층(3)과 게이트 패턴(7)을 형성하는 단계를 도시한 것이다. 구체적으로, 제1 도전형의 반도체기판(1)에 소자분리를 위한 필드 산화층(3)을 형성함으로써, 활성영역과 비활성영역을 한정한다. 다음에, 상기 필드 산화층(3)이 형성된 반도체기판 전면에 게이트 절연층(5)을 형성한다. 이때, 상기 게이트 절연층(5)은 일반적으로 열산화층으로 형성하며, 따라서 상기 필드 산화층(3) 상부에는 거의 형성되지 않는다. 이어서, 상기 게이트 절연층(5)이 형성된 반도체기판 전면에 도전층과 절연층을 차례로 형성한 후, 이를 연속적으로 패터닝하여 게이트 패턴(7)을 형성한다. 이때, 상기 게이트 패턴(7)은 모스 트랜지스터가 형성될 활성영역(도시하지 않음) 상부에도 동시에 형성된다. 여기서, 상기 도전층은 모스 트랜지스터에 있어서 게이트 전극 역할을 하며 폴리실리콘 또는 폴리실리콘과 텅스텐 실리사이드로 구성된 텅스텐 폴리사이드로 형성한다. 그리고 상기 절연층은 일반적으로 산화실리콘으로 형성한다.
제1b도는 스페이서(9) 및 포토레이지스트 패턴(11)을 형성하는 단계를 도시한 것으로, 상기 게이트 패턴(7)이 형성된 반도체기판 전면에 CVD 방법에 의한 산화층을 증착한다. 다음에, 상기 CVD 산화층을 이방성 식각하여 상기 게이트 패턴(7) 측벽에 스페이서(9)를 형성한다. 여기서, 상기 스페이서(9)는 모스 트랜지스터의 게이트 패턴(도시하지 않음) 측벽에 형성하기 위한 목적으로 만드는 것이다. 이어서, 상기 스페이서(9) 및 상기 게이트 패턴(7)이 노출되도록 포토레지스트 패턴(11)을 형성한다.
제1c)는 제2도 전형 영역(13)을 형성하는 단계를 도시한 것이다. 좀더 상세히, 상기 포토레지스트 패턴(11)을 식각 마스크로하여 상기 노출된 게이트 패턴(7)을 식각하여 제거한다. 이때, 도시된 바와 같이 노출된 필드 산화층(3) 부분도 함께 식각되어 변형된 필드 산화층(3a)이 형성되며, 이와 동시에 상기 스페이서(9)도 그 크기가 작아져 필드 산화층 표면에 돌출된 변형된 스페이서(9a)가 형성된다. 이는, 상기 게이트 패턴(7)의 상부층으로 산화층이 널리 쓰이므로 이를 제거할 때 상기 노출된 필드 산화층(3) 및 상기 스페이서(9)가 함께 시작되기 때문이다. 또한, 상기 게이트 패턴(7)의 하부층, 즉 폴리실리콘 또는 텅스텐 폴리사이드로 형성된 게이트 전극을 식각할 때 필드 산화층 및 게이트 절연층과의 식각비가 크지 않을 경우 상기 노출된 필드 산화층 및 게이트 절연층(5)은 계속해서 식각되어진다. 따라서, 이러한 변형된 스페이서(9a) 및 변형된 필드 산화층(3a)은 심한 표면요철을 발생시키므로 그 상부에 층간 절연층 및 배선을 형성할 때 패턴 불량을 발생시킨다. 그리고 상기 게이트 패턴을 식각할 때 상기 게이트 절연층(5) 하부의 활성영역에 식각손상을 준다.
이어서, 상기 활성영역 상부에 노출된 게이트 절연층(5)을 스크린층으로하여 그 하부에 제2도 전형의 불순물을 제1도 우즈로 이온주입함으로써, 제2도 전형 영역(13)을 형성한다.
제1d도는 바이폴라 트랜지스터를 완성하는 단계를 도시한 것으로, 먼저, 상기 포토레지스트 패턴(11)을 제거한다. 다음에, 통상의 사진공정을 통하여 상기 제2도 전형 영역(13)의 일 부분에 제2도 전형의 불순물을 상기 제1도 우즈보다 많은 제2도 우즈로 이온주입하여 제2도 전형의 비활성 베이스 영역(15)을 형성하고, 이와 동시에 상기 비활성 베이스 영역(15)이 형성되지 않은 제2도 전형 영역(13), 즉 활성 베이스 영역(13a)을 형성한다. 여기서, 상기 비활성 베이스 영역(15)은 상기 활성 베이스 영역에 전기적 신호를 인가하기 위한 수단인 베이스 전극과 저항성 접촉을 형성하기 위하여 고농도로 도우핑한다. 이어서, 상기 결과물 전면에 층간 절연층을 형성한다.
계속해서, 통상의 사진/식각공정을 통하여 상기 활성 베이스 영역(13a) 상부에 콘택홀을 형성함으로써, 층간 절연층 패턴(17) 및 게이트 절연층 패턴(5a)을 형성한다. 다음에 상기 콘택홀을 채우는 제1도 전형의 에미터 전극(19)을 형성한다. 여기서, 상기 에미터 전극(19)은 폴리실리콘과 텅스텐 폴리사이드중 선택된 어느 하나로 형성한다. 이어서, 상기 에미터 전극(19)이 형성된 반도체기판 전면에 절연층(도시하지 않음)을 형성한 후 열공정을 실시함으로써, 상기 에미터 전극(19)으로부터 제1도 전형의 불순물을 확산시키어 그 아래에 제1도 전형의 에미터 영역(21)을 형성한다.
상술한 바와 같이 종래 기술에 의하면, 게이트 패턴을 식각할 때, 그 아래의 활성 베이스 영역이 형성될 활성영역에 식각손상을 준다. 이는 바이폴라 트랜지스터의 전기적 특성을 저하시킨다. 또한, 게이트 패턴을 식각함으로써, 필드 산화층의 일부가 얇아지며, 변형된 스페이서가 필드 산화층 상부에 돌출한 형태로 남아 있다. 이와 같이 종래 기술의 문제점은 첨부 도면 제2도를 참조하면 더욱 쉽게 알 수 있다.
제2도는 상기 종래 기술에 의해 제조된 BiCMOS 반도체장치의 절단면을 전자주사현미경(SEM)으로 촬영한 사진이며, 상기 제1c도의 포토레지스트 패턴(11)을 제거 상태에 대응하는 단면도이다. 여기서, 상기 제1a도 내지 제1d도에 사용된 참조번호와 동일한 참조번호는 동일 부분을 나타내므로 그에 대한 설명은 생략한다. 참조부호 A로 표시한 원안의 부분은 게이트 패턴을 식각할 때 필드 산화층의 일부가 함께 식각된 부분을 나타내고, 참조부호 B로 표시한 원 안의 돌출한 부분은 변형된 스페이서를 나타낸다. 이러한 변형된 스페이서 및 변형된 필드 산화층은 그 상부에 절연층 및 배선을 형성할 때 패턴불량을 유발시킬 수 있다.
따라서, 본 발명의 목적은 활성 베이스 영역에 식각손상이 가해지지 않으면서 베이스 직렬저항을 낮추고, 필드 산화층의 일부가 식각되지 않는 BiCMOS 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 BiCMOS 반도체장치를 제조하기에 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
바이폴라 트랜지스터와 모스 트랜지스터를 함께 갖는 BiCMOS 반도체장치에 있어서 상기 바이폴라 트랜지스터는,
반도체기판에 형성된 제1도 전형의 콜렉터 영역;
상기 콜렉터 영역의 주 표면 일부에 형성된 제1도 전형의 에미터 영역;
상기 에미터 영역을 둘러싸고 제1 농도로 도우핑되어 형성된 제2도 전형의 활성 베이스 영역;
상기 활성 베이스 영역의 양 옆에 상기 제1 농도보다 높은 제2 농도로 도우핑되어 형성된 제2도 전형의 비활성 베이스 영역;
상기 결과물 전면에 상기 에미터 영역이 노출되도록 형성된 게이트 절연층 패턴;
상기 활성 베이스 영역 상부의 게이트 절연층 패턴 상부에 형성된 변형된 게이트 패턴; 및
상기 에미터 영역의 노출된 표면과 상기 변형된 게이트 패턴의 내부 측벽을 덮는 에미터 전극을 포함하는 것을 특징으로 하는 BiCMOS 반도체장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은,
바이폴라 트랜지스터와 모스 트랜지스터를 함께 갖는 BiCMOS 반도체장치의 제조방법에 있어서 상기 바이폴라 트랜지스터는,
반도체 기판에 제1도 전형의 콜렉터 영역을 형성하는 단계;
상기 콜렉터 영역의 주 표면에 필드 산화층을 형성함으로써, 활성영역과 비활성영역을 한정하는 단계;
상기 게이트 절연층 상부에 게이트 패턴을 형성하는 단계;
상기 게이트 패턴 아래의 활성영역 및 상기 게이트 패턴 양 옆의 활성 영역에 제2도 전형의 불순물을 제1도 우즈로 이온주입하여 각각 제1 깊이의 활성 베이스 영역 및 상기 제1 깊이보다 깊은 제2 깊이의 제2도 전형 영역을 형성하는 단계;
상기 제2도 전형 영역에 제2도 전형의 불순물을 상기 제1도 우즈보다 많은 제2도 우즈로 이온주입하여 비활성 베이스 영역을 형성하는 단계;
상기 비활성 베이스 영역이 형성된 반도체기판 전면에 층간 절연층을 형성하는 단계;
상기 활성 베이스 영역 상부에 콘택홀을 형성하는 단계;
상기 콘택홀을 덮는 제1도 전형의 에미터 전극을 형성하는 단계; 및
상기 에미터 전극과 접촉된 상기 활성 베이스 영역 표면에 제1도 전형의 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 반도체장치의 제조방법을 제공한다.
본 발명에 의하면, 활성 베이스 영역 상부에 게이트 절연층과 게이트 패턴을 차례로 형성한 후 게이트 패턴을 제거하지 않음으로써, 활성 베이스 영역에 식각 손상을 주지 않으면서 필드 산화층의 일부분이 얇아지는 문제를 방지할 수 있다. 또한, 게이트 패턴이 에미터 전극과 연결되어 있으므로, 바이폴라 트랜지스터 동작시 게이트 패턴 하부의 활성 베이스 영역의 저항 성분을 낮출 수 있다. 이는 바이폴라 트랜지스터의 전류 이득을 높일 수 있도록 해준다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
먼저, 본 발명에 의한 BiCMOS 반도체장치를 설명한다.
제3도는 본 발명에 의한 BiCMOS 반도체장치의 단면도를 도시한 것으로, 바이폴라 트랜지스터 부분을 나타낸 것이다. 여기서, 모스트랜지스터의 구성요소와 동시에 형성되는 부분의 명칭은 그 기능 면에서 다르지만 모스 트랜지스터에서 사용되는 명칭을 그대로 부여하였다.
참조번호 101은 반도체기판(도시하지 않음)에 형성된 제1도 전형의 콜렉터 영역, 123은 상기 콜렉터 영역(101) 주 표면에 제1도 전형의 불순물로 도우핑되어 형성된 에미터 영역, 113은 상기 에미터 영역(123)을 둘러싸는 영역에 제2도 전형의 불순물로 제1 농도를 갖도록 도우핑된 활성 베이스 영역, 그리고 115는 상기 활성 베이스 영역(113) 양 옆에 제2도 전형의 불순물로 상기 제1 농도보다 높은 제2 농도를 갖도록 도우핑된 비활성 베이스 영역을 나타낸다.
계속해서, 참조번호 105a는 게이트 절연층 패턴, 그리고 107a는 상기 활성 베이스 영역(113) 상부의 게이트 절연층 패턴(105a) 상부에 형성된 변형된 게이트 패턴이다. 여기서, 상기 게이트 절연층 패턴(105a) 및 상기 변형된 게이트 패턴(107a)은 상기 에미터 영역(123)이 노출되도록 형성된다. 그리고 상기 변형된 게이트 패턴(107a)은 게이트 전극과 절연층, 예컨대 산화층이 차례로 적층되어 형성되며, 필요에 따라 상기 절연층은 형성하지 않을 수도 있다. 또한, 상기 게이트 전극은 폴리실리콘 또는 폴리실리콘과 텅스텐 실리사이드로 구성된 텅스텐 폴리사이드로 형성된다.
다음에, 참조번호 109는 상기 변형된 게이트 패턴(107a)의 외부 측벽에 CVD 산화층으로 형성된 스페이서, 117은 층간 절연층, 그리고 121은 상기 에미터 영역(123) 표면과 상기 변형된 게이트 패턴(107a)의 내부 측벽을 덮는 에미터 전극을 나타낸다. 여기서, 상기 에미터 전극(121)은 제1도 전형의 불순물로 도우핑된 폴리실리콘 또는 제1도 전형의 폴리실리콘과 텅스텐 실리사이드로 구성된 텅스텐 폴리사이드로 형성된다.
상기 제3도에서 설명한 바와 같이 본 발명은, 변형된 게이트 패턴을 구성하고 있는 게이트 전극이 상기 에미터 전극과 연결된 구조이므로 상기 게이트 전극 또한 에미터 전극 역할을 한다. 따라서, 본 발명에 의하면 바이폴라 트랜지스터가 동작할 때 상기 게이트 전극 아래의 활성 베이스 영역의 저항이 감소하는 효과를 가져오므로, 바이폴라 트랜지스터의 전류이득을 높일 수 있다. 이는 NPN 바이폴라 트랜지스터의 경우 트랜지스터를 온(on) 상태로 만들기 위하여 에미터 전극에 활성 베이스 영역의 준위(potential)보다 약 0.7V 낮은 전압을 인가하기 때문이다. 다시 말해서, 상기 활성 베이스 영역의 표면에 축적층(accumulation layer)이 형성되므로 활성 베이스 영역에 의한 저항을 낮출 수 있다. 이러한 효과는 PNP 바이폴라 트랜지스터의 경우에 있어서도 똑같이 얻을 수 있음을 자명하다.
다음에, 본 발명에 의한 BiCMOS 반도체장치의 제조방법을 설명한다.
제4a도 내지 제4d도는 본 발명의 실시예에 의한 BiCMOS 반도체장치의 제조방법을 설명하기 위하여 바이폴라 트랜지스터 부분만 도시한 단면도들이다. 여기서, 모스 트랜지스터의 구성요소와 동시에 형성되는 부분의 명칭은 그 기능 면에서 다르지만 모스 트랜지스터에서 사용되는 명칭을 그대로 사용하였다. 또한, 상기 제3도에서 사용한 참조번호와 동일한 번호로 표시한 부분은 동일 부분을 나타낸다.
제4a도는 게이트 절연층(105) 및 게이트 패턴(107)을 형성하는 단계를 도시한 것이다. 먼저, 반도체기판(도시하지 않음)에 제1도 전형의 콜렉터 영역(101), 예컨대 N형의 우물을 형성한 후, 필드 산화층(103)을 형성함으로써 활성 영역과 비활성 영역을 한정한다. 다음에, 상기 활성영역에 게이트 절연층(105), 예컨대 열산화층을 형성한다. 이어서, 상기 게이트 절연층(105)이 형성된 반도체기판 전면에 도전층과 절연층을 차례로 형성한 후, 이들을 통상의 사진/식각공정으로 패터닝하여 상기 게이트 절연층(105) 상부의 소정영역에 상기 도전층과 절연층으로 구성된 게이트 패턴(107)을 형성한다. 여기서, 상기 도전층은 게이트 전극으로서 폴리실리콘 또는 폴리실리콘과 텅스텐 실리사이드로 구성된 텅스텐 폴리사이드로 형성하며, 상기 절연층은 이산화실리콘으로 형성하는 것이 바람직하다. 또한, 상기 절연층은 필요에 따라 형성하지 않을 수도 있다.
제4b도는 바이폴라 트랜지스터의 활성 베이스 영역(113)과 비활성 베이스 영역(115)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 게이트 패턴(107)이 형성된 반도체기판 전면에 CVD 산화층을 증착한 후, 이를 이방성 식각하여 상기 게이트 패턴(107) 측벽에 스페이서(109)를 형성한다. 다음에, 바이폴라 트랜지스터가 형성될 활성 영역에 제2도 전형의 불순물을 제1도 우즈로 이온주입하여 상기 게이트 패턴(107) 아래의 활성영역에 제1 깊이를 갖는 제2도 전형의 활성 베이스 영역(113)과 상기 게이트 패턴(107) 양 옆의 활성영역에 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2도 전형 영역을 동시에 형성한다. 여기서, 상기 제2도 전형의 불순물로는 붕소 이온을 사용하고, 상기 제1도 우즈로는 3.0E13 ions/㎠ 정도의 양을 적용하는 것이 바람직하다. 이어서, 제2도 전형의 불순물, 예컨대 불화붕소 이온을 상기 제1도 우즈보다 많은 제2도 우즈로 추가로 이온주입하여 상기 제2도 전형 영역에 상기 활성 베이스 영역(113)의 농도보다 높은 제2도 전형의 비활성 베이스 영역(115)을 형성한다. 이때, 상기 불화붕소 이온주입시 이온주입 에너지는 불화붕소 이온이 상기 게이트 패턴(107)을 통과하지 못하도록 적절히 조절한다.
제4c도는 에미터 영역 상부에 콘택홀을 형성하는 단계를 도시한 것으로, 상기 비활성 베이스 영역(115)이 형성된 반도체기판 전면에 층간 절연층을 형성한다. 다음에 상기 활성 베이스 영역(113) 상부의 층간 절연층이 노출되도록 포토레지스트 패턴(119)을 형성한다. 이어서, 상기 포토레지스트 패턴(119)을 식각 마스크로 하여 상기 층간 절연층, 게이트 패턴(107), 및 게이트 절연층(105)을 연속적으로 식각함으로써, 상기 활성 베이스 영역(113) 상부에 콘택홀을 갖는 층간 절연층 패턴(117), 변형된 게이트 패턴(107a), 및 게이트 절연층 패턴(105a)을 형성한다.
제4d도는 본 발명에 의한 BiCMOS 반도체장치를 완성하는 단계를 도시한 것이다. 먼저, 상기 포토레지스트 패턴(119)을 제거한다. 다음에, 상기 포토레지스트 패턴(119)이 제거된 반도체기판 전면에 상기 콘택홀을 채우는 제1도 전형의 도전층, 예컨대 N형 폴리실리콘 또는 N형의 폴리실리콘과 텅스텐 실리사이드로 구성된 텅스텐 폴리사이드로 형성한다. 이어서, 상기 제1도 전형의 도전층을 사진/식각공정으로 패터닝하여 상기 콘택홀을 덮는 에미터 전극(121)을 형성한다. 이때, 상기 에미터 전극(121)은 상기 변형된 게이트 패턴(107a)을 구성하는 게이트 전극과 연결된 상태이므로, 게이트 전극은 항상 에미터 전극(121)과 같은 전압을 갖는다. 따라서, 바이폴라 트랜지스터가 온(on) 상태일 때 활성 베이스 영역(113)의 상부에 축적층(accumulation laer)이 형성되어 활성 베이스 영역(113)의 저항이 감소된다. 이는 바이폴라 트랜지스터의 전류 이득을 증가시키는 효과를 가져온다.
다음에, 상기 에미터 전극(121)이 형성된 반도체기판 전면에 절연층(도시하지 않음)을 증착한 후, 열공정을 실시한다. 이때, 상기 제1도 전형의 에미터 전극으로부터 제1도 전형의 불순물, 예컨대 N형의 불순물이 확산되어 그 아래의 활성 베이스 영역(113) 상부에 제1도 전형의 에미터 영역(123)이 형성된다.
상술한 본 발명의 실시예에 의하면, 바이폴라 트랜지스터가 형성될 활성 영역 상부에 형성된 게이트 패턴을 제거하지 않음으로써, 필드 산화층의 일부가 식각되는 현상과 활성 베이스 영역에 식각손상이 가해지는 것을 방지할 수 있다. 또한, 활성 베이스 영역 상부의 게이트 절연층 패턴 상부에 에미터 전극과 연결된 게이트 전극이 존재하므로, 바이폴라 트랜지스터가 온(on) 상태일 때 활성 베이스 영역의 저항을 감소시키어 바이폴라 트랜지스터의 전류 이득을 증가시킬 수 있다. 이는, NPN 바이폴라 트랜지스터의 경우 에미터 전극, 즉 게이트 전극의 전압이 활성 베이스 영역의 전압보다 0.7V 정도 낮으므로 활성 베이스 영역의 상부에 축적층(accumulation layer)이 형성되기 때문이다. PNP 바이폴라 트랜지스터의 경우에도 상기와 같은 효과를 얻을 수 있음을 자명한 사실이다.
본 발명이 상기 상시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (11)
- 바이폴라 트랜지스터와 모스 트랜지스터를 함께 갖는 BiCMOS 반도체장치에 있어서 상기 바이폴라 트랜지스터는, 반도체기판에 형성된 제1도 전형의 콜렉터 영역; 상기 콜렉터 영역의 주 표면 일부에 제1도 전형의 에미터 영역; 상기 에미터 영역을 둘러싸고 제1 농도로 도우핑되어 형성된 제2도 전형의 활성 베이스 영역; 상기 활성 베이스 영역의 양 옆에 상기 제1 농도 보다 높은 제2 농도로 도우핑되어 형성된 제2도 전형의 비활성 베이스 영역; 상기 활성 베이스 영역 및 비활성 베이스 영역 상에 상기 에미터 영역을 노출시키는 콘택홀이 형성되도록 차례로 적층된 게이트 절연층 패턴, 변형된 게이트 패턴, 및 층간절연층 패턴; 및 상기 에미터 영역의 노출된 표면 및 상기 변형된 게이트 패턴의 내부 측벽과 접촉하면서 상기 콘택홀을 덮는 에미터 전극을 포함하는 것을 특징으로 하는 BiCMOS 반도체장치.
- 제1항에 있어서, 상기 변형된 게이트 패턴은 게이트 전극 및 절연층이 차례로 적층된 구조이거나 게이트 형성된 것을 특징으로 하는 BiCMOS 반도체장치.
- 제2항에 있어서, 상기 게이트 전극은 폴리실리콘과 텅스텐 폴리사이드중 선택된 어느 하나로 형성된 것을 특징으로 하는 BiCMOS 반도체장치.
- 제1항에 있어서, 상기 에미터 전극은 폴리실리콘과 텅스텐 폴리사이드중 선택된 어느 하나로 형성된 것을 특징으로 하는 BiCMOS 반도체장치.
- 제4항에 있어서, 상기 폴리실리콘은 제1도 전형의 불순물로 도우핑된 것을 특징는 BiCMOS 반도체장치.
- 제4항에 있어서, 상기 텅스텐 폴리사이드는 제1도 전형의 불순물로 도우핑된 폴리실리콘과 텅스텐 실리사이드로 형성된 것을 특징으로 하는 BiCMOS 반도체장치.
- 바이폴라 트랜지스터와 모스 트랜지스터를 함께 갖는 BiCMOS 반도체장치의 제조방법에 있어서 상기 바이폴과 트랜지스터는, 반도체 기판에 제1도 전형의 콜렉터 영역을 형성하는 단계; 상기 콜렉터 영역의 주 표면에 필드 산화층을 형성함으로써, 활성영역과 비활성영역을 한정하는 단계; 상기 활성영역에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상부에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 아래의 활성영역 및 상기 게이트 패턴 양 옆의 활성영역에 제2도 전형의 제1도 우즈로 이온주입하여 각각 제1 깊이의 활성 베이스 영역 및 상기 제1 깊이보다 깊은 제2 깊이의 제2도 전형 영역을 형성하는 단계; 상기 제2도 전형 영역에 제2도 전형의 불순물을 상기 제1도 우즈보다 많은 제2도 우즈로 이온주입하여 비활성 베이스 영역을 형성하는 단계; 상기 비활성 베이스 영역이 형성된 반도체기판 전면에 층간 절연층을 형성하는 단계; 상기 활성 베이스 영역 상부에 콘택홀을 형성하는 단계; 상기 콘택홀을 덮는 제1도 전형의 에미터 전극을 형성하는 단계; 및 상기 에미터 전극과 접촉된 상기 활성 베이스 영역 표면에 제1도 전형의 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 반도체장치의 제조방법.
- 제7항에 있어서, 상기 에미터 영역은 상기 에미터 전극이 형성된 반도체기판 전면에 절연층을 형성한 후 열공정을 실시함으로서, 상기 에미터 전극에 함유된 제1도 전형의 불순물을 확산시키어 형성하는 것을 특징으로 하는 BiCMOS 반도체장치의 제조방법.
- 제7항에 있어서, 상기 게이트 패턴은 게이트 전극 및 절연층을 차례로 적층하여 형성하거나 게이트 전극만으로 형성하는 것을 특징으로 하는 BiCMOS 반도체장치.
- 제9항에 있어서, 상기 게이트 전극은 폴리실리콘과 텅스텐 폴리사이드중 선택된 어느 하나로 형성하는 것을 특징으로 하는 BiCMOS 반도체장치.
- 제7항에 있어서, 상기 에미터 전극은 제1도 전형의 폴리실리콘 또는 제1도 전형의 폴리실리콘과 텅스텐 실리사이드로 구성하는 텅스텐 폴리사이드로 형성하는 것을 특징으로 하는 BiCMOS 반도체장치.
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