JP2000138347A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000138347A JP2000138347A JP10313369A JP31336998A JP2000138347A JP 2000138347 A JP2000138347 A JP 2000138347A JP 10313369 A JP10313369 A JP 10313369A JP 31336998 A JP31336998 A JP 31336998A JP 2000138347 A JP2000138347 A JP 2000138347A
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Abstract
(57)【要約】
【課題】 低耐圧トランジスタ部の電気特性を変動させ
ることなく、高耐圧ポリシリコン容量の耐圧を向上させ
ることができる半導体装置の製造方法を提供する。 【解決手段】 高耐圧デバイスと低耐圧デバイスを搭載
した半導体装置の製造方法であって、高耐圧ポリシリコ
ン容量部の下部電極５となるポリシリコン膜３を全面に
形成し、それに導電性を与えるために、リンより質量の
大きい砒素イオン注入を行い、次にポリシリコン膜３を
選択除去して下部電極５とし、その表面を酸化して容量
絶縁膜６と低耐圧トランジスタのゲート酸化膜７とを同
時に形成するようにしたものである。
ることなく、高耐圧ポリシリコン容量の耐圧を向上させ
ることができる半導体装置の製造方法を提供する。 【解決手段】 高耐圧デバイスと低耐圧デバイスを搭載
した半導体装置の製造方法であって、高耐圧ポリシリコ
ン容量部の下部電極５となるポリシリコン膜３を全面に
形成し、それに導電性を与えるために、リンより質量の
大きい砒素イオン注入を行い、次にポリシリコン膜３を
選択除去して下部電極５とし、その表面を酸化して容量
絶縁膜６と低耐圧トランジスタのゲート酸化膜７とを同
時に形成するようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は同一半導体基板上に
高耐圧ポリシリコン容量と低耐圧トランジスタ形成する
半導体装置の製造方法に関するものである。
高耐圧ポリシリコン容量と低耐圧トランジスタ形成する
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】一般的半導体集積回路の内、液晶ドライ
バーのようなデバイスにおいては、同一半導体基板上に
数十Ｖ〜数百Ｖの印加電圧で駆動する高耐圧素子、例え
ば高耐圧ポリシリコン容量や高耐圧ＭＯＳトランジスタ
と、通常の５Ｖまたは３．３Ｖなどの低電圧で駆動する
低電圧素子（ＭＯＳトランジスタ）が搭載されることが
多い。
バーのようなデバイスにおいては、同一半導体基板上に
数十Ｖ〜数百Ｖの印加電圧で駆動する高耐圧素子、例え
ば高耐圧ポリシリコン容量や高耐圧ＭＯＳトランジスタ
と、通常の５Ｖまたは３．３Ｖなどの低電圧で駆動する
低電圧素子（ＭＯＳトランジスタ）が搭載されることが
多い。
【０００３】このような同一半導体基板上に高耐圧ポリ
シリコン容量と高耐圧および低電圧駆動トランジスタ
（以下、低耐圧トランジスタという）を搭載した半導体
装置の製造方法としては次のような方法が知られてお
り、以下図面を参照しながらこの従来の製造方法につい
て説明する。
シリコン容量と高耐圧および低電圧駆動トランジスタ
（以下、低耐圧トランジスタという）を搭載した半導体
装置の製造方法としては次のような方法が知られてお
り、以下図面を参照しながらこの従来の製造方法につい
て説明する。
【０００４】図２は従来の半導体装置の製造方法におけ
る製造工程の説明図であり、高耐圧および低耐圧のＮチ
ャンネルＭＯＳ型トランジスタと高耐圧ポリシリコン容
量を同一基板に形成する半導体装置の各製造工程におけ
る断面構造を示している。
る製造工程の説明図であり、高耐圧および低耐圧のＮチ
ャンネルＭＯＳ型トランジスタと高耐圧ポリシリコン容
量を同一基板に形成する半導体装置の各製造工程におけ
る断面構造を示している。
【０００５】まず、図２（ａ）に示すように、ｐ型半導
体基板１０上にトランジスタのような素子をＬＯＣＯＳ
法などで電気的に分離する厚いフィールド酸化膜１１を
形成する。次に熱酸化により、高耐圧ＭＯＳトランジス
タのゲート酸化膜１２を形成し、高耐圧ＭＯＳトランジ
スタのゲート電極と高耐圧ポリシリコン容量の下部電極
を形成するための第１のポリシリコン膜１３を形成した
後、このポリシリコン膜の電気抵抗を下げるためにリン
ドープを行う。次に図２（ｂ）に示すように、堆積させ
た第１のポリシリコン膜１３をエッチングしてゲート電
極１４’とポリシリコン容量部の下部電極１４を形成
し、その後、余分なゲート酸化膜１２を除去して半導体
基板１０の表面を露出させる。
体基板１０上にトランジスタのような素子をＬＯＣＯＳ
法などで電気的に分離する厚いフィールド酸化膜１１を
形成する。次に熱酸化により、高耐圧ＭＯＳトランジス
タのゲート酸化膜１２を形成し、高耐圧ＭＯＳトランジ
スタのゲート電極と高耐圧ポリシリコン容量の下部電極
を形成するための第１のポリシリコン膜１３を形成した
後、このポリシリコン膜の電気抵抗を下げるためにリン
ドープを行う。次に図２（ｂ）に示すように、堆積させ
た第１のポリシリコン膜１３をエッチングしてゲート電
極１４’とポリシリコン容量部の下部電極１４を形成
し、その後、余分なゲート酸化膜１２を除去して半導体
基板１０の表面を露出させる。
【０００６】次に図２（ｃ）に示すように、低耐圧トラ
ンジスタのゲート酸化膜１６を形成するのであるが、そ
の際に高耐圧ポリシリコン容量の容量絶縁膜１５を熱酸
化で同時に形成する。この工程においてポリシリコン表
面の酸化膜はゲート酸化膜１６の２〜３倍の膜厚に成長
し、そして絶縁膜１５，１６上に第２のポリシリコン膜
１７を堆積する。さらに、図２（ｄ）に示すように、高
耐圧ポリシリコン容量の上部電極１８と低耐圧トランジ
スタのゲート電極１８’を形成し、そして、ゲート電極
１４’，１８’をマスクとして半導体基板１０中にＮ型
のソース・ドレイン拡散層１９を形成する。その後の工
程は図示していないが一般的なＣＭＯＳプロセスにて高
耐圧ポリシリコン容量と、低耐圧トランジスタ、高耐圧
トランジスタの上に層間絶縁膜とそれを介して配線層を
形成して完成する。
ンジスタのゲート酸化膜１６を形成するのであるが、そ
の際に高耐圧ポリシリコン容量の容量絶縁膜１５を熱酸
化で同時に形成する。この工程においてポリシリコン表
面の酸化膜はゲート酸化膜１６の２〜３倍の膜厚に成長
し、そして絶縁膜１５，１６上に第２のポリシリコン膜
１７を堆積する。さらに、図２（ｄ）に示すように、高
耐圧ポリシリコン容量の上部電極１８と低耐圧トランジ
スタのゲート電極１８’を形成し、そして、ゲート電極
１４’，１８’をマスクとして半導体基板１０中にＮ型
のソース・ドレイン拡散層１９を形成する。その後の工
程は図示していないが一般的なＣＭＯＳプロセスにて高
耐圧ポリシリコン容量と、低耐圧トランジスタ、高耐圧
トランジスタの上に層間絶縁膜とそれを介して配線層を
形成して完成する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の製造方法においては、高耐圧ポ
リシリコン容量の耐圧を一層向上させるために、高耐圧
ポリシリコン容量の容量絶縁膜１５の膜厚を厚くする
と、低耐圧トランジスタのゲート酸化膜１６の膜厚も厚
くなり、低耐圧トランジスタの電気特性が設計通りでな
くなってしまうという問題点を有していた。
うな従来の半導体装置の製造方法においては、高耐圧ポ
リシリコン容量の耐圧を一層向上させるために、高耐圧
ポリシリコン容量の容量絶縁膜１５の膜厚を厚くする
と、低耐圧トランジスタのゲート酸化膜１６の膜厚も厚
くなり、低耐圧トランジスタの電気特性が設計通りでな
くなってしまうという問題点を有していた。
【０００８】本発明は上記従来の問題点を解決するもの
であり、低耐圧トランジスタ部の電気特性を変動させる
ことなく、高耐圧ポリシリコン容量の耐圧を向上させる
ことができる半導体装置の製造方法を提供することを目
的とする。
であり、低耐圧トランジスタ部の電気特性を変動させる
ことなく、高耐圧ポリシリコン容量の耐圧を向上させる
ことができる半導体装置の製造方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上の所定領域に絶縁膜を
形成する工程と、前記絶縁膜上を含んで前記半導体基板
全面に半導体膜を形成する工程と、前記半導体膜に、リ
ンよりも質量の大きい元素のイオンを注入する工程と、
前記半導体膜を選択的に除去して前記絶縁膜上に第１の
電極を形成する工程と、少なくとも前記第１の電極表面
と前記半導体基板表面を酸化し、酸化膜を形成する工程
と、前記第１の電極領域上の前記酸化膜上に第２の電極
を形成する工程と、前記半導体基板領域の前記酸化膜上
に第３の電極を形成する工程を備えたものである。
造方法は、半導体基板の一主面上の所定領域に絶縁膜を
形成する工程と、前記絶縁膜上を含んで前記半導体基板
全面に半導体膜を形成する工程と、前記半導体膜に、リ
ンよりも質量の大きい元素のイオンを注入する工程と、
前記半導体膜を選択的に除去して前記絶縁膜上に第１の
電極を形成する工程と、少なくとも前記第１の電極表面
と前記半導体基板表面を酸化し、酸化膜を形成する工程
と、前記第１の電極領域上の前記酸化膜上に第２の電極
を形成する工程と、前記半導体基板領域の前記酸化膜上
に第３の電極を形成する工程を備えたものである。
【００１０】この発明によれば、低耐圧トランジスタ部
の電気特性を変動させることなく、高耐圧ポリシリコン
容量部の絶縁膜を選択的に増速酸化し、ポリシリコン容
量の耐圧を向上させることができる。
の電気特性を変動させることなく、高耐圧ポリシリコン
容量部の絶縁膜を選択的に増速酸化し、ポリシリコン容
量の耐圧を向上させることができる。
【００１１】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１２】図１は本発明の半導体装置の製造方法の一
実施の形態における製造工程の説明図であり、前記の従
来例と同様、高耐圧ポリシリコン容量、高耐圧および低
耐圧ＭＯＳトランジスタを同時に搭載した半導体装置の
各製造工程における断面構造を示している。
実施の形態における製造工程の説明図であり、前記の従
来例と同様、高耐圧ポリシリコン容量、高耐圧および低
耐圧ＭＯＳトランジスタを同時に搭載した半導体装置の
各製造工程における断面構造を示している。
【００１３】まず、図１（ａ）に示すように、ｐ型半導
体基板１上に素子分離を行うフィールド酸化膜２を形成
し、半導体基板１の別の部分には高耐圧ＮチャンネルＭ
ＯＳトランジスタのゲート酸化膜４を成長させる。さら
にフィールド酸化膜２を含む全面に、第１のポリシリコ
ン膜３を形成後、ポリシリコンの電気抵抗を下げるため
に砒素イオン注入を行う。この時の注入条件は４０ｋｅ
Ｖ ５×１０15ｃｍ~2である。
体基板１上に素子分離を行うフィールド酸化膜２を形成
し、半導体基板１の別の部分には高耐圧ＮチャンネルＭ
ＯＳトランジスタのゲート酸化膜４を成長させる。さら
にフィールド酸化膜２を含む全面に、第１のポリシリコ
ン膜３を形成後、ポリシリコンの電気抵抗を下げるため
に砒素イオン注入を行う。この時の注入条件は４０ｋｅ
Ｖ ５×１０15ｃｍ~2である。
【００１４】次に図１（ｂ）に示すように、第１のポリ
シリコン膜３をエッチングして、フィールド酸化膜上に
は高耐圧ポリシリコン容量の下部電極５を、またゲート
酸化膜４上には高耐圧ＭＯＳトランジスタのゲート電極
５’を形成し、さらにこのゲート電極５’をマスクとし
てゲート酸化膜４を除去し、半導体基板１の表面を露出
させる。
シリコン膜３をエッチングして、フィールド酸化膜上に
は高耐圧ポリシリコン容量の下部電極５を、またゲート
酸化膜４上には高耐圧ＭＯＳトランジスタのゲート電極
５’を形成し、さらにこのゲート電極５’をマスクとし
てゲート酸化膜４を除去し、半導体基板１の表面を露出
させる。
【００１５】そして図１（ｃ）に示すように、熱酸化に
より低耐圧トランジスタのゲート酸化膜７と高耐圧ポリ
シリコン容量の容量絶縁膜６を同時に形成する。この
時、ポリシリコン容量の絶縁膜はポリシリコンへの砒素
イオン注入によりゲート酸化膜７より約４倍の厚さに成
長させることができる。その後、第２のポリシリコン膜
８を全面に形成する。
より低耐圧トランジスタのゲート酸化膜７と高耐圧ポリ
シリコン容量の容量絶縁膜６を同時に形成する。この
時、ポリシリコン容量の絶縁膜はポリシリコンへの砒素
イオン注入によりゲート酸化膜７より約４倍の厚さに成
長させることができる。その後、第２のポリシリコン膜
８を全面に形成する。
【００１６】次に図１（ｄ）に示すように、第２のポリ
シリコン膜８をエッチングして高耐圧ポリシリコン容量
の上部電極８’を形成すると同時に低耐圧ＭＯＳトラン
ジスタのゲート電極８’’を形成する。そしてこれらを
マスクとして、容量絶縁膜６とゲート酸化膜７の余分な
部分をエッチングし、ポリシリコン容量構造およびゲー
ト構造を完成させる。容量絶縁膜６とゲート酸化膜７の
厚さは異なるのであるが、これら酸化膜をエッチングす
る時は通常下の半導体基板１と充分エッチング選択比が
あるので、半導体基板１が著しくエッチングされること
はない。
シリコン膜８をエッチングして高耐圧ポリシリコン容量
の上部電極８’を形成すると同時に低耐圧ＭＯＳトラン
ジスタのゲート電極８’’を形成する。そしてこれらを
マスクとして、容量絶縁膜６とゲート酸化膜７の余分な
部分をエッチングし、ポリシリコン容量構造およびゲー
ト構造を完成させる。容量絶縁膜６とゲート酸化膜７の
厚さは異なるのであるが、これら酸化膜をエッチングす
る時は通常下の半導体基板１と充分エッチング選択比が
あるので、半導体基板１が著しくエッチングされること
はない。
【００１７】その後は一般的なＣＭＯＳプロセスにて高
耐圧ポリシリコン容量と、高耐圧、低耐圧ＭＯＳトラン
ジスタの上に、層間絶縁膜と配線層を形成して完成に至
る。
耐圧ポリシリコン容量と、高耐圧、低耐圧ＭＯＳトラン
ジスタの上に、層間絶縁膜と配線層を形成して完成に至
る。
【００１８】この実施の形態においては、第１のポリシ
リコン膜３の表面に従来のリンイオンよりも質量の大き
い砒素イオンを注入する点が特徴であり、この質量の大
きいイオンが注入された時、第１のポリシリコン膜３の
表面層にはより多くの欠陥が生じ、上記の注入量ではほ
とんどアモルファス状態となる。そしてまた、質量が大
きいことによって注入深さが極めて浅くなり、薄い表面
層内に不純物濃度のより高い状態を作り出すことができ
る。この２つのことによって増速熱酸化が起こり、従来
と同じ熱酸化条件であっても従来より厚い酸化膜を形成
できるのである。なおこの時、ゲート酸化膜７の膜厚が
変化しないことはもちろんである。
リコン膜３の表面に従来のリンイオンよりも質量の大き
い砒素イオンを注入する点が特徴であり、この質量の大
きいイオンが注入された時、第１のポリシリコン膜３の
表面層にはより多くの欠陥が生じ、上記の注入量ではほ
とんどアモルファス状態となる。そしてまた、質量が大
きいことによって注入深さが極めて浅くなり、薄い表面
層内に不純物濃度のより高い状態を作り出すことができ
る。この２つのことによって増速熱酸化が起こり、従来
と同じ熱酸化条件であっても従来より厚い酸化膜を形成
できるのである。なおこの時、ゲート酸化膜７の膜厚が
変化しないことはもちろんである。
【００１９】以上のように、本実施の形態によれば、高
耐圧ポリシリコン容量部の絶縁膜を低耐圧トランジスタ
のゲート酸化膜と同時に形成する際、第１のポリシリコ
ン膜の電気抵抗を下げる工程をリンより質量の大きい、
例えば砒素イオン注入によって行うことにより、これを
リンドープで行ったものよりもポリシリコン膜上に成長
する酸化膜の膜厚を他に影響を及ぼすことなく厚くする
ことができ、高耐圧ポリシリコン容量の耐圧を低耐圧の
トランジスタの電気特性を変動させることなく向上させ
ることが可能となる。
耐圧ポリシリコン容量部の絶縁膜を低耐圧トランジスタ
のゲート酸化膜と同時に形成する際、第１のポリシリコ
ン膜の電気抵抗を下げる工程をリンより質量の大きい、
例えば砒素イオン注入によって行うことにより、これを
リンドープで行ったものよりもポリシリコン膜上に成長
する酸化膜の膜厚を他に影響を及ぼすことなく厚くする
ことができ、高耐圧ポリシリコン容量の耐圧を低耐圧の
トランジスタの電気特性を変動させることなく向上させ
ることが可能となる。
【００２０】なお、前記の実施の形態においては、注入
イオンとして砒素イオンを用いたがＮ型としてはアンチ
モンを、またＰ型にするのであればガリウムイオンも有
効であり、さらにこれら導電型を決定する不純物イオン
以外にもリンより質量の大きい、シリコンイオンや、キ
セノン、クリプトンイオンなどの不活性ガスイオンを用
いることもできる。ただしこれらのイオンを用いる時
は、ポリシリコン膜の電気抵抗を下げるために導電型決
定不純物注入を併用する必要がある。
イオンとして砒素イオンを用いたがＮ型としてはアンチ
モンを、またＰ型にするのであればガリウムイオンも有
効であり、さらにこれら導電型を決定する不純物イオン
以外にもリンより質量の大きい、シリコンイオンや、キ
セノン、クリプトンイオンなどの不活性ガスイオンを用
いることもできる。ただしこれらのイオンを用いる時
は、ポリシリコン膜の電気抵抗を下げるために導電型決
定不純物注入を併用する必要がある。
【００２１】
【発明の効果】以上のように本発明によれば、高耐圧ポ
リシリコン容量部の絶縁膜を低耐圧トランジスタのゲー
ト酸化膜と同時に形成する際、第１のポリシリコン膜の
電気抵抗を下げる工程をリンより質量の大きい元素イオ
ン注入によって行うことにより、従来のようにこれをリ
ンドープによって行ったものよりもポリシリコン膜上に
成長する酸化膜の膜厚を厚くすることができ、高耐圧ポ
リシリコン容量の耐圧を低耐圧のトランジスタの電気特
性を変動させることなく向上させることができるという
有利な効果が得られる。
リシリコン容量部の絶縁膜を低耐圧トランジスタのゲー
ト酸化膜と同時に形成する際、第１のポリシリコン膜の
電気抵抗を下げる工程をリンより質量の大きい元素イオ
ン注入によって行うことにより、従来のようにこれをリ
ンドープによって行ったものよりもポリシリコン膜上に
成長する酸化膜の膜厚を厚くすることができ、高耐圧ポ
リシリコン容量の耐圧を低耐圧のトランジスタの電気特
性を変動させることなく向上させることができるという
有利な効果が得られる。
【図１】本発明の半導体装置の製造方法の一実施の形態
における製造工程の説明図
における製造工程の説明図
【図２】従来の半導体装置の製造方法における製造工程
の説明図
の説明図
１ ｐ型半導体基板 ２ フィールド酸化膜 ３ 第１のポリシリコン膜 ４ ゲート酸化膜 ５ ポリシリコン容量の下部電極 ５’ ゲート電極 ６ 容量酸化膜 ７ ゲート酸化膜 ８ 第２のポリシリコン膜 ８’ ポリシリコン容量の上部電極 ８’’ ゲート電極 ９ ソース・ドレイン
Claims (1)
- 【請求項１】 半導体基板の一主面上の所定領域に絶縁
膜を形成する工程と、前記絶縁膜上を含んで前記半導体
基板全面に半導体膜を形成する工程と、前記半導体膜
に、リンよりも質量の大きい元素イオンを注入する工程
と、前記半導体膜を選択的に除去して前記絶縁膜上に第
１の電極を形成する工程と、少なくとも前記第１の電極
表面と前記半導体基板表面を酸化し、酸化膜を形成する
工程と、前記第１の電極領域上の前記酸化膜上に第２の
電極を形成する工程と、前記半導体基板領域の前記酸化
膜上に第３の電極を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313369A JP2000138347A (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313369A JP2000138347A (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138347A true JP2000138347A (ja) | 2000-05-16 |
Family
ID=18040438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10313369A Pending JP2000138347A (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000138347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541661B2 (en) | 2000-11-30 | 2009-06-02 | Renesas Technology Corp. | Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| WO2012120857A1 (ja) * | 2011-03-04 | 2012-09-13 | 旭化成エレクトロニクス株式会社 | 半導体装置、半導体装置の製造方法 |
-
1998
- 1998-11-04 JP JP10313369A patent/JP2000138347A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541661B2 (en) | 2000-11-30 | 2009-06-02 | Renesas Technology Corp. | Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| US7790554B2 (en) | 2000-11-30 | 2010-09-07 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| WO2012120857A1 (ja) * | 2011-03-04 | 2012-09-13 | 旭化成エレクトロニクス株式会社 | 半導体装置、半導体装置の製造方法 |
| JP5507754B2 (ja) * | 2011-03-04 | 2014-05-28 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8987145B2 (en) | 2011-03-04 | 2015-03-24 | Asahi Kasei Microdevices Corporation | Semiconductor device, manufacturing method of the semiconductor device |
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