KR0160591B1 - 개량된 용장성 회로를 구비한 반도체 기억장치 - Google Patents

개량된 용장성 회로를 구비한 반도체 기억장치 Download PDF

Info

Publication number
KR0160591B1
KR0160591B1 KR1019950008104A KR19950008104A KR0160591B1 KR 0160591 B1 KR0160591 B1 KR 0160591B1 KR 1019950008104 A KR1019950008104 A KR 1019950008104A KR 19950008104 A KR19950008104 A KR 19950008104A KR 0160591 B1 KR0160591 B1 KR 0160591B1
Authority
KR
South Korea
Prior art keywords
redundant
selection
memory cell
selection lines
cell array
Prior art date
Application number
KR1019950008104A
Other languages
English (en)
Other versions
KR950030165A (ko
Inventor
구니히꼬 고자루
고레아끼 후지따
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR950030165A publication Critical patent/KR950030165A/ko
Application granted granted Critical
Publication of KR0160591B1 publication Critical patent/KR0160591B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

다이내믹 랜덤 액세스 메모리는 메모리셀 어레이 블록(1a,1b)과, 행 디코더(2a,2b)와, 용장 워드선(RWLa,RWLb)과, 용장 메모리셀(MC)과, 치환 회로(10a,10b) 및 정상 메모리셀 비선택회로(11)를 구비한다.
각 메모리셀 어레이 블록은 정상 워드선(WL)과 정상 메모리셀을 포함한다. 각각의 행 디코더는 한 개의 메모리셀 어레이 블록에 대응하여 설치된다.
각각의 치환 회로는 용장성 선택회로(3a,3b)와, 치환 어드레스 프로그램 회로(4a,4b)및 용장 워드선 선택회로(5a,6a,5b,6b)를 포함한다.
상기 용장성 선택회로는 대응하는 용장 워드선이 사용될 것인지의 여부를 미리 설정시킨다.
프로그램 회로는, 대응하는 용장 워드선으로 치환될 정상 워드선의 프로그램된 어드레스를 가진다.
정상 메모리셀 비선택회로는, 치환 회로의 어느 하나가 대응하는 용장 워드선을 선택할 때, 그 치환 회로의 출력에 응답하여 행 디코더를 불활성화 시킨다.
대응하는 용장 워드선이 사용되지 않을 때, 프리디코드 신호(X0ㆍX1, X0ㆍ/X1, /X0ㆍX1, /X0ㆍ/X1)의 부하가 상호 같게 되도록 프리디코드 신호는 프로그램 회로로 분산된다.

Description

개량된 용장성 회로를 구비한 반도체 기억 장치
제1도는 본 발명의 실시예에 따른 반도체 기억 장치에 있어서 주요부의 구성을 나타낸 블록도.
제2도는 제1도에 나타난 반도체 기억 장치의 전체 구성을 나타낸 회로도.
제3도는 제2도의 감지 증폭기 활성화 회로의 구체적인 구성을 나타낸 회로도.
제4도는 종래의 반도체 기억 장치의 구성을 나타낸 블록도.
제5도는 제4도의 용장성 선택 회로의 구체적인 구성을 나타낸 회로도.
제6도는 제4도에 나타난 치환 어드레스 프로그램 회로의 구체적인 구성을 나타낸 회로도.
제7도는 복수의 메모리셀 어레이 블록을 구비하는 반도체 기억장치에 있어서 주요부의 구성을 나타낸 블록도.
본 발명은 반도체 장치, 더 구체적으로는, 용장성회로를 구비한 반도체 장치에 관한 것이다.
반도체 기억장치의 보유를 향상시키기 위해 용장성 회로를 구비하는 반도체 기억장치가 개발된다.
용장성 회로를 사용하므로써, 어떤 워드선에 접속된 워드선이나 메모리셀에 결함이 있을 때, 그 워드선이 용장 워드선으로 치환될 수 있게 된다.
그리하여, 결함이 있는 워드선이나 메모리셀이 구제될 수 있다.
제4도는 용장성 회로를 구비하는 종래의 반도체 기억장치의 주요부의 구성을 나타낸 블록도이다.
메모리셀 어레이(1)는 복수개의 워드선(WL)과 상기 복수개의 워드선(WL)에 교차하는 복수개의 비트선쌍 및 그에 의한 교점에 설치된 복수개의 메모리셀을 구비한다.
이 메모리셀 어레이(1)는 용장 워드선(RWL)과 그것에 접속된 복수개의 메모리셀(MC)을 더 구비한다.
디코더(2)와 감지증폭기부(13)는 메모리셀 어레이(1)에 접속된다.
감지증폭기부(13)는 상기 복수개의 비트선쌍(BL)에 접속된 복수개의 감지증폭기와 트랜스퍼 게이트 및 디코더를 구비한다.
본 반도체 기억장치는 치환 회로(14)를 구비한다.
치환 회로(10)는 용장성 선택회로(3)와 치환 어드레스 프로그램 회로(4) 및 NAND 회로(5)를 구비한다.
치환 회로(10)와 용장 워드선(RWL)은 용장성 회로를 구성한다.
제4도에 나타난 상기 반도체 기억장치의 동작을 이하에서 상세하게 설명할 것이다.
디코더(2)는 X 어드레스 신호 XY에 응답하여 메모리셀 어레이(1)에 있는 복수개의 워드선(WL) 중에서 하나를 선택하여 상기 선택된 워드선(WL)의 전위를 H 레벨로 입상한다.
이것은, 데이터가 상기 선택된 워드선(WL)에 접속된 메모리셀(MC)로 부터 대응하는 비트선쌍(BL)으로 독출되게 한다.
이들 데이터는 감지증폭기부(13)에 포함된 감지증폭기에 의해 증폭된다.
감지증폭기부(13)에 있는 디코더는 Y 어드레스 신호 YA에 응답하여 상기 복수개의 트랜스퍼 게이트의 하나가 도통상태로 되게 한다.
그 결과, 한 개의 데이터가 출력된다.
어떤 워드선에 관련된 결함이 있을 때, 그 워드선(WL) 대신에 용장 워드선(RWL)이 사용된다.
이 경우에, 용장성 선택회로(3)의 출력은 H 레벨에 이른다.
또한 치환될 워드선(WL)의 상기 출력은 치환 어드레스 프로그램 회로(4)에서 프로그램된다.
X 어드레스 신호 XA에 의해 지정된 상기 어드레스가 치환 어드레스 프로그램 회로(4)에서 프로그램된 어드레스(치환 어드레스)와 일치할때, 치환 어드레스 프로그램회로(4)의 상기 출력은 H 레벨에 이른다.
용장성 선택회로(3)와 치환 어드레스 프로그램 회로(4)의 출력이 H 레벨에 이르면, NAND 회로(5)의 출력(데이터 불활성화 신호 DA)은 L 레벨(논리저)로 내려간다.
이것은 디코더를 불활성화 되게하고, 그로 인해, 모든 상기 워드선(WL)은 비선택 상태에 이른다.
용장 워드선(WL)의 상기 전위는 H 레벨로 입상된다.
그리하여, 결함이 있는 워드선(WL) 또는 결함이 있는 메모리셀(MC)에 접속된 워드선(WL)이 선택될 때, 용장 워드선(RWL)이 그 워드선(WL) 대신에 선택된다.
메모리셀 어레이(1)가 용장 비트선쌍을 구비하고 있을지라도, 제4도에서 그러한 용장 비트선쌍은 생략된다.
제5도는, 용장성 선택회로(3)에 대한 상세한 구성을 나타낸 회로도이다.
용장성 선택회로(3)는 퓨즈(31)와, MOS 커패시터(32)와, 고저항(33)과, P채널 트랜지스터(34,35)및 N채널 트랜지스터(36)를 구비한다.
정상모드에서, 즉 용장워드선(RWL)이 사용되지 않을 때(용장성 비선택시), 퓨즈(31)는 접속상태에 이른다.
그러므로, 노드 N1의 상기 전위는 접지레벨에 이르고, 그결과, L레벨의 신호는 제4도의 NAND회로(5)에 입력된다.
그 결과, 데이터 불활성화신호 DA는 H 레벨에 이르고, 그래서 용장워드선(RWL)의 상기 전위는 입상되지 않는다.
용장워드선(RWL)이 사용될 때(용장성 선택시), 퓨즈(31)는 절단된다.
전원이 투입될 때, 노드 N1의 상기 전위는 상기 전원전압의 상승레벨이 적합하게 될 때 고저항(33)에 흐르는 그 전류에 의해 H 레벨로 상승한다.
상기 전원전압의 상기 상승 레벨이 급격할 때는 노드 N1의 상승전위는 MOS 커패시터(32)의 용량결합에 의해 H 레벨을 향해 상승한다.
더우기, 노드 N1의 상기 전위는 트랜지스터(34,35)와 트랜지스터(36)로 구성된 양귀환회로에 의해 완전한 H 레벨에 이른다.
그리하여, 용장성 선택회로(3)의 상기 출력은 용장성이 비선택될 때는 L 레벨에 이르고, 용장성이 선택될 때는 H 레벨에 이른다.
제6도는 치환 어드레스 프로그램 회로(4)의 상세한 구성을 나타낸 회로이다.
어드레스 설정회로(40)는 퓨즈(41), MOS 커패시터(42), 고저항(43), P채널 트랜지스터(44,45)와 N채널 트랜지스터(46)를 포함한다.
어드레스 설정회로(50)는 퓨즈(51), MOS 커패시터(52), 고저항(53), P채널 트랜지스터(54,55)와 N채널 트랜지스터(56)를 포함한다.
어드레스 설정회로(40,50)의 구성과 동작은 제5도에 나타난 상기 용장성 선택회로(3)의 구성 및 동작과 같다.
그러므로, 어드레스 설정회로(40)의 노드 N3의 상기 전위는 퓨즈(41)가 선택될 때와 비선택될 때에 각각 L레벨과 H 레벨에 이른다.
같은 방법으로, 어드레스 설정회로(50)의 노드 N5의 상기 전위는 퓨즈(51)가 접속될 때는 L레벨에 이르고, 퓨즈(51)가 절단될 때는 H 레벨에 이른다.
P채널 트랜지스터(61,62)와 N채널 트랜지스터(71,72)가 입력단자(I1)와 출력단자(O1) 사이에 접속된다.
P채널 트랜지스터(63,64)와 N채널 트랜지스터(73,74)가 입력단자(I2)와 출력단자(O1) 사이에 접속된다.
P채널 트랜지스터(65,66)와 N채널 트랜지스터(75,76)는 입력단자(I3)와 출력단자(O1)사이에 접속된다.
P채널 트랜지스터(67,68)와 N채널 트랜지스터(77,78)가 입력단자(I4)와 출력단자(O1)사이에 접속된다.
트랜지스터(61,73,65,77)의 게이트 전극은 어드레스 설정회로(40)의 노드(N3)에 접속된다.
트랜지스터(71,73,75,67)의 상기 게이트 전극은 어드레스 설정회로(40)의 노드(N4)에 접속된다.
트랜지스터(62,64,76,78)의 게이트 전극은 어드레스 설정회로(50)의 노드(N5)에 접속된다.
트랜지스터(72,74,66,68)의 게이트 전극은 어드레스 설정회로(50)의 노드(N6)에 접속된다.
X 어드레스 신호(XA)의 프리디코드된 버젼이 되는 프리디코드 신호는 제6도의 치환 어드레스 프로그램 회로(4)에서 프로그램된다.
프로그램 회로(4)에서 프로그램하는 방법은 이하에서 상세히 설명될 것이다.
먼저, 프리디코드 신호 X0.X1, X0./X1, /X0.X1, /X0./X1는 다음과 같이 정의된다.
X0=H 레벨이고 X1=H 레벨일 때는, X0.X1 = H 레벨
X0=H 레벨이고 X1=L 레벨일 때는, X0./X1 = H 레벨
X0=L 레벨이고 X1=H 레벨일 때는, /XO.X1 = H 레벨
X0=L 레벨이고 X1=L 레벨일 때는, /X0./X1 = H 레벨
상기 조건 이외에는, 프리디코드 신호 X0.X1, X0./X1, /X0.X1, /X0./X1의 각각은 L레벨로 된다.
여기서, 프리디코드 신호 X0.X1는 입력단자(I1)에 인가되고, 프리디코드 신호 X0./X1는 입력단자(I2)에 인가되고, 프리디코드 신호 /X0.X1는 입력단자(I3)에 인가되고, 프리디코드 신호 /X0./X1는 입력단자(I4)에 인가된다.
퓨즈(41,51)가 접속된 때에는, 입력단자(I1)만이 출력단자(O1)에 접속된다.
그결과, 프리디코드 신호 X0.X1는 출력단자(O1)에 나타난다.
그러므로, X0=H 레벨이고 X1=H 레벨일 때, 그 출력은 H 레벨이 이른다.
여기서 용장워드선 RWL이 선택되므로 X0=X1=H 레벨이 되는 어드레스가 퓨즈(41,51)에 의해 치환 어드레스 프로그램회로(4)에서 프로그램된다.
마찬가지로, 퓨즈(41)는 절단되고 퓨즈(51)가 접속된 때는, X0./X1가 출력단자(O1)에 나타난다.
그러므로, X0=H 레벨이고 X1=L레벨인 어드레스가 프로그램된다.
퓨즈(41)는 접속되고 퓨즈(51)가 절단된 때는, /X0.X1가 출력단자(O1)에 나타난다.
그러므로, X0=L레벨이고 X1=H 레벨인 어드레스가 프로그램된다.
퓨즈(41,51)가 모두 절단된 때는, /X0./X1가 출력단자(O1)에 나타난다.
그러므로, X0=X1=L레벨인 어드레스가 프로그램된다.
제6도의 치환 어드레스 프로그램회로(4)에 두개의 어드레스 신호(X0.X1)로 프리디코드된 4개의 프리디코드 신호(X0.X1, X0./X1, /X0.X1, /X0./X1)가 인가된다.
일반적으로, X 어드레스 신호는 4개 이상이 있다.
그러므로, 제6도에 나타난 복수개의 회로가 설치되고, 그 때 각 회로의 출력은 제4도에 나타난 NAND회로(5)에 입력된다.
메모리셀(I1)이 복수개의 메모리 블록으로 분할된 때, 용장워드선(RWL)이 각 메모리 블록에 설치된다.
만일 제4도에서 단 한개의 치환회로(10)만이 설치된다면, 메모리 블록의 갯수에 대응하는 복수개의 용장워드선 (RWL)이 있을지라도 단지 하나의 결함만이 정정될 수 있다.
미국특허 제5,392,247호에서, 그러한 문제점을 해결하기 위하여 각 메모리 블록에 대한 치환회로를 구비한 반도체 기억장치가 공개되어 있다.
제7도는 모든 메모리 블록에 대해 설치된 4개의 치환회로(10)에서 치환 어드레스 프로그램 회로(4a-4d)의 구성을 나타낸 블록도이다.
아무런 결함이 없을 때에는, 제7도에 나타난 상기 4개의 치환 어드레스 회로(4a-4d)에서는 치환 어드레스를 프로그램할 필요가 없다.
그러므로, 어드레스 설정회로(40,50)에 있는 퓨즈(41,51)는 접속되지 않는다.
모든 치환 어드레스 프로그램 회로(4a-4d)안에 있는 트랜지스터(61,62,71,72)는 도통상태에 이르고, 그에 의해서 입력단자(I1)에 인가된 프리디코드 신호 X0.X1는 항상 출력단자(01a-01d)에 나타날 것이다.
이것은, 용장워드선(RWL)이 사용되지 않을 때, 상기 4개의 프리디코드 신호중에서 한개의 프리디코드 신호(X0.X1)만이 상기 4개의 출력단자(01a-01d)의 옴커패시턴스를 충전시켜야함을 의미한다.
그러므로, 특정한 프리디코드 신호(X0.X1)에 의해서 구동되는 그 부하는 치환회로의 수가 증가함에 따라, 더 커진다.
그 결과, 특정한 프리디코드 신호(X0.X1)의 부하와 다른 프리디코드 신호의 부하와의 사이에는 커다란 차이가 있다.
그리하여, 프리디코드 신호(X0.X1)의 상승시간 또는 하강시간만이 증가하는 문제가 발생한다.
앞으로의 견지에서 볼 때, 본 발명의 제1목적은 단지 한개의 어드레스 신호나 프리디코드 신호의 부하의 증가가 억제되는 반도체 기억장치를 제공하려는 것이다.
본 발명의 제2목적은 한개의 어드레스 신호나 프리디코드 신호의 상승시간이나 하강시간만이 억제되는 반도체 기억장치를 제공하려는 것이다.
본 발명의 제3목적은 어드레스 신호나 프리디코드 신호의 상승시간이나 하강시간이 같게 되는 반도체 기억장치를 제공하려는 것이다.
본 발명의 제1국면에 따른 반도체 기억장치는, 복수개의 메모리셀 어레이 블록과, 복수개의 제1선택회로, 복수개의 용장 선택선, 복수개의 용장 메모리셀, 복수개의 용장성 회로 및 불활성화 회로를 구비한다.
복수개의 메모리셀 어레이 복수개의 선택선, 행과 열의 매트릭스에 배열되고 복수개의 선택선에 접속된 복수개의 메모리셀을 구비한다.
복수개의 제1선택선 회로는 복수개의 메모리셀 어레이; 블록에 대응하여 설치된다.
각각의 제1선택회로는 외부로 부터 인가된 복수개의 어드레스 신호에 응답하여 대응하는 메모리셀 블록에 있는 상기 복수개의 선택선중의 한개를 선택한다.
상기 복수개의 용장 선택선의 한개 또는 몇개가 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된다.
상기 복수개의 용장 메모리셀 복수개의 용장 선택선에 접속된다.
상기 복수개의 용장성 선택회로는 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치된다.
복수개의 용장성 회로 각각은 설정회로, 프로그램 회로 및 제2선택회로를 구비한다.
상기 설정회로는 대응하는 상기 용장 선택선의 한개 또는 몇개가 사용되는지 또는 사용되지 않는지의 여부에 따라 미리 설정된다.
상기 대응하는 용장 선택선의 한개 또는 몇개가 사용되지 않는 제1의 경우에 있어서, 상기 프로그램 회로는 복수개의 어드레스 신호중에서 어느 하나를 선택하여 출력한다.
대응하는 한개 이상의 용장 선택선이 사용되는 제2의 경우에 있을 때는, 상기 프로그램 회로는 사용하게 될 용장 선택선으로 치환될 선택선의 어드레스를 지정하는 어드레스 신호를 선택하여 출력한다.
제2선택회로는 상기 설정회로와 상기 프로그램 회로의 출력에 응답하여 한개 이상의 용장 선택선을 선택한다.
상기 불활성화 회로는 대응하는 한개 이상의 용장 선택선이 몇개의 상기 복수개의 용장성 회로에 의해 선택될 때, 상기 복수개의 용장성 회로의 출력에 응답하여 상기 복수개의 제1선택회로를 불활성화시킨다.
상기 복수개의 용장성회로에서 제1프로그램회로는 제1의 경우에 있는, 또 다른 제1프로그램회로에 의해 선택된 그 어드레스 신호 이외의 어드레스 신호를 선택한다.
본 발명의 반도체 기억장치에 따르면, 제1프로그램 회로는, 제1의 경우에서의 또 다른 제1프로그램 회로에 의해 선택된 상기 어드레스 신호 이외의 어드레스 신호를 선택한다.
그러므로, 단지 한개의 어드레스 신호의 부하만이 증가될 어떤 가능성도 없고, 한개의 어드레스 신호의 상승시간만 또는 하강시간만이 증가될 어떤 가능성도 없다.
본 발명에 대한 이러한 목적과 또 다른 목적, 특징, 국면 및 장점은 첨부된 도면과 관련하여 취해지는 본 발명에 대한 이하의 상세한 설명으로 부터 더욱더 분명해질 것이다.
본 발명의 실시예는 도면을 참조하여 이하에서 설명된다.
제2도는 본 발명의 실시예에 따른 용장성 회로를 구비한 반도체 기억장치의 전체 구성을 나타낸 블록도이다.
이 반도체 기억장치는 칩(CH)위에 형성된다.
본 반도체 기억장치는 복수개의 메모리 블록을 구비한다.
제2도에는 오직 2개의 메모리 블록(BKa,BKb)만이 나타나 있다.
메모리 블록(BKa)는 메모리셀 어레이 블록(1a), 디코더(2a), 감지증폭기부(13a), 및 감지증폭기 활성화 회로(8a)를 구비한다.
마찬가지로, 메모리 블록(8Kb)는 메모리셀 어레이 블록(1b), 디코더(2b), 감지증폭기부(13b), 및 감지증폭기 활성화 회로(8b)를 구비한다.
각각의 메모리셀 어레이 블록(1a,1b)는 복수개의 워드선(WL), 복수개의 비트선쌍(BL) 및 그의 교차점에 설치된 복수개의 메모리셀(MC)를 구비한다.
감지증폭기(13a,13b)의 각각은, 상기 복수개의 비트선 쌍(BL)에 접속된 복수개의 감지증폭기, 복수개의 트랜스퍼 게이트(표시되지 않았음), 디코더, 및 라인 드라이버를 구비한다.
치환 회로(10a)와 용장 워드선(RWLa)가 메모리 블록(BKa)에 대응하여 설치된다.
치환 회로(10b)와 용장 워드선(RWLb)가 메모리 블록(BKb)에 대응하여 설치된다.
용장 메모리셀(MC)은 용장 워드선(RWLa,RWLb)에도 접속된다.
치환 회로(10a)는 용장 회로(3a)와 치환 어드레스 회로(4a)와, NAND회로(5a)와, 인버터(6a)를 구비한다.
마찬가지로, 치환 회로(10b)는 용장 회로(3b)와 치환 어드레스 회로(4b)와, NAND회로(5b)와, 인버터(6b)를 구비한다.
치환 회로(10a)와 용장 워드선(RWLa)은 메모리 블록(BKa)에 대응하여 용장성 회로를 형성하고, 치환 회로(10b)와 용장 워드선(RWLb)은 메모리 블록(BKb)에 대응하여 용장성 회로를 형성한다.
각 용장성 회로(3a,3b)의 구성과 동작은 제5도에 나타낸 용장성 회로(3)의 구성 및 동작과 같다.
각 치환 어드레스 프로그램 회로(4a,4a)의 구성과 동작은 제6도에 치환 어드레스 프로그램 회로(4)의 구성 및 동작과 같다.
정상 메모리셀 비선택회로(11)는 모든 메모리 블록(BKa,BKb)안에 공통으로 설치된다.
정상 메모리셀 비선택회로(11)는 NAND 회로(7)와 인버터(8)를 구비한다.
본 반도체 기억장치는 프리디코더(12)를 더 포함한다.
프리디코더(12)는 복수개의 X 어드레스(XA)를 프리디코드하여 복수개의 프리디코드 신호(PXA)를 발생한다.
프리디코더(12)는 복수개의 Y 어드레스 신호(YA)에 대해 프리디코드 버젼이 되는 복수개의 프리디코드 신호(PYA)를 더 발생한다.
프리디코더(12)는 또한 복수개의 Z 어드레스 신호(ZA)를 프리디코드하여 복수개의 프리디코드 신호(PZA)를 발생한다.
복수개의 프리디코드 신호(PXA)는 각각의 치환 어드레스 프로그램 회로(4a,4b)뿐만 아니라 각각의 디코더(2a,2b)에도 인가된다.
프리디코드 신호(PYA)는 각 증폭기부(13a,13b)에 인가된다.
프리디코드 신호(PZA) 즉 블록 어드레스 신호(PZA)는 각각의 치환 어드레스 프로그램 회로(4a,4b)뿐만 아니라 블록 셀렉터(9)에도 인가된다.
제1도는 본 발명에 따른 반도체 기억장치에 있어서, 4개의 메모리 블록에 대응하는 4개의 치환 어드레스 프로그램 회로의 구성을 나타낸 배선도이다.
제1도를 참조로 하여, 치환 어드레스 프로그램 회로(4a)에서 트랜지스터(61,71)는 프리디코드 신호(X0.X1)가 공급되는 프리디코드선(PL1)에 접속된다.
치환 어드레스 프로그램 회로(4a)에서 트랜지스터(63,73)는 프리디코드 신호(X0./X1)가 공급되는 프리디코드선(PL2)에 접속된다.
치환 어드레스 프로그램 회로(4a)에서 트랜지스터(65,75)는 프리디코드 신호(/X0.X1)가 공급되는 프리디코드선(PL3)에 접속된다.
치환 어드레스 프로그램 회로(4a)에서 트랜지스터(67,77)는 프리디코드 신호(/X0./X1)가 공급되는 프리디코드선(PL4)에 접속된다.
치환 어드레스 프로그램 회로(4b)에서, 트랜지스터(61,71)는 프리디코드선(PL1)에 접속되고, 트랜지스터(63,73)는 프리디코드선(PL2)에 접속되고, 트랜지스터(65,75)는 프리디코드선(PL3)에 접속되고, 트랜지스터(67,77)는 프리디코드선(PL4)에 접속된다.
치환 어드레스 프로그램 회로(4c)에서, 트랜지스터(61,71)는 프리디코드선(PL3)에 접속되고, 트랜지스터(63,73)는 프리디코드선(PL4)에 접속되고, 트랜지스터(65,75)는 프리디코드선(PL1)에 접속되고, 트랜지스터(67,77)는 프리디코드선(PL2)에 접속된다.
치환 어드레스 프로그램회로(4d)에서, 트랜지스터(61,71)는 프리디코드선(PL2)에 접속되고, 트랜지스터(63,73)는 프리디코드선(PL3)에 접속되고, 트랜지스터(65,75)는 프리디코드선(PL4)에 접속되고, 트랜지스터(67,77)는 프리디코드선(PL1)에 접속된다.
상술한 상기의 접속은 제7도에 나타낸 종래의 접속과는 다르다.
이러한 접속은 본 발명의 실시예의 특징이다.
비록 4개의 프리디코드 신호(X0.X1, X0./X1, /X0.X1, /X0./X1)만이 제1도에 나타나 있지만, Z 어드레스 신호(ZA)에 대해 프리디코드된 버젼인 프리디코드 신호(PZA)에 대해서뿐만 아니라 다른 프리디코드 신호에 대해서도 같은 식으로 적용된다.
제2도에서 보면, 용장선 선택회로(3a)와 치환 어드레스 회로(4a)의 출력은 NAND 회로(5a)의 입력단자에 인가된다.
NAND 회로(5a)의 출력신호(/RAa)는 정상 메모리셀 비선택회로(11)에 있는 NAND 회로(7)의 제1입력단자와 인버터(6a)에 인가된다.
인버터(6a)의 출력은 워드선 활성화 신호(RAa)로서 용장 워드선(RWLa)와 감지증폭기 활성화 회로(8a)에 인가된다.
마찬가지로, 용장선 선택회로(3b)와 치환 어드레스 프로그램 회로(4b)의 출력은 NAND 회로(5b)의 입력단자에 인가된다.
NAND 회로(5b)의 출력신호(/RAb)는 정상 메모리셀 비선택회로(11)에 있는 NAND 회로(7)의 제2입력단자와 인버터(6b)에 인가된다.
인버터(6b)의 출력은 워드선 활성화 신호(RAb)로서 용장 워드선(RWLb)와 감지증폭기 활성화 회로(8b)에 인가된다.
치환 어드레스 프로그램 회로(4a,4b)의 출력이 한개 이상일 때는 NAND 회로(5a,5b)의 입력단자는 2개 이상인 것이 필요하다.
반대로, 정상 메모리셀 비선택회로(11)의 출력은 디코더 불활성화 신호(DA)로서, 디코더(2a,2b)회로 및 감지증폭기; 활성화 회로(8a,8b)에 인가된다.
감지증폭기 활성화 회로(8a)는 블록 선택 신호(BSa), 용장 워드선 활성화 신호(RAa) 및 디코더 불활성화 신호(DA)에 응답하여 감지증폭기 불활성화 신호(SAa)를 감지증폭기(13a)에 제공한다.
같은 방법으로, 감지증폭기 활성화 회로(8b)는 블록 선택 신호(BSb), 용장 워드선 활성화 신호(RAb) 및 디코더 불활성화 신호(DA)에 응답하여 감지증폭기 불활성화 신호(SAb)를 감지증폭기(13b)에 제공한다.
제3도는 감지증폭기 활성화 회로(8a)의 구성을 상세하게 나타낸 회로도이다.
제3도를 참조하면, 감지증폭기 활성화 회로(8a)는 CMOS 트랜스퍼 게이트(81,82)와 인버터(83)을 구비한다.
디코더 불활성화 신호(DA)가 L레벨에 도달할 때, CMOS 트랜스퍼 게이트(81)는 도통상태로 되고 CMOS 트랜스퍼 게이트(82)는 비도통 상태로 된다.
이때문에 용장 워드선 활성화 신호(RAa)는 감지증폭기 활성화 신호(SAa)로서 노드(N10)에서 출력된다.
디코더 불활성화 신호(DA)가 H 레벨에 이르게 되면, CMOS 트랜스퍼 게이트(81)는 비도통되고 CMOS 트랜스퍼 게이트(82)는 도통된다.
이때문에, 블록 선택 신호(BSa)는 감지증폭기 활성화 신호(SAa)로서 노드(N10)에서 출력된다.
감지증폭기 활성화 회로(8b)의 구성과 동작은 감지증폭기 활성화 회로(8a)의 구성 및 동작과 같다.
제2도에 나타낸 반도체 기억장치의 동작은 이하에서 설명된다.
모든 용장 워드선(RWLa,RWLb...)이 사용되지 않을 때(용장성 비선택시), 용장성 선택회로(3a,3b)의 출력은 L레벨에 이르고, NAND 회로(5a,5b)의 출력은 H 레벨에 이른다.
그결과, 디코더(2a,2b)는 활성화 상태에 이른다.
블록 선택신호(BSa,BSb)는 감지증폭기 활성화 회로(8a,8b)로 부터 출력된다.
예를 들어, 메모리 블록(BKa)가 Z 어드레스 신호(ZA)의 프리디코드될 버젼이 되는 프리디코드 신호(PZA)에 응답하여 지정될 때, 블록 선택신호(BSa)는 H 레벨에 이르고 블록 선택신호(BSb)는 L레벨에 이른다.
이 때문에, 감지증폭기부(13a)가 활성화 상태에 도달하고, 감지증폭기부(13b)는 불활성화 상태에 도달하게 된다.
디코더(2a)는 X 어드레스 신호(XA)의 프리디코드될 버젼이 있는 프리디코드 신호(PXA)에 응답하여 메모리셀 어레이 블록(1a)에 있는 복수개의 워드선(WL)중에서 한개를 선택하고, 그로 인하여 상기 선택된 워드선의 전위는 H 레벨로 입상한다.
그결과, 워드선(WL)에 접속된 메모리셀(MC)로 부터 대응하는 비트선 쌍(BL)으로 데이터가 출력된다.
상기 출력되는 동작에 있어서, 그들의 데이터는 감지증폭기부(13a)에 있는 감지증폭기에 의해서 증폭된다.
감지증폭기부(13a)에서, 디코더는 Y 어드레스 신호(YA)의 프리디코드될 버젼이 되는 프리디코드 신호(PYA)에 응답하여 상기 복수개의 트랜스퍼 게이트 중의 한개를 도통되게 한다.
그 결과, 한개의 데이터가 출력된다.
여기서, 용장 워드선 활성화 신호(RAa,RAb)가 L레벨에 이르므로, 용장 워드선(RWLa,RWLb)은 선택되지 않는다.
제1도와 제6도를 참조로 하여, 용장성 비선택시에는, 모든 치환 어드레스 프로그램 회로(4a,4b)에서 단지 트랜스퍼 게이트(61,71;62,72)들만 도통상태로 된다.
더 구체적으로는, 어드레스 설정회로(40,50)의 퓨즈(41,51)는 절단되어 있지 않으므로, 어드레스 설정회로(40)의 두 노드(N3,N4)는 각각 L레벨과 H 레벨에 이른다.
어드레스 설정회로(50)에서, 노드(N5)는 L레벨에 이르고, 노드(N6)는 H 레벨에 이른다.
그러므로, 모든 치환 어드레스 프로그램 회로(4a-4d)에서 트랜스퍼 게이트(61,71;62,72)는 도통상태에 이르고, 그외의 다른 모든 트랜지스터(63,73;64,74;65,75;66,76;67,77;68,78)는 비도통 상태에 이른다.
그 결과, 치환 어드레스 프로그램 회로(4a)에서 단지 프리디코드 신호(X0.X1)만이 트랜스퍼 게이트(61,71;62,72)에 의해 출력단자(01a)로 전송된다.
치환 어드레스 프로그램 회로(4b)에서, 단지 프리디코드 신호(/X0.X1)만이 트랜스퍼 게이트(61,71;62,72)에 의해 출력단자(01b)로 전송된다.
치환 어드레스 프로그램 회로(4c)에서, 단지 프리디코드 신호(X0.X1)만이 트랜스퍼 게이트(61,71;62,72)에 의해 출력단자(01c)로 전송된다.
치환 어드레스 프로그램 회로(4d)에서, 단지 프리디코드 신호(X0./X1)만이 트랜스퍼 게이트(61,71;62,72)에 의해 출력단자(01a)로 전송된다.
그리하여, 모든 용장 워드선(RWLa,RWLb...)이 사용되지 않을 때에는, 치환 어드레스 프로그램 회로(4a-4d)의 각각은 4개의 프리디코드 신호(X0.X1, X0./X1, /X0.X1, /X0./X1)중에서 한개를 선택하여 출력한다.
치환 어드레스 프로그램 회로(4a-4d)의 각각은, 다른 치환 어드레스 프로그램 회로에 의해서 선택되지 않은 프리디코드 신호를 선택한다.
더 구체적으로는, 프리디코드 신호(X0.X1, X0./X1, /X0.X1, /X0./X1)의 각각은 치환 어드레스 프로그램 회로(4a-4d)중의 어느 한개에 의해서 선택된다.
이것은 4개의 프리디코드 신호(X0.X1, X0./X1, /X0.X1, /X0./X1)의 부하가 상호 균등함을 의미한다.
용장성 비선택시에 있어서조차도, 각 치환 어드레스 프로그램 회로(4a-4d)로 부터 4개의 프리디코드 신호(X0.X1, X0./X1, /X0.X1, /X0./X1)중의 한개가 제공된다 할지라도, 용장성 선택회로(3a,3b,3c...)로 부터 L레벨의 신호가 출력되므로 NAND 회로(5a,5b,5c...)의 출력은 항상 H 레벨에 이른다.
그러므로, 용장 워드선(RWLa,RWLb...)은 선택되지 않을 것이다.
어떤 용장 워드선(RWLa,RWLb...)이 사용될 때(용장 선택시)에는, 어떤 용장성 선택회로(3a,3b)는 H 레벨에 이른다.
예를들어, 용장 워드선(RWLa)가 사용될 때, 용장성 선택회로(3a)의 출력은 H 레벨에 이른다.
치환 어드레스 프로그램 회로(4a)에서 치환되어야 할 워드선(WL)의 어드레스(치환 어드레스)가 프로그램된다.
더 구체적으로는, 어드레스 설정회로(40,50)의 퓨즈(41,51)중의 몇개는 적절하게 절단된다.
프리디코드 신호(X0.X1)가 치환 어드레스를 지정할 때, 퓨즈(41,51)는 둘다 절단되지 않음에 주목해야 한다.
치환 어드레스 프로그램 회로(4a)에서 워드선(WL)의 어드레스를 프로그래밍하는 것은, 메모리 블록(BKa)안에만 국한되지 않고, 다른 메모리 블록(BKb)에 있는 워드선(WL)의 어드레스도 프로그래밍될 수 있다.
프리디코드 신호(PXA,PZA)에 의해 지정된 어드레스가 치환 어드레스 프로그램 회로(4a)에서 프로그램된 상기 치환 어드레스와 일치하지 않을때, 치환 어드레스 프로그램 회로(4a)의 출력은 L레벨에 이르고, NAND회로(5a)의 출력신호(/RAa)는 H 레벨에 이른다.
이 경우에는, 용장성 비선택시와 같이 동작됨으로써, 메모리셀 어레이 블록(1a,1b)에 있는 워드선이 선택되어 데이터가 출력된다.
프리디코드 신호(PXA,PZA)에 의해 지정된 어드레스가 치환 어드레스 프로그램 회로(4a)에서 프로그램된 상기 치환 어드레스와 일치할 때에는, 치환 어드레스 프로그램 회로(4a)의 출력은 H 레벨에 이르고, NAND회로(5a)의 출력신호(/RAa)는 L레벨에 이른다.
그결과, 디코드 불활성화 신호(PA)는 L레벨로 내려오고 그로 인해 디코더(2a,2b)는 불활성화 된다.
그러므로, 메모리셀 어레이 블록(1a,1b)내의 워드선(WL)은 선택되지 않는다.
NAND 회로(5a)의 출력신호(/RAa)가 L레벨에 이를 때 용장 워드선 활성화 신호(RAa)는 H 레벨에 이르고, 그로 인해 용장 워드선(RWLa)의 전위는 H 레벨로 올라간다.
이 때문에, 용장 워드선(RWL)에 접속된 메모리셀(MC)로 부터 대응하는 비트선쌍(BL)으로 데이터가 출력된다.
용장워드선 활성화 신호(RAa)가 감지증폭기 활성화 신호(SAa)로서 감지증폭기 활성화 회로(8a)에서 감지증폭기부(13a) 까지에 인가되고, 그로 인해 감지증폭기부(13a)가 활성화 상태로 된다.
그결과, 비트선쌍(BL)에 독출된 데이터는 감지증폭기부(13a)내의 감지증폭기에 의해 증폭된다.
감지증폭기부(13a)내의 상기 디코더는 프리디코드 신호(PYA)에 응답하여 상기 복수개의 트랜스퍼 게이트의 하나를 도통하게 한다.
그결과, 한개의 데이터가 출력된다.
상기 실시예에서 설명한 바와 같이, 용장 워드선(RWLa,RWLb,...)중의 어떤 것도 사용되지 않을때, 각 치환 어드레스 프로그램 회로(4a-4d)는, 다른 치환 어드레스 프로그램 회로에 의해서 선택되지 않은 프리디코드 신호를 선택한다.
그러므로, 모든 상기 프리디코드 신호의 부하는 균등하게 된다.
그결과, 모든 상기 프리디코드 신호의 상승시간 이나 하강시간은 상호 같아진다.
결함이 있는 비트가 용장 워드선의 수단으로써 치환될때, 즉 프리디코드 신호(PXA,PZA)에 의해 지정된 어드레스가 프로그램된 치환 어드레스와 일치될 때에는, 블록 선택신호에 무관하게 용장 워드선의 선택이 수행된다.
여기서, 모든 메모리셀 어레이 블록은 용장 워드선의 선택에 관계없이 불활성화 상태에 이른다.
그러므로, 결함이 있는 비트는 상이한 메모리 블록의 용장 워드선으로 치환될 수 있다.
본 발명은 반도체 기억장치가 설명된 상기 실시예에 한정되지 않는다.
예를 들어, 상기 실시예에서, 디코드(2a,2b)를 형성하는 트랜지스터의 수효를 줄이기 위해, 어드레스 신호(XA,YA,ZA)가 프리디코드 된다.
그러나, 상기 어드레스 신호(XA,YA,ZA)는 대응하는 회로부에 직접 공급될 수도 있다.
이런 경우에 치환 어드레스 프로그램 회로(4a)는 복수개의 어드레스신호 중에서 하나를 선택하여 출력할 것이다.
더우기, 상기 실시예에서, 4개의 치환 어드레스 프로그램 회로(4a-4d)가, 제1도에 나타난 4개의 프리디코드 신호(X0ㆍX1, X0ㆍ/X1, /X0ㆍX1, /X0ㆍ/X1)에 대하여 설치되므로, 각각의 치환 어드레스 프로그램 회로(4a-4d)는, 용장 워드선이 사용되지 않을 때 대응하는 하나의 프리디코드 신호를 선택한다.
그러나, 8개의 치환 어드레스 프로그램 회로(표시되지 않음)가 4개의 프리디코드 신호에 대해 설치될 때, 2개의 치환 어드레스 프로그램 회로가 한개의 프리디코드 신호를 선택하도록 되어 있다.
그리하여, 한개의 프리디코드 신호를 선택하는 치환 어드레스 프로그램 회로의 수효는 또 다른 한개의 프리디코드 신호를 선택하는 다른 치환 어드레스 프로그램 회로의 수효와 같게 될 것이다.
6개의 치환 어드레스 프로그램 회로가 4개의 프리디코드 신호에 대해 설치될 때, 각 프리디코드 신호를 선택하는 치환 어드레스 프로그램 회로의 수효는 서로 같게 될 수 없으므로, 모든 상기 프리디코드 신호의 부하는 균등하게 될 수 없다.
그러나, 적어도 한개의 치환 어드레스 프로그램 회로가 또 다른 한개의 치환 어드레스에 의해 선택된 프리디코드 신호이외의 프리디코드 신호를 선택하도록 설정되는 한, 한개의 프리디코드 신호의 상승시간이나 하강시간이 극단적으로 증가될 가능성은 전혀 없다.
본 발명은, 용장 워드선(RWLa,RWLb)의 하나가 각 메모리셀 어레이 블록(1a,1b)에 대응하여 설치되는 상기 실시예에 한정되는 것이 아니고, 복수개의 용장 워드선이 각각의 메모리셀 어레이에 대응하여 설치될 수도 있다.
본 발명이 상세히 예시 되고 설명 되었을지라도, 본 발명은 설명과 실시예만으로 명백히 이해되고, 첨부된 청구항에 의해서만 한정되는 본 발명의 한정,정신 및 범위에 의하여 취해지지 않는다는 것이 명백하다.

Claims (9)

  1. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열의 매트릭스 형태로 배열된 복수의 메모리셀(MC)을 포함하는 복수개의 메모리 어레이 블록(1a,1b)과, (b) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 외부로부터 인가된 복수개의 어드레스 신호에 응답하여 대응하는 메모리셀 어레이ㅊ 블록에 있는 복수개의 선택선 중에서 어느 하나를 선택하는 복수개의 제1의 선택수단(2a,2b)과, (c) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (d) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리 셀(MC)과, (e) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용되는지 또는 사용되지 않는 지의 여부를 앞서서 설정하는 설정수단(3a,3b)과, 대응하는 용장 선택선의 어느 하나가 사용되지 않는 제1의 경우에 있어서는 상기 복수개의 어드레스 신호를 선택하여 출력하고 대응하는 용장 선택선의 어느 하나가 사용되는 제2의 경우에 있어서는 사용되어야 할 그 용장 선택선으로 치환될 선택선의 어드레스를 지정하는 어드레스 신호를 선택하여 출력하기 위한 프로그램 수단(4a,4b)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선을 선택하는 제2의 선택수단(5a,6a,5b,6b)을 포함하는 복수개의 용장성 회로 수단(10a,10b)과, (f) 대응하는 용장 선택선의 어느 하나가 상기 복수개의 용장성 회로 수단의 어느 하나에 의해 선택될 때, 상기 복수개의 용장회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화 시키는 불활성화 수단(11)을 구비하고, 상기 복수개의 용장 회로수단의 제1의 프로그램 수단은 상기 제1의 경우에서 제2의 프로그램수단에 의해 선택된 어드레스 신호이외의 어드레스 신호를 선택함을 특징으로 하는 반도체 기억장치.
  2. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 행과 열로 이루어진 매트릭스에 배열되고 상기 복수개의 선택선에 접속된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(1a,1b)과, (b) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 외부로 부터 인가된 복수개의 어드레스 신호에 응답하여 대응하는 메모리셀 어레이 블록에서 그 복수개의 선택선 중의 어느 하나를 선택하기 위한 복수개의 제1의 선택수단(2a,2b)과, (c) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (d) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (e) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용되는지 또는 사용되지 않는 지의 여부를 앞서서 설정하는 설정수단(3a,3b)과, 대응하는 용장 선택선의 어느 하나로 치환 되어야 할 선택선에 대한 프로그램된 어드레스를 가지는 프로그램 수단(4a,4b,4c,4d)과, 상기 설정수단과 상기 프로그램의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하기 위한 제2의 선택수단(5a,6a,5b,6b)을 포함하는 복수개의 용장성 회로수단(10a,10b)과, (f) 대응하는 용장 선택선의 어느 하나가 상기 복수개의 용장성 회로 수단의 어느 하나에 의해 선택될 때, 상기 복수개의 용장 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화 시키기 위한 불활성화 수단(11)을 구비하고, 상기 대응하는 용장선택선이 사용되지 않을 때 상기 복수개의 어드레스 신호의 그 부하가 실질적으로 상호 균등하게 되도록 상기 복수개의 어드레스 신호가 각각의 상기 프로그램 수단에 인가됨을 특징으로 하는 반도체 기억장치.
  3. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 이루어진 매트릭스에 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(1a,1b)과, (b) 외부로 부터 인가된 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0ㆍX1, X0ㆍ/X1, /X0ㆍX1, /X0ㆍ/X1)를 생성하기 위한 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선중의 어느하나를 선택하기 위한 복수개의 제1의 선택수단(2a,2b)과, (d) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용될 것인지 또는 사용되지 않을 것인지를 미리 설정하는 설정수단(3a,3b)과, 대응하는 용장 선택선의 어느 하나가 사용되지 않는 제1의 경우일 때에는, 상기 복수개의 프리디코드 신호의 어느 하나를 선택하여 출력하고, 대응하는 용장 선택선의 어느 하나가 사용되지 않는 제2의 경우일 때는, 사용되어야 할 그 용장 선택선으로 치환되도록 선택된 어드레스를 지정하는 프리디코드 신호를 선택하여 출력하기 위한 프로그램 수단(4a,4b,4c,4d)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하기 위한 제2의 선택수단(5a,6a,5b,6b)를 포함하는 복수개의 용장성 회로 수단(10a,10b)과, (g) 대응하는 용장 선택선의 어느 하나가 상기 복수개의 용장성 회로 수단의 어느 하나에 의해 선택될 때, 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화 시키기 위한 불활성화 수단(11)을 구비하고, 상기 복수개의 용장성 회로수단에 있는 제1의 프로그램 수단은 상기 제1의 경우에 있는 제2의 프로그램 수단에 의해 선택된 프리디코드 신호이외의 프리디코드 수단을 선택함을 특징으로 하는 반도체 기억장치.
  4. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 이루어진 메트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이블록(1a,1b)과, (b) 외부로 부터 인가된 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0ㆍX1, X0ㆍ/X1, /X0ㆍX1, /X0ㆍ/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선 중의 어느 하나를 선택하는 복수개의 제1의 선택수단(2a,2b)과, (d) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용될 것인지 또는 사용되지 않을 것인지를 미리 설정시키는 설정수단(3a,3b)과, 대응하는 용장 선택선의 어느 하나도 사용되지 않는 제1의 경우에 있을 때는 상기 복수개의 프리디코드 신호의 어느 하나를 선택하여 출력하고 대응하는 용장 선택선의 어느 하나가 사용되는 제2의 경우에 있을 때는 사용되어야 할 용장 선택선으로 치환되는 선택선의 어드레스를 지정하는 프리디코드 신호를 선택하여 출력하는 프로그램 수단(4a,4b,4c,4d)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선중의 어느 하나를 선택하는 제2의 선택수단(5a,5a,6a,6b)을 포함하는 복수개의 용장성 회로수단(10a,10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 용장성 회로 수단의 어느 하나에 의해 선택될 때는 상기 복수개의 용장성 회로 수단의 출력에 응답하여, 상기 복수개의 제1의 선택수단을 불활성화 시키기 위한 불활성화 수단(11)을 구비하고, 상기 복수개의 용장성 회로 수단에 있는 각 프로그램 수단은, 상기 제1의 경우에서 다른 프로그램 수단에 의해 선택된 프리디코드 신호 이외의 프리디코드 신호를 선택함을 특징으로 하는 반도체 기억장치.
  5. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 된 메트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(1a,1b)과, (b) 외부로 부터 인가되는 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0ㆍX1, X0ㆍ/X1, /X0ㆍX1, /X0ㆍ/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선의 어느하나를 선택하는 복수개의 제1의 선택수단(2a,2b)과, (d) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용될 것인지의 여부를 미리 설정시키는 설정수단(3a,3b)과, 대응하는 용장 선택선의 어느 하나로 치환될 선택선의 프로그램된 어드레스를 가지는 프로그램 수단(4a,4b,4c,4d)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하는 복수개의 용장성 회로수단(10a,10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 어느 하나의 용장성 회로수단에 의해 선택될 때는 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화시키는 불활성화 수단(11)을 구비하고, 상기 대응하는 어느 하나의 용장 선택선이 사용되지 않을때는 상기 복수개의 프리디코드 신호의 부하가 실질적으로 서로 균등하게 되도록 상기 복수개의 프리디코드 신호가 각 상기 프로그램 수단에 인가됨을 특징으로하는 반도체 기억장치.
  6. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 된 메트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(1a,1b)과, (b) 외부로 부터 인가되는 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0ㆍX1, X0ㆍ/X1, /X0ㆍX1, /X0ㆍ/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선의 어느 하나를 선택하는 복수개의 제1의 선택수단(2a,2b)과, (d) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용될 것인지의 여부를 미리 설정시키는 설정수단(3a,3b)과, 대응하는 용장 선택선의 어느 하나로 치환될 선택선의 프로그램된 어드레스를 가지는 프로그램 수단(4a,4b,4c,4d)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하는 복수개의 용장성 회로수단(10a,10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 어느 하나의 용장성 회로수단에 의해 선택될 때 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화시키는 불활성화 수단(11)을 구비하고, 상기 제1의 경우에 있을 때, 한개의 프리디코드 신호를 선택하는 프로그램 수단의 그 수효가, 다른 한개의 프리디코드 신호를 선택하는 제2의 프로그램 수단에 대해서와 상호 같게 되도록 설정됨을 특징으로 하는 반도체 기억장치.
  7. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 된 메트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(1a,1b)과, (b) 외부로 부터 인가되는 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0ㆍX1, X0ㆍ/X1, /X0ㆍX1, /X0ㆍ/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선의 어느하나를 선택하는 복수개의 제1의 선택수단(2a,2b)과, (d) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, (f1) 대응하는 어느 하나의 용장 선택선이 사용되는 지의 여부를 미리 설정시키는 제1의 설정수단(3a,3b)과, (f2) 대응하는 어느 하나의 용장 선택선으로 치환될 선택선의 어드레스 집합을 갖는 제2의 설정수단(40,50)과, 상기 제2설정수단의 출력에 응답하여 상기 복수개의 프리디코드 신호의 어느 하나를 선택하여 출력하는 신호 선택수단(61-68, 71-78)과, (f3) 상기 제1의 설정수단과 상기 신호 선택수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하는 제2의 선택수단(5a,6a,5b,6b)을 포함하는 복수개의 용장성 회로 수단(10a,10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 어느 하나의 용장성 회로수단에 의해 선택될 때, 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화시키는 불활성화 수단(11)을 구비하고, 상기 복수개의 용장 선택선이 사용되지 않을 때는 상기 복수개의 용장성 회로 수단에 있는 제1의 프로그램 수단은 제2의 프로그램 수단에 의해 선택된 프리디코드 신호 이외의 프리디코드 신호를 선택함을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 제2의 설정수단은 제1의 논리제어신호를 발생하는 상위 설정수단(40)과, 제2의 논리제어 수단을 발생하는 하위 설정수단(50)을 구비하고, 상기 신호 선택수단은, 상기 제1의 논리제어신호가 제1의 논리레벨에 이를 때 상기 복수개의 프리디코드 신호중에서 한개(X0ㆍX1)를 전송하기 위한 제1의 상위 트랜스퍼 게이트 수단(61,71)과, 상기 제1의 논리제어신호가 제2의 논리레벨에 이를 때 상기 복수개의 프리디코드 신호 중의 다른 한개(X0ㆍ/X1)를 전송하기 위한 제2의 상위 트랜스퍼 게이트 수단(63,73)과, 상기 제1의 논리제어신호가 상기 제1의 논리레벨에 이를 때 상기 복수개의 프리디코드 신호중의 또 다른 한개(/X0ㆍX1)를 전송하기 위한 제3의 상위 트랜스퍼 게이트 수단(65,75)과, 상기 제1의 논리제어신호가 상기 제2의 논리레벨에 이를 때 상기 복수개의 프리디코드 신호의 나머지 다른 한개(/X0ㆍ/X1)를 전송하기 위한 제4의 상위 트랜스퍼 게이트 수단(67,77)과, 상기 제2의 논리제어신호가 상기 제1의 논리레벨에 이를 때 상기 제1의 상위 트랜스퍼 게이트 수단의 출력신호를 전송하기 위한 제1의 하위 트랜스퍼 게이트 수단(62,72)과, 상기 제2의 논리제어신호가 상기 제1의 논리레벨에 이를 때, 상기 제2의 상위 트랜스퍼 게이트 수단의 출력신호를 전송하기 위한 제2의 하위 트랜스퍼 게이트 수단(64,74)과, 상기 제2의 논리제어신호가 상기 제2의 논리레벨에 이를 때, 상기 제3의 상위 트랜스퍼 게이트의 출력신호를 전송하기 위한 제3의 하위 트랜스퍼 게이트 수단(66,76)과, 상기 제2의 논리제어신호가 상기 제2의 논리레벨에 이를 때 상기 제4의 상위 트랜스퍼 게이트 수단의 출력신호를 전송하기 위한 제4의 하위 트랜스퍼 게이트 수단(68,78)을 구비함을 특징으로 하는 반도체 기억장치.
  9. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 된 메트릭스 형태로 배열된 복수개의 메모리셀(MC)를 포함하는 복수개의 메모리셀 어레이 블록(1a,1b)과, (b) 외부로 부터 인가되는 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0ㆍX1, X0ㆍ/X1, /X0ㆍX1, /X0ㆍ/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록 내의 복수개의 선택선의 어느 하나를 선택하는 복수개의 제1의 선택수단(2a,2b)과, (d) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, (f1) 대응하는 어느 하나의 용장 선택선이 사용되는 지의 여부를 미리 설정시키는 제1의 설정수단(3a,3b)과, (f2) 대응하는 어느 하나의 용장 선택선으로 치환될 선택선의 어드레스 집합을 갖는 제2의 설정수단(40,50)과, 각각은 상기 제2의 설정수단의 출력에 응답하여 대응하는 상기 복수의 프리디코드 신호의 한개를 전송하기 위한 복수개의 전송수단(61-68,71-78)과, (f3) 상기 제1의 설정수단과 상기 전송수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하는 제2의 선택수단(5a,6a,5b,6b)을 포함하는 복수개의 용장성 회로 수단(10a,10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 어느 하나의 용장성 회로수단에 의해 선택될 때, 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화시키는 불활성화 수단(11)을 구비하고, 상기 복수개의 용장 선택선이 사용되지 않을 때는 상기 복수개의 제1의 용장성 회로수단에 있는 상기 복수개의 제1의 전송 수단은 제2의 용장성 회로수단에 있는 상기 복수개의 제1의 전송수단에 의해 전송된 프리디코드 신호 이외의 프리디코드 신호를 전송함을 특징으로 하는 반도체 기억장치.
KR1019950008104A 1994-04-12 1995-04-07 개량된 용장성 회로를 구비한 반도체 기억장치 KR0160591B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6073410A JPH07282597A (ja) 1994-04-12 1994-04-12 半導体記憶装置
JP94-073410 1994-04-12

Publications (2)

Publication Number Publication Date
KR950030165A KR950030165A (ko) 1995-11-24
KR0160591B1 true KR0160591B1 (ko) 1999-02-01

Family

ID=13517406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950008104A KR0160591B1 (ko) 1994-04-12 1995-04-07 개량된 용장성 회로를 구비한 반도체 기억장치

Country Status (4)

Country Link
US (1) US5612917A (ko)
JP (1) JPH07282597A (ko)
KR (1) KR0160591B1 (ko)
DE (1) DE19513287A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192574B1 (ko) * 1995-10-04 1999-06-15 윤종용 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
JPH09190692A (ja) * 1996-01-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置
JP2848314B2 (ja) * 1996-02-28 1999-01-20 日本電気株式会社 半導体記憶装置
JP3189886B2 (ja) * 1997-10-30 2001-07-16 日本電気株式会社 半導体記憶装置
KR100282432B1 (ko) * 1998-08-31 2001-02-15 김영환 티디디비(ｔｄｄｂ) 테스트 패턴 및 그를 이용한 모스캐패시터유전체막의 ｔｄｄｂ테스트방법
DE19917589C1 (de) * 1999-04-19 2000-11-02 Siemens Ag Halbleiterspeicher vom wahlfreien Zugriffstyp
JP2002074979A (ja) 2000-08-31 2002-03-15 Mitsubishi Electric Corp プログラム回路およびそれを用いた半導体記憶装置
JP2012252757A (ja) * 2011-06-06 2012-12-20 Elpida Memory Inc 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392247A (en) * 1991-09-19 1995-02-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device including redundancy circuit
JP2769659B2 (ja) * 1991-09-19 1998-06-25 三菱電機株式会社 半導体記憶装置
JP3040625B2 (ja) * 1992-02-07 2000-05-15 松下電器産業株式会社 半導体記憶装置
JP2567180B2 (ja) * 1992-03-23 1996-12-25 株式会社東芝 半導体メモリ
JP3268823B2 (ja) * 1992-05-28 2002-03-25 日本テキサス・インスツルメンツ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
JPH07282597A (ja) 1995-10-27
US5612917A (en) 1997-03-18
DE19513287A1 (de) 1995-10-26
KR950030165A (ko) 1995-11-24

Similar Documents

Publication Publication Date Title
US6262935B1 (en) Shift redundancy scheme for wordlines in memory circuits
US4837747A (en) Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
JP3253446B2 (ja) 冗長による記憶装置の修復のための改良された方法及び装置
KR20030072433A (ko) 플렉서블 리던던시 스킴을 갖는 반도체 메모리 장치
JPS6329360B2 (ko)
US5703816A (en) Failed memory cell repair circuit of semiconductor memory
US6144591A (en) Redundancy selection circuit for semiconductor memories
US5392247A (en) Semiconductor memory device including redundancy circuit
US6285603B1 (en) Repair circuit of semiconductor memory device
KR100342642B1 (ko) 용장 회로를 구비한 반도체 기억 장치
KR0160591B1 (ko) 개량된 용장성 회로를 구비한 반도체 기억장치
KR20000067346A (ko) 리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법
KR20100078990A (ko) 반도체 메모리 장치
US5995431A (en) Bit line precharge circuit with reduced standby current
JP2769659B2 (ja) 半導体記憶装置
US6307772B1 (en) Static type semiconductor memory device for lower current consumption
US5359563A (en) Memory system with adaptable redundancy
US7095642B1 (en) Method and circuit for reducing defect current from array element failures in random access memories
EP0329182A2 (en) Decoder buffer circuit incorporated in semiconductor memory device
US6809972B2 (en) Circuit technique for column redundancy fuse latches
US6545920B2 (en) Defective address storage scheme for memory device
US6262923B1 (en) Semiconductor memory device with redundancy function
US4724422A (en) Redundant decoder
JPS6292200A (ja) 半導体メモリで使用する行デコーダ回路
EP0513665A1 (en) Semiconductor memory device having precharge control circuit for prohibiting digit line pair from precharging after replacement with redundant digit line pair

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee