JP3268823B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3268823B2 JP3268823B2 JP16224492A JP16224492A JP3268823B2 JP 3268823 B2 JP3268823 B2 JP 3268823B2 JP 16224492 A JP16224492 A JP 16224492A JP 16224492 A JP16224492 A JP 16224492A JP 3268823 B2 JP3268823 B2 JP 3268823B2
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- redundant
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、メモリ素子の欠陥を救済するための冗長回路
を有する半導体記憶装置に関するものである。
り、特に、メモリ素子の欠陥を救済するための冗長回路
を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】ディジタル情報を記憶し、必要時に情報
を読み出して外部機器に出力するメモリ、特に半導体記
憶装置は、近年の各種機器のディジタル化に伴い不可欠
な部品として様々な分野で用いられるに至っている。
を読み出して外部機器に出力するメモリ、特に半導体記
憶装置は、近年の各種機器のディジタル化に伴い不可欠
な部品として様々な分野で用いられるに至っている。
【０００３】半導体記憶装置は、近年の微細加工技術の
進歩に伴い大容量化が進み、メモリチップの高集積化が
実現されている。この高集積化半導体記憶装置は、記憶
の最小単位であるメモリセルを中心に構成さており、ハ
イレベルもしくはローレベルの２値のうちのいずれかの
値を記憶する素子である単位セルが、平面的に行（ロ
ー）方向および列（カラム）方向に規則正しく整列され
て、いわゆるマトリクスアレイ状に構成されている。こ
のようなメモリアレイにおいては、ワード線により行方
向のメモリセルの選択が行われ、ワード線の選択は外部
からの行アドレス入力信号を受けて行デコーダ（ローデ
コーダ）により行われる。ワード線によって、列方向に
並んだ一組のメモリセルが選択されると、これらのメモ
リセルのデータは、ビット線に転送される。また、各ビ
ット線は、たとえば信号増幅用のセンスアンプに接続さ
れている。
進歩に伴い大容量化が進み、メモリチップの高集積化が
実現されている。この高集積化半導体記憶装置は、記憶
の最小単位であるメモリセルを中心に構成さており、ハ
イレベルもしくはローレベルの２値のうちのいずれかの
値を記憶する素子である単位セルが、平面的に行（ロ
ー）方向および列（カラム）方向に規則正しく整列され
て、いわゆるマトリクスアレイ状に構成されている。こ
のようなメモリアレイにおいては、ワード線により行方
向のメモリセルの選択が行われ、ワード線の選択は外部
からの行アドレス入力信号を受けて行デコーダ（ローデ
コーダ）により行われる。ワード線によって、列方向に
並んだ一組のメモリセルが選択されると、これらのメモ
リセルのデータは、ビット線に転送される。また、各ビ
ット線は、たとえば信号増幅用のセンスアンプに接続さ
れている。
【０００４】上述したように、微細化技術の発展により
メモリの大容量化が進むと、一つのビット線に接続され
るメモリセルの数が非常に多くなり、センスアンプの感
度が劣化してしまう。そこで、最近の高集積化半導体記
憶装置は、メモリアレイを分割して複数のサブアレイを
構成し、各サブアレイ単位で行デコーダおよびセンスア
ンプを設けて情報の記憶および読み出しを行っている。
メモリの大容量化が進むと、一つのビット線に接続され
るメモリセルの数が非常に多くなり、センスアンプの感
度が劣化してしまう。そこで、最近の高集積化半導体記
憶装置は、メモリアレイを分割して複数のサブアレイを
構成し、各サブアレイ単位で行デコーダおよびセンスア
ンプを設けて情報の記憶および読み出しを行っている。
【０００５】また、記憶容量の増大に伴って、メモリチ
ップの製造歩留りを実用的水準に保つことは難しくなっ
てきている。このため、この歩留り低下の主要因である
欠陥メモリセルを救済するために、欠陥メモリセルを回
路的に置換できる予備メモリセルをあらかじめ各サブア
レイ内に配置する、いわゆる冗長回路構成がとられてい
る。救済する単位としては、ワード線あるいはビット線
に沿った１行また１列のメモリセル配列（ライン）であ
る。
ップの製造歩留りを実用的水準に保つことは難しくなっ
てきている。このため、この歩留り低下の主要因である
欠陥メモリセルを救済するために、欠陥メモリセルを回
路的に置換できる予備メモリセルをあらかじめ各サブア
レイ内に配置する、いわゆる冗長回路構成がとられてい
る。救済する単位としては、ワード線あるいはビット線
に沿った１行また１列のメモリセル配列（ライン）であ
る。
【０００６】図９は、従来の高集積化半導体記憶装置に
おける基本的な冗長回路構成を概念的に示す図で、メモ
リアレイが８個のサブアレイに区分けされている例を示
している。図中、SUB0,SUB1,SUB2,SUB3,SUB4,SUB5,SUB
6,SUB7 はサブアレイ、Ｆ0 ，Ｆ1，Ｆ2 ，Ｆ3 ，Ｆ4 ，
Ｆ5 ，Ｆ6 ，Ｆ7 は各サブアレイSUB0,SUB1,SUB2,SUB3,
SUB4,SUB5,SUB6,SUB7 に対応して設けられた救済回路、
WL0,WL1,WL2,WL3,WL4,WL5,WL6,WL7 はワード線、SWL0,S
WL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7 は予備ワード線を
それぞれ示している。また、各サブアレイSUB0,SUB1,SU
B2,SUB3,SUB4,SUB5,SUB6,SUB7 の各々には、行デコーダ
RWD0,RWD1,RWD2,RWD3,RWD4,RWD5,RWD6,RWD7およびセン
スアンプSNS0,SNS1,SNS2,SNS3,SNS4,SNS5,SNS6,SNS7 が
それぞれ設けられている。
おける基本的な冗長回路構成を概念的に示す図で、メモ
リアレイが８個のサブアレイに区分けされている例を示
している。図中、SUB0,SUB1,SUB2,SUB3,SUB4,SUB5,SUB
6,SUB7 はサブアレイ、Ｆ0 ，Ｆ1，Ｆ2 ，Ｆ3 ，Ｆ4 ，
Ｆ5 ，Ｆ6 ，Ｆ7 は各サブアレイSUB0,SUB1,SUB2,SUB3,
SUB4,SUB5,SUB6,SUB7 に対応して設けられた救済回路、
WL0,WL1,WL2,WL3,WL4,WL5,WL6,WL7 はワード線、SWL0,S
WL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7 は予備ワード線を
それぞれ示している。また、各サブアレイSUB0,SUB1,SU
B2,SUB3,SUB4,SUB5,SUB6,SUB7 の各々には、行デコーダ
RWD0,RWD1,RWD2,RWD3,RWD4,RWD5,RWD6,RWD7およびセン
スアンプSNS0,SNS1,SNS2,SNS3,SNS4,SNS5,SNS6,SNS7 が
それぞれ設けられている。
【０００７】各救済回路Ｆ0 ，Ｆ1 ，Ｆ2 ，Ｆ3 ，
Ｆ4 ，Ｆ5 ，Ｆ6 ，Ｆ7 における欠陥メモリセルを含む
ワード線と予備ワード線との置換は、予備ワード線を選
択する予備デコーダに欠陥アドレスを登録することによ
り行われ、具体的な登録手段としては、レーザによりフ
ューズを溶断する方法あるいは電気的にフューズを溶断
する方法がとられる。このような冗長回路において、た
とえばサブアレイSUB0内のメモリ配列中に、欠陥の行あ
るいはメモリセルが存在した場合、その欠陥は救済回路
Ｆ0 を用いて予備ワード線SWL0に置換され救済される。
Ｆ4 ，Ｆ5 ，Ｆ6 ，Ｆ7 における欠陥メモリセルを含む
ワード線と予備ワード線との置換は、予備ワード線を選
択する予備デコーダに欠陥アドレスを登録することによ
り行われ、具体的な登録手段としては、レーザによりフ
ューズを溶断する方法あるいは電気的にフューズを溶断
する方法がとられる。このような冗長回路において、た
とえばサブアレイSUB0内のメモリ配列中に、欠陥の行あ
るいはメモリセルが存在した場合、その欠陥は救済回路
Ｆ0 を用いて予備ワード線SWL0に置換され救済される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た冗長回路では、サブアレイ毎に救済回路と予備ワード
線を設け、救済回路とサブアレイを一対一に対応させて
いるため、一の救済回路で他のサブアレイの欠陥を救済
することができず、救済効率が低いという問題点があ
る。
た冗長回路では、サブアレイ毎に救済回路と予備ワード
線を設け、救済回路とサブアレイを一対一に対応させて
いるため、一の救済回路で他のサブアレイの欠陥を救済
することができず、救済効率が低いという問題点があ
る。
【０００９】また、上述したような、メモリアレイが複
数のサブアレイに分割されているメモリチップの場合、
その歩留りはサブアレイ中の予備ワード線の数によって
決まる。したがって、サブアレイ毎に救済回路を設けて
ワード線を配設する従来の冗長回路構成では、サブアレ
イ数が増加するに従い予備ワード線の数も増加し、これ
に伴い歩留りが低下するという欠点がある。
数のサブアレイに分割されているメモリチップの場合、
その歩留りはサブアレイ中の予備ワード線の数によって
決まる。したがって、サブアレイ毎に救済回路を設けて
ワード線を配設する従来の冗長回路構成では、サブアレ
イ数が増加するに従い予備ワード線の数も増加し、これ
に伴い歩留りが低下するという欠点がある。
【００１０】このことについてさらに詳細に検討する。
ここでは、ワード線の欠陥密度Ｄを２０／cm2 としたと
きの歩留りの面積依存性について検討する。今、下記式
に示すポアソン分布関数から各面積における歩留りを計
算する。面積Ａの領域に欠陥がｎ個発生する確率Ｐ(n)
は、次式のように表される。
ここでは、ワード線の欠陥密度Ｄを２０／cm2 としたと
きの歩留りの面積依存性について検討する。今、下記式
に示すポアソン分布関数から各面積における歩留りを計
算する。面積Ａの領域に欠陥がｎ個発生する確率Ｐ(n)
は、次式のように表される。
【数１】 したがって、ｎ個以下の欠陥が発生しうる確率Ｑ(n)
は、次式により求まる。
は、次式により求まる。
【数２】
【００１１】ここで、図１０に示すように、メモリセル
領域Ａに対して１６個の救済回路が存在するとして、救
済回路のメモリセル領域Ａとの対応例を以下に示すよう
に仮定する。 ａ；Ａ全体に１６個の救済回路 ｂ；(1/2) Ａに対して８個の救済回路×２ ｃ；(1/4) Ａに対して４個の救済回路×４ ｄ；(1/8) Ａに対して２個の救済回路×８ ｅ；(1/16)Ａに対して１個の救済回路×１６
領域Ａに対して１６個の救済回路が存在するとして、救
済回路のメモリセル領域Ａとの対応例を以下に示すよう
に仮定する。 ａ；Ａ全体に１６個の救済回路 ｂ；(1/2) Ａに対して８個の救済回路×２ ｃ；(1/4) Ａに対して４個の救済回路×４ ｄ；(1/8) Ａに対して２個の救済回路×８ ｅ；(1/16)Ａに対して１個の救済回路×１６
【００１２】この仮定のもとで、ポアソン分布関数から
各対応例（ａ〜ｅ）におけるメモリセル領域Ａの歩留り
を計算する。面積Ａの領域に欠陥がｎ個発生する確率Ｐ
(n)は上記(1) 式により表される。したがって、ａの例
におけるメモリセル領域Ａの歩留りＰａは、Ａに１６個
以下の欠陥が発生する確率であるから、上記(2) 式より
次の(3) 式のように表される。
各対応例（ａ〜ｅ）におけるメモリセル領域Ａの歩留り
を計算する。面積Ａの領域に欠陥がｎ個発生する確率Ｐ
(n)は上記(1) 式により表される。したがって、ａの例
におけるメモリセル領域Ａの歩留りＰａは、Ａに１６個
以下の欠陥が発生する確率であるから、上記(2) 式より
次の(3) 式のように表される。
【数３】 また、ｂの例におけるメモリセル領域Ａの歩留りＰｂ
は、次式で表される。
は、次式で表される。
【数４】 以下、c 〜e の例における メモリセル領域Ａの歩留り
Ｐｃ，Ｐｄ，Ｐｅは、それぞれ以下の式で表される。
Ｐｃ，Ｐｄ，Ｐｅは、それぞれ以下の式で表される。
【数５】
【数６】
【数７】
【００１３】図１１は、上記したａ〜ｅの各例における
欠陥密度に対する歩留りを示すグラフで、横軸は欠陥密
度を、縦軸は歩留りをそれぞれ表している。図１１から
わかるように、救済回路を領域全体に対応させた方が、
領域を分割し対応させるよりも高い歩留りが得られる。
したがって、図９に示すような冗長構成では、サブアレ
イ中の予備ワード線の数が歩留りを規定してしまう。
欠陥密度に対する歩留りを示すグラフで、横軸は欠陥密
度を、縦軸は歩留りをそれぞれ表している。図１１から
わかるように、救済回路を領域全体に対応させた方が、
領域を分割し対応させるよりも高い歩留りが得られる。
したがって、図９に示すような冗長構成では、サブアレ
イ中の予備ワード線の数が歩留りを規定してしまう。
【００１４】図１２は、１−Ｑ(n) をロー歩留りとし
て、その計算結果を示すグラフで、図中、横軸は予備
（冗長）ワード線数を、縦軸は歩留りをそれぞれ表して
いる。また、各面積は、次の表１に示す通りである。 表１ 領域 面積 Ａ ブロック（ １サブアレイ） ０．０１０５cm2 ８ ブロック（ ８サブアレイ） ０．０８４ cm2 １６ ブロック（１６サブアレイ） ０．１６８ cm2 ３２ ブロック（３２サブアレイ） ０．３３６ cm2 １２８ ブロック（128 サブアレイ） １．３４４ cm2
て、その計算結果を示すグラフで、図中、横軸は予備
（冗長）ワード線数を、縦軸は歩留りをそれぞれ表して
いる。また、各面積は、次の表１に示す通りである。 表１ 領域 面積 Ａ ブロック（ １サブアレイ） ０．０１０５cm2 ８ ブロック（ ８サブアレイ） ０．０８４ cm2 １６ ブロック（１６サブアレイ） ０．１６８ cm2 ３２ ブロック（３２サブアレイ） ０．３３６ cm2 １２８ ブロック（128 サブアレイ） １．３４４ cm2
【００１５】なお、図１２に示すグラフにおいて、９０
％の境界線が設けられているが、各曲線の上部に付され
た数字がその面積で欠陥密度Ｄ＝２０／cm2 のとき、歩
留りが９０％を越えるために必要な予備ワード線の数を
表している。図１２におけるＤ＝２０／cm2 で歩留りが
９０％を越えるために必要な予備ワード線数は、以下の
表２に示すようになる。 表２ 領域 必要な予備ワード線数 実際の予備ワード線数 Ａ ブロック （１倍） １ １ ８ ブロック （８倍） ３ ８ １６ ブロック（１６倍） ６ １６ ３２ ブロック（３２倍） １０ ３２ １２８ ブロック（128 倍） ３４ １２８ 図１２および表２からわかるように、ブロックの数、す
なわちサブアレイの数が大きくなる程、（必要な予備ワ
ード線数）／（実際の予備ワード線数）の値が大きくな
り、予備ワード線の数に余裕がでてくる。すなわち、複
数のサブアレイに分割されているメモリチップにおい
て、図９に示すように、サブアレイ毎に救済回路と予備
ワード線を設け、救済回路とサブアレイを一対一に対応
させている冗長回路では、メモリチップの歩留りは、サ
ブアレイ中の予備ワード線数で規定される。したがっ
て、図９に示す従来の冗長構成概念では、救済効率が悪
くなってしまう。
％の境界線が設けられているが、各曲線の上部に付され
た数字がその面積で欠陥密度Ｄ＝２０／cm2 のとき、歩
留りが９０％を越えるために必要な予備ワード線の数を
表している。図１２におけるＤ＝２０／cm2 で歩留りが
９０％を越えるために必要な予備ワード線数は、以下の
表２に示すようになる。 表２ 領域 必要な予備ワード線数 実際の予備ワード線数 Ａ ブロック （１倍） １ １ ８ ブロック （８倍） ３ ８ １６ ブロック（１６倍） ６ １６ ３２ ブロック（３２倍） １０ ３２ １２８ ブロック（128 倍） ３４ １２８ 図１２および表２からわかるように、ブロックの数、す
なわちサブアレイの数が大きくなる程、（必要な予備ワ
ード線数）／（実際の予備ワード線数）の値が大きくな
り、予備ワード線の数に余裕がでてくる。すなわち、複
数のサブアレイに分割されているメモリチップにおい
て、図９に示すように、サブアレイ毎に救済回路と予備
ワード線を設け、救済回路とサブアレイを一対一に対応
させている冗長回路では、メモリチップの歩留りは、サ
ブアレイ中の予備ワード線数で規定される。したがっ
て、図９に示す従来の冗長構成概念では、救済効率が悪
くなってしまう。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、欠陥に対する救済効率が高く、
歩留りの向上を図れる半導体記憶装置を提供することに
ある。
のであり、その目的は、欠陥に対する救済効率が高く、
歩留りの向上を図れる半導体記憶装置を提供することに
ある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、マトリックス状に配置され
ているメモリセルを含む第１のサブメモリアレイと、ア
ドレス信号に応じて上記第１のサブメモリアレイのメモ
リセルが接続されている行線または列線を選択するため
の第１のデコーダと、マトリックス状に配置されている
メモリセルおよび冗長メモリセルを含む第２のサブメモ
リアレイと、アドレス信号に応じて上記第２のサブメモ
リアレイのメモリセルが接続されている行線または列線
を選択するための第２のデコーダと、上記第２のサブメ
モリアレイの冗長メモリセルが接続されている冗長行線
または冗長列線を選択するための冗長線選択回路と、ア
ドレス信号に応じて上記第１または第２のサブメモリア
レイを選択するためのサブメモリアレイ選択信号を出力
するサブメモリアレイ選択回路と、上記第１または第２
のサブメモリアレイの行線または列線のアドレスを設定
可能であり、入力するアドレス信号が設定されているア
ドレスと一致すると、上記第１および第２のデコーダを
非活性化する共に上記冗長線選択回路を活性化するため
の冗長線選択信号を出力する冗長アドレス一致検出回路
とを有し、上記冗長アドレス一致検出回路が、フューズ
素子が溶断されることにより欠陥メモリセルのアドレス
が設定される複数のアドレス設定回路と、上記複数のア
ドレス設定回路からそれぞれ出力される比較結果信号を
入力して上記冗長線選択信号を出力する第１の論理回路
とを有し、上記冗長アドレスー致検出回路から上記冗長
線選択信号が出力されると、上記サブメモリアレイ選択
信号と上記冗長線選択信号に応じて上記冗長線選択回路
が冗長行線または冗長列線を選択することにより、上記
第１または第２のサブメモリアレイに発生した欠陥メモ
リセルが上記第２のサブメモリアレイの冗長メモリセル
により救済される構成とした。また、好適には、上記冗
長アドレス一致検出回路が、上記複数のアドレス設定回
路からそれぞれ出力される比較結果信号を入力してデコ
ードイネーブル信号を出力する第２の論理回路を有し、
上記サブメモリアレイ選択回路が上記比較結果信号と上
記デコードイネーブル信号とを入力し、アドレス信号又
は上記比較結果信号に応じて上記サブメモリアレイ選択
信号を出力する。
に、本発明の半導体装置は、マトリックス状に配置され
ているメモリセルを含む第１のサブメモリアレイと、ア
ドレス信号に応じて上記第１のサブメモリアレイのメモ
リセルが接続されている行線または列線を選択するため
の第１のデコーダと、マトリックス状に配置されている
メモリセルおよび冗長メモリセルを含む第２のサブメモ
リアレイと、アドレス信号に応じて上記第２のサブメモ
リアレイのメモリセルが接続されている行線または列線
を選択するための第２のデコーダと、上記第２のサブメ
モリアレイの冗長メモリセルが接続されている冗長行線
または冗長列線を選択するための冗長線選択回路と、ア
ドレス信号に応じて上記第１または第２のサブメモリア
レイを選択するためのサブメモリアレイ選択信号を出力
するサブメモリアレイ選択回路と、上記第１または第２
のサブメモリアレイの行線または列線のアドレスを設定
可能であり、入力するアドレス信号が設定されているア
ドレスと一致すると、上記第１および第２のデコーダを
非活性化する共に上記冗長線選択回路を活性化するため
の冗長線選択信号を出力する冗長アドレス一致検出回路
とを有し、上記冗長アドレス一致検出回路が、フューズ
素子が溶断されることにより欠陥メモリセルのアドレス
が設定される複数のアドレス設定回路と、上記複数のア
ドレス設定回路からそれぞれ出力される比較結果信号を
入力して上記冗長線選択信号を出力する第１の論理回路
とを有し、上記冗長アドレスー致検出回路から上記冗長
線選択信号が出力されると、上記サブメモリアレイ選択
信号と上記冗長線選択信号に応じて上記冗長線選択回路
が冗長行線または冗長列線を選択することにより、上記
第１または第２のサブメモリアレイに発生した欠陥メモ
リセルが上記第２のサブメモリアレイの冗長メモリセル
により救済される構成とした。また、好適には、上記冗
長アドレス一致検出回路が、上記複数のアドレス設定回
路からそれぞれ出力される比較結果信号を入力してデコ
ードイネーブル信号を出力する第２の論理回路を有し、
上記サブメモリアレイ選択回路が上記比較結果信号と上
記デコードイネーブル信号とを入力し、アドレス信号又
は上記比較結果信号に応じて上記サブメモリアレイ選択
信号を出力する。
【００１８】
【作用】本発明によれば、メモリセルに欠陥がなく冗長
アドレス一致検出回路の短絡素子セット（アドレス設定
回路）の短絡素子（フューズ素子）が切断されていなけ
れば、アドレス信号が入力されるとこれに基づいてサブ
メモリアレイが選択され、アドレス指定の１行または１
列のメモリセルが駆動される。ここで、メモリセルなど
に欠陥が発生すると、ある短絡素子セットが選択されて
その短絡素子の切断（溶断）が行われる。これにより、
短絡素子セットにおける選択状態に応じて予備の（冗
長）メモリセルがアドレス信号に応答して選択駆動され
る。
アドレス一致検出回路の短絡素子セット（アドレス設定
回路）の短絡素子（フューズ素子）が切断されていなけ
れば、アドレス信号が入力されるとこれに基づいてサブ
メモリアレイが選択され、アドレス指定の１行または１
列のメモリセルが駆動される。ここで、メモリセルなど
に欠陥が発生すると、ある短絡素子セットが選択されて
その短絡素子の切断（溶断）が行われる。これにより、
短絡素子セットにおける選択状態に応じて予備の（冗
長）メモリセルがアドレス信号に応答して選択駆動され
る。
【００１９】
【実施例】図１は、本発明に係る半導体記憶装置の第１
の実施例を示す回路図で、図中、１はメモリアレイ、２
はアドレス入力部、３はフューズセットアレイ、４は行
デコーダイネーブル信号生成部、５は冗長イネーブル信
号生成部、６はアドレスミドル信号生成部、７はアドレ
スロー信号生成部、８はサブアレイ選択信号生成部をそ
れぞれ示している。
の実施例を示す回路図で、図中、１はメモリアレイ、２
はアドレス入力部、３はフューズセットアレイ、４は行
デコーダイネーブル信号生成部、５は冗長イネーブル信
号生成部、６はアドレスミドル信号生成部、７はアドレ
スロー信号生成部、８はサブアレイ選択信号生成部をそ
れぞれ示している。
【００２０】メモリアレイ１は、記憶の最小単位である
メモリセルＭＣＬがＮ行Ｍ列のマトリクス状に配列され
て構成さており、８個のサブアレイSUB0,SUB1,〜,SUB7
に区分けされている。これらサブアレイSUB0,SUB1,〜,S
UB7 の各々には、行デコーダRWD0,RWD1,〜,RWD7 および
センスアンプSNS0,SNS1,〜,SNS7 がそれぞれ設けられて
いる。
メモリセルＭＣＬがＮ行Ｍ列のマトリクス状に配列され
て構成さており、８個のサブアレイSUB0,SUB1,〜,SUB7
に区分けされている。これらサブアレイSUB0,SUB1,〜,S
UB7 の各々には、行デコーダRWD0,RWD1,〜,RWD7 および
センスアンプSNS0,SNS1,〜,SNS7 がそれぞれ設けられて
いる。
【００２１】各サブアレイSUB0〜SUB7は、図１に示すよ
うに、４（ｎ＋２）×Ｍ個のメモリセルＭＣＬ、４（ｎ
＋２）本のワード線ＷＬおよび２×Ｍ本のビット線ＢＬ
を有している。各ビット線ＢＬは、センスアンプSNS0〜
SNS7にそれぞれ接続されている。具体的な構成は、通常
の記憶領域では、連続する４本のワード線Ｗ０Ａ〜Ｗ０
Ｄ，Ｗ１Ａ〜Ｗ１Ｄ，……，ＷｎＡ〜ＷｎＤをそれぞれ
１ワードセットとして（ｎ＋１）のワードセットＷＬＳ
０〜ＷＬＳｎが構成されている。そして、一のワードセ
ットに対応して、予備メモリセルＳＭＣＬを含む４本の
予備ワード線ＷＳＡ〜ＷＳＤからなる予備ワードセット
ＳＷＬＳが設けられている。
うに、４（ｎ＋２）×Ｍ個のメモリセルＭＣＬ、４（ｎ
＋２）本のワード線ＷＬおよび２×Ｍ本のビット線ＢＬ
を有している。各ビット線ＢＬは、センスアンプSNS0〜
SNS7にそれぞれ接続されている。具体的な構成は、通常
の記憶領域では、連続する４本のワード線Ｗ０Ａ〜Ｗ０
Ｄ，Ｗ１Ａ〜Ｗ１Ｄ，……，ＷｎＡ〜ＷｎＤをそれぞれ
１ワードセットとして（ｎ＋１）のワードセットＷＬＳ
０〜ＷＬＳｎが構成されている。そして、一のワードセ
ットに対応して、予備メモリセルＳＭＣＬを含む４本の
予備ワード線ＷＳＡ〜ＷＳＤからなる予備ワードセット
ＳＷＬＳが設けられている。
【００２２】各行デコーダRWD0〜RWD7は、ワード線ドラ
イバ１１と、アドレスミドル信号用デコーダ１２と、ア
ドレスロー信号用デコーダ１３とを有している。ワード
線ドライバ１１は、各ワード線毎にドライバＤＲＶが接
続されており、４個のドライバＤＲＶが１セットとして
各ワードセットＷＬＳ０〜ＷＬＳｎにそれぞれ対応した
ドライバセットＤＲＳ０〜ＤＲＳｎとして設けられてい
る。同様に、予備記憶領域では、４個の予備ドライバＳ
ＤＲＶが１セットとして予備ワードセットＳＷＬＳに対
応した予備ドライバセットＳＤＲＳとして設けられてお
り、各予備ドライバＳＤＲＶが予備ワード線ＷＳＡ〜Ｗ
ＳＤにそれぞれ接続されている。通常の記憶領域におけ
る各ドライバセットＤＲＳ０〜ＤＲＳｎのドライバＤＲ
Ｖは、アドレスミドル信号用デコーダ１２の出力および
アドレスロー信号用デコーダ１３の出力により選択さ
れ、駆動される。これに対して、予備記憶領域における
予備ドライバセットＳＤＲＳの予備ドライバＳＤＲＶ
は、冗長イネーブル信号生成部５により生成された冗長
イネーブル信号ＲＲＥＮ (REDUNDANCY ENABLE) および
アドレスロー信号用デコーダ１３の出力により選択さ
れ、駆動される。
イバ１１と、アドレスミドル信号用デコーダ１２と、ア
ドレスロー信号用デコーダ１３とを有している。ワード
線ドライバ１１は、各ワード線毎にドライバＤＲＶが接
続されており、４個のドライバＤＲＶが１セットとして
各ワードセットＷＬＳ０〜ＷＬＳｎにそれぞれ対応した
ドライバセットＤＲＳ０〜ＤＲＳｎとして設けられてい
る。同様に、予備記憶領域では、４個の予備ドライバＳ
ＤＲＶが１セットとして予備ワードセットＳＷＬＳに対
応した予備ドライバセットＳＤＲＳとして設けられてお
り、各予備ドライバＳＤＲＶが予備ワード線ＷＳＡ〜Ｗ
ＳＤにそれぞれ接続されている。通常の記憶領域におけ
る各ドライバセットＤＲＳ０〜ＤＲＳｎのドライバＤＲ
Ｖは、アドレスミドル信号用デコーダ１２の出力および
アドレスロー信号用デコーダ１３の出力により選択さ
れ、駆動される。これに対して、予備記憶領域における
予備ドライバセットＳＤＲＳの予備ドライバＳＤＲＶ
は、冗長イネーブル信号生成部５により生成された冗長
イネーブル信号ＲＲＥＮ (REDUNDANCY ENABLE) および
アドレスロー信号用デコーダ１３の出力により選択さ
れ、駆動される。
【００２３】アドレスミドル信号用デコーダ１２は、ド
ライバセットＤＲＳ０〜ＤＲＳｎの数、すなわち（ｎ＋
１）個のナンド回路ＮＡＮＤが並列に配置されて構成さ
れており、各ナンド回路ＮＡＮＤには、アドレスミドル
信号生成部６により生成されたアドレスミドル信号ＲＦ
Ｍ(ADDRESS FACTOR MIDDLE) が入力され、その否定的論
理積の結果を各ドライバセットＤＲＳ０〜ＤＲＳｎに出
力する。
ライバセットＤＲＳ０〜ＤＲＳｎの数、すなわち（ｎ＋
１）個のナンド回路ＮＡＮＤが並列に配置されて構成さ
れており、各ナンド回路ＮＡＮＤには、アドレスミドル
信号生成部６により生成されたアドレスミドル信号ＲＦ
Ｍ(ADDRESS FACTOR MIDDLE) が入力され、その否定的論
理積の結果を各ドライバセットＤＲＳ０〜ＤＲＳｎに出
力する。
【００２４】アドレスロー信号用デコーダ１３は、各ド
ライバセットＤＲＳ０〜ＤＲＳｎまたは予備ドライバセ
ットＳＤＲＳをそれぞれ構成するドライバＤＲＶまたは
ＳＤＲＶの数、すなわち４個のアンド回路ＡＮＤが並列
に配置されて構成されており、各アンド回路ＡＮＤに
は、アドレスロー信号生成部７により生成されたアドレ
スロー信号ＲＦＬ(ADDRESS FACTOR LOW)およびサブアレ
イ選択信号生成部８により生成されたサブアレイ選択信
号ＳＳ(SUBARRAY SELECT) が入力され、論理積の結果を
各ドライバＤＲＶおよび予備ドライバＳＤＲＶに出力す
る。
ライバセットＤＲＳ０〜ＤＲＳｎまたは予備ドライバセ
ットＳＤＲＳをそれぞれ構成するドライバＤＲＶまたは
ＳＤＲＶの数、すなわち４個のアンド回路ＡＮＤが並列
に配置されて構成されており、各アンド回路ＡＮＤに
は、アドレスロー信号生成部７により生成されたアドレ
スロー信号ＲＦＬ(ADDRESS FACTOR LOW)およびサブアレ
イ選択信号生成部８により生成されたサブアレイ選択信
号ＳＳ(SUBARRAY SELECT) が入力され、論理積の結果を
各ドライバＤＲＶおよび予備ドライバＳＤＲＶに出力す
る。
【００２５】アドレス入力部２は、外部からのアドレス
信号を入力して一部の入力レベルを反転させて、その結
果をアドレス信号ＡＸＩ，ＡＸＩ としてフューズセッ
トアレイ３、アドレスミドル信号生成部６、アドレスロ
ー信号生成部７およびサブアレイ選択信号生成部８に出
力する。
信号を入力して一部の入力レベルを反転させて、その結
果をアドレス信号ＡＸＩ，ＡＸＩ としてフューズセッ
トアレイ３、アドレスミドル信号生成部６、アドレスロ
ー信号生成部７およびサブアレイ選択信号生成部８に出
力する。
【００２６】フューズセットアレイ３は、図２に示すよ
うな構成を有する一致回路からなる８個のフューズセッ
トＦＳ０，ＦＳ１，〜，ＦＳ７が並列に配置されてお
り、各フューズセットＦＳ０〜ＦＳ７にはアドレス入力
部２の出力がそれぞれ入力される。本例の場合、フュー
ズセットの数８は、サブアレイSUB0〜SUB7の各々に配置
された予備ワードセットＳＷＬＳの総計に対応して選定
されている。各フューズセットＦＳ０〜ＦＳ７は、図２
に示すように、たとえばＦＩ（Ｉ＝０〜１１），ＦＪ
（Ｊ＝２，４，８），ＦＥＮの３種類のフューズ回路を
有しており、フューズの溶断、非溶断に応じた入力アド
レスの一致、不一致を検出し、ハイアクティブの一致信
号ＣＩＳ(COINCIDENCE SIGNALS) およびハイアクティブ
の不一致信号ＵＣＩＳ(UN-COINCIDENCE SIGNALS)を出力
する。冗長（救済）を必要としない初期状態では、一致
信号ＣＩＳはローレベルのノンアクティブで出力され、
不一致信号ＵＣＩＳはハイレベルのアクティブで出力さ
れる。
うな構成を有する一致回路からなる８個のフューズセッ
トＦＳ０，ＦＳ１，〜，ＦＳ７が並列に配置されてお
り、各フューズセットＦＳ０〜ＦＳ７にはアドレス入力
部２の出力がそれぞれ入力される。本例の場合、フュー
ズセットの数８は、サブアレイSUB0〜SUB7の各々に配置
された予備ワードセットＳＷＬＳの総計に対応して選定
されている。各フューズセットＦＳ０〜ＦＳ７は、図２
に示すように、たとえばＦＩ（Ｉ＝０〜１１），ＦＪ
（Ｊ＝２，４，８），ＦＥＮの３種類のフューズ回路を
有しており、フューズの溶断、非溶断に応じた入力アド
レスの一致、不一致を検出し、ハイアクティブの一致信
号ＣＩＳ(COINCIDENCE SIGNALS) およびハイアクティブ
の不一致信号ＵＣＩＳ(UN-COINCIDENCE SIGNALS)を出力
する。冗長（救済）を必要としない初期状態では、一致
信号ＣＩＳはローレベルのノンアクティブで出力され、
不一致信号ＵＣＩＳはハイレベルのアクティブで出力さ
れる。
【００２７】ここで、図２の構成についてさらに詳細に
説明する。図２において、ＧＴ１，ＧＴ２はゲート回
路、ＬＴＣ１〜ＬＴＣ４はラッチ回路、ＰＴ１〜ＰＴ１
６はＰ−ＭＯＳトランジスタ、ＮＴ１〜ＮＴ２６はＮ−
ＭＯＳトランジスタ、ＩＮ１〜ＩＮ７，ＩＮ９〜ＩＮ１
２はインバータ、ＮＯＲは３入力ノア回路、ＮＡＮＤ
１，ＮＡＮＤ２はナンド回路、ＡＸＩ，ＡＸＩ は図１
のアドレス入力部２の出力アドレス信号、ＰＵＰはパワ
ーアップ信号、ＲＬＸはＲＡＳのクロック信号をそれぞ
れ示している。図２の(a),(b) はアドレス信号の処理
部、同図の(c) は欠陥救済時に同図の(d) の一致信号Ｃ
ＩＳの出力部を駆動状態にするためのイネーブル信号Ｅ
Ｎの発生部、同図の(d) は一致信号ＣＩＳおよび不一致
信号ＵＣＩＳの生成部である。これら(a),(b),(c) に示
す出力ＡＩ，ＸＪ，ＥＮが(d) において同一符号を付し
た部分へ接続される。
説明する。図２において、ＧＴ１，ＧＴ２はゲート回
路、ＬＴＣ１〜ＬＴＣ４はラッチ回路、ＰＴ１〜ＰＴ１
６はＰ−ＭＯＳトランジスタ、ＮＴ１〜ＮＴ２６はＮ−
ＭＯＳトランジスタ、ＩＮ１〜ＩＮ７，ＩＮ９〜ＩＮ１
２はインバータ、ＮＯＲは３入力ノア回路、ＮＡＮＤ
１，ＮＡＮＤ２はナンド回路、ＡＸＩ，ＡＸＩ は図１
のアドレス入力部２の出力アドレス信号、ＰＵＰはパワ
ーアップ信号、ＲＬＸはＲＡＳのクロック信号をそれぞ
れ示している。図２の(a),(b) はアドレス信号の処理
部、同図の(c) は欠陥救済時に同図の(d) の一致信号Ｃ
ＩＳの出力部を駆動状態にするためのイネーブル信号Ｅ
Ｎの発生部、同図の(d) は一致信号ＣＩＳおよび不一致
信号ＵＣＩＳの生成部である。これら(a),(b),(c) に示
す出力ＡＩ，ＸＪ，ＥＮが(d) において同一符号を付し
た部分へ接続される。
【００２８】図２の(a) に示すアドレス信号処理部は、
ゲート回路ＧＴ１，ＧＴ２，Ｐ−ＭＯＳトランジスタＰ
Ｔ３，ＰＴ４、Ｎ−ＭＯＳトランジスタＮＴ３、インバ
ータＩＮ１並びにフューズＦＩにより構成されている。
ゲート回路ＧＴ１は、Ｐ−ＭＯＳトランジスタＰＴ１と
Ｎ−ＭＯＳトランジスタＮＴ１とから構成され、アドレ
ス信号ＡＸＩが入力され、Ｐ−ＭＯＳトランジスタＰＴ
１のゲートにローレベルの信号が入力されるとともに、
Ｎ−ＭＯＳトランジスタＮＴ１のゲートにハイレベルの
信号が入力されると、入力信号ＡＸＩをＡＩに出力す
る。ゲート回路ＧＴ２は、Ｐ−ＭＯＳトランジスタＰＴ
２とＮ−ＭＯＳトランジスＮＴ２とから構成され、アド
レス信号ＡＸＩ が入力され、Ｐ−ＭＯＳトランジスタ
ＰＴ２のゲートにローレベルの信号が入力されるととも
に、Ｎ−ＭＯＳトランジスタＮＴ２のゲートにハイレベ
ルの信号が入力されると、入力信号ＡＸＩ をＡＩに出力
する。
ゲート回路ＧＴ１，ＧＴ２，Ｐ−ＭＯＳトランジスタＰ
Ｔ３，ＰＴ４、Ｎ−ＭＯＳトランジスタＮＴ３、インバ
ータＩＮ１並びにフューズＦＩにより構成されている。
ゲート回路ＧＴ１は、Ｐ−ＭＯＳトランジスタＰＴ１と
Ｎ−ＭＯＳトランジスタＮＴ１とから構成され、アドレ
ス信号ＡＸＩが入力され、Ｐ−ＭＯＳトランジスタＰＴ
１のゲートにローレベルの信号が入力されるとともに、
Ｎ−ＭＯＳトランジスタＮＴ１のゲートにハイレベルの
信号が入力されると、入力信号ＡＸＩをＡＩに出力す
る。ゲート回路ＧＴ２は、Ｐ−ＭＯＳトランジスタＰＴ
２とＮ−ＭＯＳトランジスＮＴ２とから構成され、アド
レス信号ＡＸＩ が入力され、Ｐ−ＭＯＳトランジスタ
ＰＴ２のゲートにローレベルの信号が入力されるととも
に、Ｎ−ＭＯＳトランジスタＮＴ２のゲートにハイレベ
ルの信号が入力されると、入力信号ＡＸＩ をＡＩに出力
する。
【００２９】Ｐ−ＭＯＳトランジスタＰＴ３のソースは
電源電圧ＶDDに接続され、ドレインはフューズＦＩの一
端、ゲート回路ＧＴ１のＮ−ＭＯＳトランジスタＮＴ１
のゲート、ゲート回路ＧＴ２のＰ−ＭＯＳトランジスタ
ＰＴ２のゲート、Ｐ−ＭＯＳトランジスタＰＴ４のドレ
インおよびインバータＩＮ１の入力にそれぞれ接続され
ている。また、Ｎ−ＭＯＳトランジスタＮＴ３のソース
は接地され、ドレインはフューズＦＩの他端と接続さ
れ、Ｐ−ＭＯＳトランジスタＰＴ３とＮ−ＭＯＳトラン
ジスタＮＴ３のゲートは共に、電源投入時に一時的にロ
ーレベルとなり、それ以降は常にハイレベルとなるパワ
ーアップ信号ＰＵＰの信号ラインに接続されている。さ
らに、Ｐ−ＭＯＳトランジスタＰＴ４のソースは電源電
圧ＶDDに接続され、インバータＩＮ１の出力が、ゲート
回路ＧＴ１のＰ−ＭＯＳトランジスタＰＴ１のゲート、
ゲート回路ＧＴ２のＮ−ＭＯＳトランジスタＮＴ２のゲ
ートおよびＰ−ＭＯＳトランジスタＰＴ４のゲートに接
続されている。
電源電圧ＶDDに接続され、ドレインはフューズＦＩの一
端、ゲート回路ＧＴ１のＮ−ＭＯＳトランジスタＮＴ１
のゲート、ゲート回路ＧＴ２のＰ−ＭＯＳトランジスタ
ＰＴ２のゲート、Ｐ−ＭＯＳトランジスタＰＴ４のドレ
インおよびインバータＩＮ１の入力にそれぞれ接続され
ている。また、Ｎ−ＭＯＳトランジスタＮＴ３のソース
は接地され、ドレインはフューズＦＩの他端と接続さ
れ、Ｐ−ＭＯＳトランジスタＰＴ３とＮ−ＭＯＳトラン
ジスタＮＴ３のゲートは共に、電源投入時に一時的にロ
ーレベルとなり、それ以降は常にハイレベルとなるパワ
ーアップ信号ＰＵＰの信号ラインに接続されている。さ
らに、Ｐ−ＭＯＳトランジスタＰＴ４のソースは電源電
圧ＶDDに接続され、インバータＩＮ１の出力が、ゲート
回路ＧＴ１のＰ−ＭＯＳトランジスタＰＴ１のゲート、
ゲート回路ＧＴ２のＮ−ＭＯＳトランジスタＮＴ２のゲ
ートおよびＰ−ＭＯＳトランジスタＰＴ４のゲートに接
続されている。
【００３０】図２の(b) に示すアドレス信号処理部は、
Ｐ−ＭＯＳトランジスタＰＴ５，ＰＴ６、Ｎ−ＭＯＳト
ランジスタＮＴ４およびインバータＩＮ２およびフュー
ズＦＪにより構成されている。Ｐ−ＭＯＳトランジスタ
ＰＴ５のソースは電源電圧ＶDDに接続され、ドレインは
フューズＦＪの一端、Ｐ−ＭＯＳトランジスタＰＴ６の
ドレインおよびインバータＩＮ２の入力にそれぞれ接続
されている。また、Ｎ−ＭＯＳトランジスタＮＴ４のソ
ースは接地され、ドレインはフューズＦＪの他端と接続
され、Ｐ−ＭＯＳトランジスタＰＴ５とＮ−ＭＯＳトラ
ンジスタＮＴ４のゲートは共に、電源投入時に一時的に
ローレベルとなり、それ以降は常にハイレベルとなるパ
ワーアップ信号ＰＵＰの信号ラインに接続されている。
さらに、Ｐ−ＭＯＳトランジスタＰＴ６のソースは電源
電圧ＶDDに接続され、ゲートにはインバータＩＮ２の出
力が接続されている。
Ｐ−ＭＯＳトランジスタＰＴ５，ＰＴ６、Ｎ−ＭＯＳト
ランジスタＮＴ４およびインバータＩＮ２およびフュー
ズＦＪにより構成されている。Ｐ−ＭＯＳトランジスタ
ＰＴ５のソースは電源電圧ＶDDに接続され、ドレインは
フューズＦＪの一端、Ｐ−ＭＯＳトランジスタＰＴ６の
ドレインおよびインバータＩＮ２の入力にそれぞれ接続
されている。また、Ｎ−ＭＯＳトランジスタＮＴ４のソ
ースは接地され、ドレインはフューズＦＪの他端と接続
され、Ｐ−ＭＯＳトランジスタＰＴ５とＮ−ＭＯＳトラ
ンジスタＮＴ４のゲートは共に、電源投入時に一時的に
ローレベルとなり、それ以降は常にハイレベルとなるパ
ワーアップ信号ＰＵＰの信号ラインに接続されている。
さらに、Ｐ−ＭＯＳトランジスタＰＴ６のソースは電源
電圧ＶDDに接続され、ゲートにはインバータＩＮ２の出
力が接続されている。
【００３１】図２の(c) に示すイネーブル信号発生部
は、Ｐ−ＭＯＳトランジスタＰＴ７，ＰＴ８，Ｎ−ＭＯ
ＳトランジスタＮＴ５，インバータＩＮ３およびフュー
ズＦＥＮにより構成されている。Ｐ−ＭＯＳトランジス
タＰＴ７のソースは電源電圧ＶDDに接続され、ドレイン
はフューズＦＥＮの一端、Ｐ−ＭＯＳトランジスタＰＴ
８のドレインおよびインバータＩＮ３の入力にそれぞれ
接続されている。また、Ｎ−ＭＯＳトランジスタＮＴ５
のソースは接地され、ドレインはフューズＦＥＮの他端
と接続され、Ｐ−ＭＯＳトランジスタＰＴ７とＮ−ＭＯ
ＳトランジスタＮＴ５のゲートは共に、電源投入時に一
時的にローレベルとなり、それ以降は常にハイレベルと
なるパワーアップ信号ＰＵＰの信号ラインに接続されて
いる。さらに、Ｐ−ＭＯＳトランジスタＰＴ８のソース
は電源電圧ＶDDに接続され、ゲートにはインバータＩＮ
３の出力が接続されている。
は、Ｐ−ＭＯＳトランジスタＰＴ７，ＰＴ８，Ｎ−ＭＯ
ＳトランジスタＮＴ５，インバータＩＮ３およびフュー
ズＦＥＮにより構成されている。Ｐ−ＭＯＳトランジス
タＰＴ７のソースは電源電圧ＶDDに接続され、ドレイン
はフューズＦＥＮの一端、Ｐ−ＭＯＳトランジスタＰＴ
８のドレインおよびインバータＩＮ３の入力にそれぞれ
接続されている。また、Ｎ−ＭＯＳトランジスタＮＴ５
のソースは接地され、ドレインはフューズＦＥＮの他端
と接続され、Ｐ−ＭＯＳトランジスタＰＴ７とＮ−ＭＯ
ＳトランジスタＮＴ５のゲートは共に、電源投入時に一
時的にローレベルとなり、それ以降は常にハイレベルと
なるパワーアップ信号ＰＵＰの信号ラインに接続されて
いる。さらに、Ｐ−ＭＯＳトランジスタＰＴ８のソース
は電源電圧ＶDDに接続され、ゲートにはインバータＩＮ
３の出力が接続されている。
【００３２】図２の(d) に示す一致・不一致信号生成部
は、ラッチ回路ＬＴＣ１〜ＬＴＣ４、Ｎ−ＭＯＳトラン
ジスタＮＴ６〜ＮＴ２６、インバータＩＮ４〜ＩＮ７，
ＩＮ９〜ＩＮ１２、ノア回路ＮＯＲおよびナンド回路Ｎ
ＡＮＤ１，２により構成されている。 ラッチ回路ＬＴ
Ｃ１はＰ−ＭＯＳトランジスタ９，１０およびインバー
タＩＮ４により、ラッチ回路ＬＴＣ２はＰ−ＭＯＳトラ
ンジスタ１１，１２およびインバータＩＮ５により、ラ
ッチ回路ＬＴＣ３はＰ−ＭＯＳトランジスタ１３，１４
およびインバータＩＮ６により、ラッチ回路ＬＴＣ４は
Ｐ−ＭＯＳトランジスタ１５，１６およびインバータＩ
Ｎ９によりそれぞれ構成されている。各ラッチ回路ＬＴ
Ｃ１〜ＬＴＣ４は，ＲＡＳクロックＲＬＸラインに対し
て並列に接続されている。具体的には、ラッチ回路ＬＴ
Ｃ１のＰ−ＭＯＳトランジスタＰＴ９のゲート、ラッチ
回路ＬＴＣ２のＰ−ＭＯＳトランジスタＰＴ１１のゲー
ト、ラッチ回路ＬＴＣ３のＰ−ＭＯＳトランジスタＰＴ
１３のゲートおよびラッチ回路ＬＴＣ４のＰ−ＭＯＳト
ランジスタＰＴ１５のゲートにＲＡＳクロックＲＬＸラ
インが接続されている。
は、ラッチ回路ＬＴＣ１〜ＬＴＣ４、Ｎ−ＭＯＳトラン
ジスタＮＴ６〜ＮＴ２６、インバータＩＮ４〜ＩＮ７，
ＩＮ９〜ＩＮ１２、ノア回路ＮＯＲおよびナンド回路Ｎ
ＡＮＤ１，２により構成されている。 ラッチ回路ＬＴ
Ｃ１はＰ−ＭＯＳトランジスタ９，１０およびインバー
タＩＮ４により、ラッチ回路ＬＴＣ２はＰ−ＭＯＳトラ
ンジスタ１１，１２およびインバータＩＮ５により、ラ
ッチ回路ＬＴＣ３はＰ−ＭＯＳトランジスタ１３，１４
およびインバータＩＮ６により、ラッチ回路ＬＴＣ４は
Ｐ−ＭＯＳトランジスタ１５，１６およびインバータＩ
Ｎ９によりそれぞれ構成されている。各ラッチ回路ＬＴ
Ｃ１〜ＬＴＣ４は，ＲＡＳクロックＲＬＸラインに対し
て並列に接続されている。具体的には、ラッチ回路ＬＴ
Ｃ１のＰ−ＭＯＳトランジスタＰＴ９のゲート、ラッチ
回路ＬＴＣ２のＰ−ＭＯＳトランジスタＰＴ１１のゲー
ト、ラッチ回路ＬＴＣ３のＰ−ＭＯＳトランジスタＰＴ
１３のゲートおよびラッチ回路ＬＴＣ４のＰ−ＭＯＳト
ランジスタＰＴ１５のゲートにＲＡＳクロックＲＬＸラ
インが接続されている。
【００３３】ラッチ回路ＬＴＣ１のＰＴ９，１０のソー
スは電源電圧ＶDDに接続され、ドレインはインバータＩ
Ｎ４の入力、Ｎ−ＭＯＳトランジスタＮＴ６のドレイン
および３入力ノア回路ＮＯＲの一入力に接続され、イン
バータＩＮ４の出力はＰ−ＭＯＳトランジスタＰＴ１０
のゲートに接続されている。ラッチ回路ＬＴＣ２のＰＴ
１１，１２のソースは電源電圧ＶDDに接続され、ドレイ
ンはインバータＩＮ５の入力、Ｎ−ＭＯＳトランジスタ
ＮＴ１０のドレインおよび３入力ノア回路ＮＯＲの他の
一入力に接続され、インバータＩＮ５の出力はＰ−ＭＯ
ＳトランジスタＰＴ１２のゲートに接続されている。ラ
ッチ回路ＬＴＣ３のＰＴ１３，１４のソースは電源電圧
ＶDDに接続され、ドレインはインバータＩＮ６の入力、
Ｎ−ＭＯＳトランジスタＮＴ１４のドレインおよび３入
力ノア回路ＮＯＲの残りの一入力に接続され、インバー
タＩＮ６の出力はＰ−ＭＯＳトランジスタＰＴ１４のゲ
ートに接続されている。ラッチ回路ＬＴＣ４のＰＴ１
５，１６のソースは電源電圧ＶDDに接続され、ドレイン
はインバータＩＮ９の入力、Ｎ−ＭＯＳトランジスタＮ
Ｔ２１およびＮＴ２４のドレインに接続され、インバー
タＩＮ９の出力はＰ−ＭＯＳトランジスタＰＴ１６のゲ
ートおよびインバータ１０の入力に接続されている。
スは電源電圧ＶDDに接続され、ドレインはインバータＩ
Ｎ４の入力、Ｎ−ＭＯＳトランジスタＮＴ６のドレイン
および３入力ノア回路ＮＯＲの一入力に接続され、イン
バータＩＮ４の出力はＰ−ＭＯＳトランジスタＰＴ１０
のゲートに接続されている。ラッチ回路ＬＴＣ２のＰＴ
１１，１２のソースは電源電圧ＶDDに接続され、ドレイ
ンはインバータＩＮ５の入力、Ｎ−ＭＯＳトランジスタ
ＮＴ１０のドレインおよび３入力ノア回路ＮＯＲの他の
一入力に接続され、インバータＩＮ５の出力はＰ−ＭＯ
ＳトランジスタＰＴ１２のゲートに接続されている。ラ
ッチ回路ＬＴＣ３のＰＴ１３，１４のソースは電源電圧
ＶDDに接続され、ドレインはインバータＩＮ６の入力、
Ｎ−ＭＯＳトランジスタＮＴ１４のドレインおよび３入
力ノア回路ＮＯＲの残りの一入力に接続され、インバー
タＩＮ６の出力はＰ−ＭＯＳトランジスタＰＴ１４のゲ
ートに接続されている。ラッチ回路ＬＴＣ４のＰＴ１
５，１６のソースは電源電圧ＶDDに接続され、ドレイン
はインバータＩＮ９の入力、Ｎ−ＭＯＳトランジスタＮ
Ｔ２１およびＮＴ２４のドレインに接続され、インバー
タＩＮ９の出力はＰ−ＭＯＳトランジスタＰＴ１６のゲ
ートおよびインバータ１０の入力に接続されている。
【００３４】Ｎ−ＭＯＳトランジスタＮＴ６のソースは
Ｎ−ＭＯＳトランジスタＮＴ７のドレインと接続され、
Ｎ−ＭＯＳトランジスタＮＴ７のソースはＮ−ＭＯＳト
ランジスタＮＴ８のドレインと接続され、Ｎ−ＭＯＳト
ランジスタＮＴ８のソースはＮ−ＭＯＳトランジスタＮ
Ｔ９のドレインと接続され、Ｎ−ＭＯＳトランジスタＮ
Ｔ９のソースは接地されている。Ｎ−ＭＯＳトランジス
タＮＴ１０のソースはＮ−ＭＯＳトランジスタＮＴ１１
のドレインと接続され、Ｎ−ＭＯＳトランジスタＮＴ１
１のソースはＮ−ＭＯＳトランジスタＮＴ１２のドレイ
ンと接続され、Ｎ−ＭＯＳトランジスタＮＴ１２のソー
スはＮ−ＭＯＳトランジスタＮＴ１３のドレインと接続
され、Ｎ−ＭＯＳトランジスタＮＴ１３のソースは接地
されている。Ｎ−ＭＯＳトランジスタＮＴ１４のソース
はＮ−ＭＯＳトランジスタＮＴ１５のドレインと接続さ
れ、Ｎ−ＭＯＳトランジスタＮＴ１５のソースはＮ−Ｍ
ＯＳトランジスタＮＴ１６のドレインと接続され、Ｎ−
ＭＯＳトランジスタＮＴ１６のソースはＮ−ＭＯＳトラ
ンジスタＮＴ１７のドレインと接続され、Ｎ−ＭＯＳト
ランジスタＮＴ１７のソースは接地されている。これら
Ｎ−ＭＯＳトランジスタＮＴ６〜ＮＴ１７の各ゲートに
は、図２の(a)に示すアドレス信号処理部の出力がそれ
ぞれ入力される。
Ｎ−ＭＯＳトランジスタＮＴ７のドレインと接続され、
Ｎ−ＭＯＳトランジスタＮＴ７のソースはＮ−ＭＯＳト
ランジスタＮＴ８のドレインと接続され、Ｎ−ＭＯＳト
ランジスタＮＴ８のソースはＮ−ＭＯＳトランジスタＮ
Ｔ９のドレインと接続され、Ｎ−ＭＯＳトランジスタＮ
Ｔ９のソースは接地されている。Ｎ−ＭＯＳトランジス
タＮＴ１０のソースはＮ−ＭＯＳトランジスタＮＴ１１
のドレインと接続され、Ｎ−ＭＯＳトランジスタＮＴ１
１のソースはＮ−ＭＯＳトランジスタＮＴ１２のドレイ
ンと接続され、Ｎ−ＭＯＳトランジスタＮＴ１２のソー
スはＮ−ＭＯＳトランジスタＮＴ１３のドレインと接続
され、Ｎ−ＭＯＳトランジスタＮＴ１３のソースは接地
されている。Ｎ−ＭＯＳトランジスタＮＴ１４のソース
はＮ−ＭＯＳトランジスタＮＴ１５のドレインと接続さ
れ、Ｎ−ＭＯＳトランジスタＮＴ１５のソースはＮ−Ｍ
ＯＳトランジスタＮＴ１６のドレインと接続され、Ｎ−
ＭＯＳトランジスタＮＴ１６のソースはＮ−ＭＯＳトラ
ンジスタＮＴ１７のドレインと接続され、Ｎ−ＭＯＳト
ランジスタＮＴ１７のソースは接地されている。これら
Ｎ−ＭＯＳトランジスタＮＴ６〜ＮＴ１７の各ゲートに
は、図２の(a)に示すアドレス信号処理部の出力がそれ
ぞれ入力される。
【００３５】Ｎ−ＭＯＳトランジスタＮＴ１８のソース
は接地され、ドレインはＮ−ＭＯＳトランジスタ１４の
ソースとＮ−ＭＯＳトランジスタ１５のドレインとの接
続中点に接続されている。Ｎ−ＭＯＳトランジスタＮＴ
１９のソースは接地され、ドレインはＮ−ＭＯＳランジ
スタ１５のソースとＮ−ＭＯＳトランジスタ１６のドレ
インとの接続中点に接続されている。Ｎ−ＭＯＳトラン
ジスタＮＴ２０のソースは接地され、ドレインはＮ−Ｍ
ＯＳランジスタ１６のソースとＮ−ＭＯＳトランジスタ
１７のドレインとの接続中点に接続されている。これら
Ｎ−ＭＯＳトランジスタＮＴ１８，ＮＴ１９およびＮＴ
２０のゲートには、図２の(b) に示すアドレス信号処理
部の出力がそれぞれ入力される。
は接地され、ドレインはＮ−ＭＯＳトランジスタ１４の
ソースとＮ−ＭＯＳトランジスタ１５のドレインとの接
続中点に接続されている。Ｎ−ＭＯＳトランジスタＮＴ
１９のソースは接地され、ドレインはＮ−ＭＯＳランジ
スタ１５のソースとＮ−ＭＯＳトランジスタ１６のドレ
インとの接続中点に接続されている。Ｎ−ＭＯＳトラン
ジスタＮＴ２０のソースは接地され、ドレインはＮ−Ｍ
ＯＳランジスタ１６のソースとＮ−ＭＯＳトランジスタ
１７のドレインとの接続中点に接続されている。これら
Ｎ−ＭＯＳトランジスタＮＴ１８，ＮＴ１９およびＮＴ
２０のゲートには、図２の(b) に示すアドレス信号処理
部の出力がそれぞれ入力される。
【００３６】さらに、Ｎ−ＭＯＳトランジスタＮＴ２１
およびＮＴ２４のソースはＮ−ＭＯＳトランジスタＮＴ
２２およびＮＴ２５のドレインに接続され、Ｎ−ＭＯＳ
トランジスタＮＴ２２およびＮＴ２５のソースはＮ−Ｍ
ＯＳトランジスタＮＴ２３およびＮＴ２６のドレインに
接続され、Ｎ−ＭＯＳトランジスタＮＴ２３およびＮＴ
２６のソースは接地されている。これらＮ−ＭＯＳトラ
ンジスタＮＴ２１〜ＮＴ２６のゲートには、アドレス入
力部２の出力信号ＡＸ０，ＡＸ０ ，ＡＸ５，ＡＸ５
，ＡＸ１０，ＡＸ１０ がそれぞれ入力され、これらＮ
−ＭＯＳトランジスタＮＴ２１〜ＮＴ２６は不一致信号
ＵＣＩＳの出力タイミングをとるために配設されてい
る。
およびＮＴ２４のソースはＮ−ＭＯＳトランジスタＮＴ
２２およびＮＴ２５のドレインに接続され、Ｎ−ＭＯＳ
トランジスタＮＴ２２およびＮＴ２５のソースはＮ−Ｍ
ＯＳトランジスタＮＴ２３およびＮＴ２６のドレインに
接続され、Ｎ−ＭＯＳトランジスタＮＴ２３およびＮＴ
２６のソースは接地されている。これらＮ−ＭＯＳトラ
ンジスタＮＴ２１〜ＮＴ２６のゲートには、アドレス入
力部２の出力信号ＡＸ０，ＡＸ０ ，ＡＸ５，ＡＸ５
，ＡＸ１０，ＡＸ１０ がそれぞれ入力され、これらＮ
−ＭＯＳトランジスタＮＴ２１〜ＮＴ２６は不一致信号
ＵＣＩＳの出力タイミングをとるために配設されてい
る。
【００３７】また、３入力ノア回路ＮＯＲの出力はナン
ド回路ＮＡＮＤ１の一入力に接続され、ナンド回路ＮＡ
ＮＤ１の他の入力には図２の(c) に示すイネーブル信号
発生部のイネーブル信号ＥＮの出力部が接続されてい
る。ナンド回路ＮＡＮＤ１の出力は、インバータＩＮ７
の入力およびナンド回路ＮＡＮＤ２の一入力に接続され
ている。インバータＩＮ７の出力から一致信号ＣＩＳが
出力される。さらに、インバータ１０の出力はインバー
タＩＮ１１の入力に接続され、インバータＩＮ１１の出
力はナンド回路ＮＡＮＤ２の他入力に接続されている。
ナンド回路ＮＡＮＤ２の出力はインバータＩＮ１２の入
力に接続され、インバータ１２の出力から不一致信号Ｕ
ＣＩＳが出力される。
ド回路ＮＡＮＤ１の一入力に接続され、ナンド回路ＮＡ
ＮＤ１の他の入力には図２の(c) に示すイネーブル信号
発生部のイネーブル信号ＥＮの出力部が接続されてい
る。ナンド回路ＮＡＮＤ１の出力は、インバータＩＮ７
の入力およびナンド回路ＮＡＮＤ２の一入力に接続され
ている。インバータＩＮ７の出力から一致信号ＣＩＳが
出力される。さらに、インバータ１０の出力はインバー
タＩＮ１１の入力に接続され、インバータＩＮ１１の出
力はナンド回路ＮＡＮＤ２の他入力に接続されている。
ナンド回路ＮＡＮＤ２の出力はインバータＩＮ１２の入
力に接続され、インバータ１２の出力から不一致信号Ｕ
ＣＩＳが出力される。
【００３８】次に、図２の回路の基本的動作を説明す
る。以下に欠陥メモリセルの救済を行わない場合につい
て説明する。図２の(a) に示すアドレス信号処理部で
は、電源投入に伴いＰ−ＭＯＳトランジスタＰＴ３およ
びＮ−ＭＯＳトランジスタＮＴ３のゲートに、ある一定
期間ローレベルとなり、その後ハイレベルとなるパワー
アップ信号ＰＵＰが入力され、このハイレベルの状態が
電源が落とされるまで保持される。ここで、フューズＦ
Ｉが溶断されていない場合には、Ｐ−ＭＯＳトランジス
タＰＴ３のドレイン出力はローレベルに保持される。こ
のローレベルの信号は、ゲートＧＴ１のＮ−ＭＯＳトラ
ンジスタＮＴ１のゲートおよびゲートＧＴ２のＰ−ＭＯ
ＳトランジスタＰＴ２のゲートに入力され、かつ、イン
バータＩＮ１によりレベルが反転されたハイレベルの信
号がゲートＧＴ１のＰ−ＭＯＳトランジスタＰＴ１のゲ
ート、ゲートＧＴ２のＮ−ＭＯＳトランジスタＮＴ２の
ゲートおよびＰ−ＭＯＳトランジスタＰＴ４のゲートに
入力される。これにより、ゲートＧＴ１がオフになり、
ゲートＧＴ２がオンになる。このとき、Ｐ−ＭＯＳトラ
ンジスタＰＴ４がオフとなっていることから、ゲートＧ
Ｔ２のオン状態が保持される。したがって、アドレス信
号ＡＸＩ がゲートＧＴ２を通過して出力ＡＩに現れ、
この出力が図２の(d) におけるＮ−ＭＯＳトランジスタ
ＮＴ６〜ＮＴ１７のゲートに入力される。
る。以下に欠陥メモリセルの救済を行わない場合につい
て説明する。図２の(a) に示すアドレス信号処理部で
は、電源投入に伴いＰ−ＭＯＳトランジスタＰＴ３およ
びＮ−ＭＯＳトランジスタＮＴ３のゲートに、ある一定
期間ローレベルとなり、その後ハイレベルとなるパワー
アップ信号ＰＵＰが入力され、このハイレベルの状態が
電源が落とされるまで保持される。ここで、フューズＦ
Ｉが溶断されていない場合には、Ｐ−ＭＯＳトランジス
タＰＴ３のドレイン出力はローレベルに保持される。こ
のローレベルの信号は、ゲートＧＴ１のＮ−ＭＯＳトラ
ンジスタＮＴ１のゲートおよびゲートＧＴ２のＰ−ＭＯ
ＳトランジスタＰＴ２のゲートに入力され、かつ、イン
バータＩＮ１によりレベルが反転されたハイレベルの信
号がゲートＧＴ１のＰ−ＭＯＳトランジスタＰＴ１のゲ
ート、ゲートＧＴ２のＮ−ＭＯＳトランジスタＮＴ２の
ゲートおよびＰ−ＭＯＳトランジスタＰＴ４のゲートに
入力される。これにより、ゲートＧＴ１がオフになり、
ゲートＧＴ２がオンになる。このとき、Ｐ−ＭＯＳトラ
ンジスタＰＴ４がオフとなっていることから、ゲートＧ
Ｔ２のオン状態が保持される。したがって、アドレス信
号ＡＸＩ がゲートＧＴ２を通過して出力ＡＩに現れ、
この出力が図２の(d) におけるＮ−ＭＯＳトランジスタ
ＮＴ６〜ＮＴ１７のゲートに入力される。
【００３９】同様に、図２の(b) のアドレス信号処理部
では、電源投入に伴いＰ−ＭＯＳトランジスタＰＴ５お
よびＮ−ＭＯＳトランジスタＮＴ４のゲートに、ある一
定期間ローレベルとなり、その後ハイレベルとなるパワ
ーアップ信号ＰＵＰが入力され、このハイレベルの状態
が電源が落とされるまで保持される。ここで、フューズ
ＦＪが溶断されていない場合には、Ｐ−ＭＯＳトランジ
スタＰＴ５のドレイン出力はローレベルに保持される。
このローレベルの信号は、出力ＸＪに現れるとともに、
インバータＩＮ２によりレベルが反転され、ハイレベル
の信号となってＰ−ＭＯＳトランジスタＰＴ６のゲート
に入力される。したがって、Ｐ−ＭＯＳトランジスタＰ
Ｔ６はオフ状態が保持され、当該アドレス信号処理部の
出力ＸＪはローレベルに保持されて、この出力が図２の
(d) におけるＮ−ＭＯＳトランジスタＮＴ１８〜ＮＴ２
０のゲートに入力される。ローレベルのＸＪ信号が入力
されたＮ−ＭＯＳトランジスタＮＴ１８〜ＮＴ２０がオ
フとなる。なお、これらのＮ−ＭＯＳトランジスタＮＴ
１８〜ＮＴ２０は、アドレスのＡ０，Ａ１またはＡ２の
ビットの値によらず回路が動作するために配置されてい
る。たとえば、Ｊ＝２のフューズが溶断されていると、
出力Ｆ２がハイレベルとなり、Ｎ−ＭＯＳトランジスタ
ＮＴ２０がオンしてアドレスの最下位ビットＡ０が無視
された状態で回路が動作する。Ｊ＝４のフューズが溶断
されていると，アドレスの下位２ビットＡ１，Ａ０が無
視される状態となり，Ｊ＝８のフューズが溶断されてい
ると，アドレスの下位３ビットＡ２，Ａ１，Ａ０が無視
される状態となる。これらＪ＝２，４，８のフューズの
溶断により、隣接する多ビットの欠陥が救済される。図
１の回路においては、一つのサブアレイが一つの予備ワ
ードセットを有し、一つの予備ワードセットの予備ワー
ド線の本数が４本であるので、図２の回路を図１の回路
に適用する場合には，Ｎ−ＭＯＳトランジスタＮＴ１８
とこのＮ−ＭＯＳトランジスタＮＴ１８に対応するアド
レス信号処理部の回路（図２(b))は不要となる。
では、電源投入に伴いＰ−ＭＯＳトランジスタＰＴ５お
よびＮ−ＭＯＳトランジスタＮＴ４のゲートに、ある一
定期間ローレベルとなり、その後ハイレベルとなるパワ
ーアップ信号ＰＵＰが入力され、このハイレベルの状態
が電源が落とされるまで保持される。ここで、フューズ
ＦＪが溶断されていない場合には、Ｐ−ＭＯＳトランジ
スタＰＴ５のドレイン出力はローレベルに保持される。
このローレベルの信号は、出力ＸＪに現れるとともに、
インバータＩＮ２によりレベルが反転され、ハイレベル
の信号となってＰ−ＭＯＳトランジスタＰＴ６のゲート
に入力される。したがって、Ｐ−ＭＯＳトランジスタＰ
Ｔ６はオフ状態が保持され、当該アドレス信号処理部の
出力ＸＪはローレベルに保持されて、この出力が図２の
(d) におけるＮ−ＭＯＳトランジスタＮＴ１８〜ＮＴ２
０のゲートに入力される。ローレベルのＸＪ信号が入力
されたＮ−ＭＯＳトランジスタＮＴ１８〜ＮＴ２０がオ
フとなる。なお、これらのＮ−ＭＯＳトランジスタＮＴ
１８〜ＮＴ２０は、アドレスのＡ０，Ａ１またはＡ２の
ビットの値によらず回路が動作するために配置されてい
る。たとえば、Ｊ＝２のフューズが溶断されていると、
出力Ｆ２がハイレベルとなり、Ｎ−ＭＯＳトランジスタ
ＮＴ２０がオンしてアドレスの最下位ビットＡ０が無視
された状態で回路が動作する。Ｊ＝４のフューズが溶断
されていると，アドレスの下位２ビットＡ１，Ａ０が無
視される状態となり，Ｊ＝８のフューズが溶断されてい
ると，アドレスの下位３ビットＡ２，Ａ１，Ａ０が無視
される状態となる。これらＪ＝２，４，８のフューズの
溶断により、隣接する多ビットの欠陥が救済される。図
１の回路においては、一つのサブアレイが一つの予備ワ
ードセットを有し、一つの予備ワードセットの予備ワー
ド線の本数が４本であるので、図２の回路を図１の回路
に適用する場合には，Ｎ−ＭＯＳトランジスタＮＴ１８
とこのＮ−ＭＯＳトランジスタＮＴ１８に対応するアド
レス信号処理部の回路（図２(b))は不要となる。
【００４０】同様に、図２の(c) のイネーブル信号発生
部では、電源投入に伴いＰ−ＭＯＳトランジスタＰＴ７
およびＮ−ＭＯＳトランジスタＮＴ５のゲートに、ある
一定期間ローレベルとなり、その後ハイレベルとなるパ
ワーアップ信号ＰＵＰが入力され、このハイレベルの状
態が電源が落とされるまで保持される。ここで、フュー
ズＦＥＮが溶断されていない場合には、Ｐ−ＭＯＳトラ
ンジスタＰＴ７のドレイン出力はローレベルに保持され
る。このローレベルの信号は、インバータＩＮ３により
レベルが反転され、ハイレベルの信号となってＰ−ＭＯ
ＳトランジスタＰＴ８のゲートに入力される。したがっ
て、Ｐ−ＭＯＳトランジスタＰＴ８はオフ状態が保持さ
れ、当該イネーブル信号発生部の出力ＥＮはローレベル
に保持されて、この出力が図２の(d)におけるナンド回
路ＮＡＮＤ１の他入力に入力される。
部では、電源投入に伴いＰ−ＭＯＳトランジスタＰＴ７
およびＮ−ＭＯＳトランジスタＮＴ５のゲートに、ある
一定期間ローレベルとなり、その後ハイレベルとなるパ
ワーアップ信号ＰＵＰが入力され、このハイレベルの状
態が電源が落とされるまで保持される。ここで、フュー
ズＦＥＮが溶断されていない場合には、Ｐ−ＭＯＳトラ
ンジスタＰＴ７のドレイン出力はローレベルに保持され
る。このローレベルの信号は、インバータＩＮ３により
レベルが反転され、ハイレベルの信号となってＰ−ＭＯ
ＳトランジスタＰＴ８のゲートに入力される。したがっ
て、Ｐ−ＭＯＳトランジスタＰＴ８はオフ状態が保持さ
れ、当該イネーブル信号発生部の出力ＥＮはローレベル
に保持されて、この出力が図２の(d)におけるナンド回
路ＮＡＮＤ１の他入力に入力される。
【００４１】また、図２の(d) の一致・不一致信号生成
部において、ナンド回路ＮＡＮＤ１の他入力には、上述
したようにローレベルのイネーブル信号ＥＮが入力され
ているため、ナンド回路ＮＡＮＤ１の出力は常にハイレ
ベルとなる。このハイレベル出力は、インバータＩＮ７
でレベル反転されてローレベルとなる。すなわち、フュ
ーズセットがメモリセルの欠陥救済のために選択され
ず、フューズＦＩ，ＦＪ，ＦＥＮの溶断が行われていな
ければ、そのフューズセットからローレベルの一致信号
ＣＩＳが出力されることになる。一方、インバータＩＮ
１２の出力である不一致信号ＵＣＩＳは、アドレス信号
が入力された際にハイレベルで出力される。
部において、ナンド回路ＮＡＮＤ１の他入力には、上述
したようにローレベルのイネーブル信号ＥＮが入力され
ているため、ナンド回路ＮＡＮＤ１の出力は常にハイレ
ベルとなる。このハイレベル出力は、インバータＩＮ７
でレベル反転されてローレベルとなる。すなわち、フュ
ーズセットがメモリセルの欠陥救済のために選択され
ず、フューズＦＩ，ＦＪ，ＦＥＮの溶断が行われていな
ければ、そのフューズセットからローレベルの一致信号
ＣＩＳが出力されることになる。一方、インバータＩＮ
１２の出力である不一致信号ＵＣＩＳは、アドレス信号
が入力された際にハイレベルで出力される。
【００４２】これに対して、あるサブアレイのメモリセ
ルに欠陥が生じその救済を行うに際して、当該フューズ
セットを用いる場合には、フューズＦＩ，ＦＪ，ＦＥＮ
が溶断用のフューズプログラムに基づいて溶断される。
図２の(a) においてフューズＦＩが溶断されると、Ｐ−
ＭＯＳトランジスタＰＴ３のドレイン出力は、パワーア
ップ信号ＰＵＰの一時的なローレベル出力によりハイレ
ベルに保持される。このハイレベルの信号は、ゲートＧ
Ｔ１のＮ−ＭＯＳトランジスタＮＴ１のゲートおよびゲ
ートＧＴ２のＰ−ＭＯＳトランジスタＰＴ２のゲートに
入力され、かつ、インバータＩＮ１によりレベルが反転
されたローレベルの信号がゲートＧＴ１のＰ−ＭＯＳト
ランジスタＰＴ１のゲート、ゲートＧＴ２のＮ−ＭＯＳ
トランジスタＮＴ２のゲートおよびＰ−ＭＯＳトランジ
スタＰＴ４のゲートに入力される。これにより、ゲート
ＧＴ１がオンになり、ゲートＧＴ２がオフになる。この
とき、Ｐ−ＭＯＳトランジスタＰＴ４がオンとなってい
ることから、ゲートＧＴ１のオン状態が保持される。し
たがって、アドレス信号ＡＸＩがゲートＧＴ１を通過し
て出力ＡＩに現れ、この出力が図２の(d) におけるＮ−
ＭＯＳトランジスタＮＴ６〜ＮＴ１７のゲートに入力さ
れる。また、フューズＦＩの溶断とともに、図２の(b)
におけるフューズＦＪが溶断された場合には、Ｐ−ＭＯ
ＳトランジスタＰＴ５のドレイン出力が、パワーアップ
信号ＰＵＰの一時的なローレベル出力によりハイレベル
に保持され、インバータＩＮ２を介した出力ＸＪはロー
レベルとなり、図２の(d) におけるＮ−ＭＯＳトランジ
スタＮＴ１８〜ＮＴ２０のゲートに入力される。
ルに欠陥が生じその救済を行うに際して、当該フューズ
セットを用いる場合には、フューズＦＩ，ＦＪ，ＦＥＮ
が溶断用のフューズプログラムに基づいて溶断される。
図２の(a) においてフューズＦＩが溶断されると、Ｐ−
ＭＯＳトランジスタＰＴ３のドレイン出力は、パワーア
ップ信号ＰＵＰの一時的なローレベル出力によりハイレ
ベルに保持される。このハイレベルの信号は、ゲートＧ
Ｔ１のＮ−ＭＯＳトランジスタＮＴ１のゲートおよびゲ
ートＧＴ２のＰ−ＭＯＳトランジスタＰＴ２のゲートに
入力され、かつ、インバータＩＮ１によりレベルが反転
されたローレベルの信号がゲートＧＴ１のＰ−ＭＯＳト
ランジスタＰＴ１のゲート、ゲートＧＴ２のＮ−ＭＯＳ
トランジスタＮＴ２のゲートおよびＰ−ＭＯＳトランジ
スタＰＴ４のゲートに入力される。これにより、ゲート
ＧＴ１がオンになり、ゲートＧＴ２がオフになる。この
とき、Ｐ−ＭＯＳトランジスタＰＴ４がオンとなってい
ることから、ゲートＧＴ１のオン状態が保持される。し
たがって、アドレス信号ＡＸＩがゲートＧＴ１を通過し
て出力ＡＩに現れ、この出力が図２の(d) におけるＮ−
ＭＯＳトランジスタＮＴ６〜ＮＴ１７のゲートに入力さ
れる。また、フューズＦＩの溶断とともに、図２の(b)
におけるフューズＦＪが溶断された場合には、Ｐ−ＭＯ
ＳトランジスタＰＴ５のドレイン出力が、パワーアップ
信号ＰＵＰの一時的なローレベル出力によりハイレベル
に保持され、インバータＩＮ２を介した出力ＸＪはロー
レベルとなり、図２の(d) におけるＮ−ＭＯＳトランジ
スタＮＴ１８〜ＮＴ２０のゲートに入力される。
【００４３】このとき、図２の(c) におけるフューズＦ
ＥＮは、上述のフューズＦＩなどとともに溶断される。
これにより、Ｐ−ＭＯＳトランジスタＰＴ７のドレイン
出力が、パワーアップ信号ＰＵＰの一時的なローレベル
出力によりハイレベルに保持され、イネーブル信号ＥＮ
はハイレベル信号として図２の(d) におけるナンド回路
ＮＡＮＤ１の他入力に入力される。ここで、Ｎ−ＭＯＳ
トランジスタＮＴ６，ＮＴ１０，ＮＴ１４のドレインが
全てローレベルになると、すなわち、プログラムされた
アドレスと入力されたアドレス信号とが一致すると、３
入力ノア回路ＮＯＲの出力がハイレベルとなり、ナンド
回路ＮＡＮＤ１の一入力にハイレベルの信号が入力され
る。図２の(C) のイネーブル信号発生部の出力ＥＮがハ
イレベルであることから、ナンド回路ＮＡＮＤ１の他の
入力にはハイレベルの信号が入力される。ナンド回路Ｎ
ＡＮＤ１の２入力にはハイレベル信号が入力されるの
で、その出力はローレベルとなる。ナンド回路ＮＡＮＤ
１のローレベル出力は、インバータＩＮ７でレベル反転
されてハイレベルとなる。すなわち、フューズセットが
メモリセルの欠陥救済のために選択され、フューズＦ
Ｉ，ＦＪ，ＦＥＮの溶断が行われたならば、そのフュー
ズセットからハイレベルの一致信号ＣＩＳが出力される
ことになる。一方、インバータＩＮ１２の出力である不
一致信号ＵＣＩＳは、ローレベルに切り替わる。
ＥＮは、上述のフューズＦＩなどとともに溶断される。
これにより、Ｐ−ＭＯＳトランジスタＰＴ７のドレイン
出力が、パワーアップ信号ＰＵＰの一時的なローレベル
出力によりハイレベルに保持され、イネーブル信号ＥＮ
はハイレベル信号として図２の(d) におけるナンド回路
ＮＡＮＤ１の他入力に入力される。ここで、Ｎ−ＭＯＳ
トランジスタＮＴ６，ＮＴ１０，ＮＴ１４のドレインが
全てローレベルになると、すなわち、プログラムされた
アドレスと入力されたアドレス信号とが一致すると、３
入力ノア回路ＮＯＲの出力がハイレベルとなり、ナンド
回路ＮＡＮＤ１の一入力にハイレベルの信号が入力され
る。図２の(C) のイネーブル信号発生部の出力ＥＮがハ
イレベルであることから、ナンド回路ＮＡＮＤ１の他の
入力にはハイレベルの信号が入力される。ナンド回路Ｎ
ＡＮＤ１の２入力にはハイレベル信号が入力されるの
で、その出力はローレベルとなる。ナンド回路ＮＡＮＤ
１のローレベル出力は、インバータＩＮ７でレベル反転
されてハイレベルとなる。すなわち、フューズセットが
メモリセルの欠陥救済のために選択され、フューズＦ
Ｉ，ＦＪ，ＦＥＮの溶断が行われたならば、そのフュー
ズセットからハイレベルの一致信号ＣＩＳが出力される
ことになる。一方、インバータＩＮ１２の出力である不
一致信号ＵＣＩＳは、ローレベルに切り替わる。
【００４４】行デコーダイネーブル信号生成部４は、ア
ンド回路ＡＮＤ４からなり、各フューズセットＦＳ０〜
ＦＳ７から出力された不一致信号ＵＣＩＳの論理積を取
り、その結果を行デコーダイネーブル信号ＲＤＥＮとし
て、サブアレイ選択信号生成部８に出力する。具体的に
は、メモリアレイ１のメモリセルＭＣＬに欠陥がない場
合、すなわち、いずれのフューズセットＦＳ０〜ＦＳ７
のフューズも溶断されていない場合にはハイレベルの行
デコーダイネーブル信号ＲＤＥＮを出力し、メモリセル
ＭＣＬに欠陥が発生し、救済を行うためいずれかのフュ
ーズセットＦＳ０〜ＦＳ７のフューズが溶断された場合
には、ローレベルの行デコーダイネーブル信号ＲＤＥＮ
を出力する。
ンド回路ＡＮＤ４からなり、各フューズセットＦＳ０〜
ＦＳ７から出力された不一致信号ＵＣＩＳの論理積を取
り、その結果を行デコーダイネーブル信号ＲＤＥＮとし
て、サブアレイ選択信号生成部８に出力する。具体的に
は、メモリアレイ１のメモリセルＭＣＬに欠陥がない場
合、すなわち、いずれのフューズセットＦＳ０〜ＦＳ７
のフューズも溶断されていない場合にはハイレベルの行
デコーダイネーブル信号ＲＤＥＮを出力し、メモリセル
ＭＣＬに欠陥が発生し、救済を行うためいずれかのフュ
ーズセットＦＳ０〜ＦＳ７のフューズが溶断された場合
には、ローレベルの行デコーダイネーブル信号ＲＤＥＮ
を出力する。
【００４５】冗長イネーブル信号生成部５は、ノア回路
ＮＯＲ５からなり、各フューズセットＦＳ０〜ＦＳ７か
ら出力された一致信号ＣＩＳの否定的論理和をとり、そ
の結果を冗長イネーブル信号ＲＲＥＮ として、各サブ
アレイSUB0〜SUB7の予備ドライバセットＳＤＲＳおよび
アドレスミドル信号生成部６に出力する。具体的には、
メモリアレイ１のメモリセルＭＣＬに欠陥がなく、いず
れのフューズセットＦＳ０〜ＦＳ７のフューズも溶断さ
れていない場合には、ハイレベルでノンアクティブの冗
長イネーブル信号ＲＲＥＮ を出力し、メモリセルＭＣ
Ｌに欠陥が発生し、救済を行うためにいずれかのフュー
ズセットＦＳ０〜ＦＳ７のフューズが溶断された場合に
はローレベルでアクティブの冗長イネーブル信号ＲＲＥ
Ｎ を出力する。
ＮＯＲ５からなり、各フューズセットＦＳ０〜ＦＳ７か
ら出力された一致信号ＣＩＳの否定的論理和をとり、そ
の結果を冗長イネーブル信号ＲＲＥＮ として、各サブ
アレイSUB0〜SUB7の予備ドライバセットＳＤＲＳおよび
アドレスミドル信号生成部６に出力する。具体的には、
メモリアレイ１のメモリセルＭＣＬに欠陥がなく、いず
れのフューズセットＦＳ０〜ＦＳ７のフューズも溶断さ
れていない場合には、ハイレベルでノンアクティブの冗
長イネーブル信号ＲＲＥＮ を出力し、メモリセルＭＣ
Ｌに欠陥が発生し、救済を行うためにいずれかのフュー
ズセットＦＳ０〜ＦＳ７のフューズが溶断された場合に
はローレベルでアクティブの冗長イネーブル信号ＲＲＥ
Ｎ を出力する。
【００４６】アドレスミドル信号生成部６は、８個のア
ンド回路ＡＮＤ６が並列に配置されて構成され、冗長イ
ネーブル信号生成部５から出力された冗長イネーブル信
号ＲＲＥＮ とアドレス入力部２の任意の出力との論理
積をとり、その結果をアドレスミドル信号ＲＦＭとし
て、各サブアレイSUB0〜SUB7に対応する行デコーダRWD0
〜RWD7のアドレスミドル信号用デコーダ１２に出力す
る。このアンド回路ＡＮＤ６の数は、プリデコード方式
により変化する。
ンド回路ＡＮＤ６が並列に配置されて構成され、冗長イ
ネーブル信号生成部５から出力された冗長イネーブル信
号ＲＲＥＮ とアドレス入力部２の任意の出力との論理
積をとり、その結果をアドレスミドル信号ＲＦＭとし
て、各サブアレイSUB0〜SUB7に対応する行デコーダRWD0
〜RWD7のアドレスミドル信号用デコーダ１２に出力す
る。このアンド回路ＡＮＤ６の数は、プリデコード方式
により変化する。
【００４７】アドレスロー信号生成部７は、４個のアン
ド回路ＡＮＤ７が並列に配置されて構成され、アドレス
入力部２の任意の複数出力の論理積をとり、その結果を
アドレスロー信号ＲＦＬとして、各サブアレイSUB0〜SU
B7の行デコーダRWD0〜RWD7のアドレスロー信号用デコー
ダ１３に出力する。
ド回路ＡＮＤ７が並列に配置されて構成され、アドレス
入力部２の任意の複数出力の論理積をとり、その結果を
アドレスロー信号ＲＦＬとして、各サブアレイSUB0〜SU
B7の行デコーダRWD0〜RWD7のアドレスロー信号用デコー
ダ１３に出力する。
【００４８】サブアレイ選択信号生成部８は、並列に配
置された８個のアンド回路ＡＮＤ８と、フューズセット
ＦＳ０〜ＦＳ７の各々に一対一に対応して同じく８個並
列に配置されたオア回路ＯＲ８とから構成されている。
各アンド回路ＡＮＤ８は、行デコーダイネーブル信号生
成部４から出力された行デコーダイネーブル信号ＲＤＥ
Ｎとアドレス入力部２の任意の出力との論理積をとる。
各オア回路ＯＲ８は、各アンド回路ＡＮＤ８の出力とフ
ューズセットＦＳ０〜ＦＳ７から出力された一致信号Ｃ
ＩＳとの論理和をとり、その論理和の結果をサブアレイ
選択信号ＳＳとして、それぞれ各サブアレイSUB0〜SUB7
に対応する行デコーダRWD0〜RWD7のアドレスロー信号用
デコーダ１３に出力する。
置された８個のアンド回路ＡＮＤ８と、フューズセット
ＦＳ０〜ＦＳ７の各々に一対一に対応して同じく８個並
列に配置されたオア回路ＯＲ８とから構成されている。
各アンド回路ＡＮＤ８は、行デコーダイネーブル信号生
成部４から出力された行デコーダイネーブル信号ＲＤＥ
Ｎとアドレス入力部２の任意の出力との論理積をとる。
各オア回路ＯＲ８は、各アンド回路ＡＮＤ８の出力とフ
ューズセットＦＳ０〜ＦＳ７から出力された一致信号Ｃ
ＩＳとの論理和をとり、その論理和の結果をサブアレイ
選択信号ＳＳとして、それぞれ各サブアレイSUB0〜SUB7
に対応する行デコーダRWD0〜RWD7のアドレスロー信号用
デコーダ１３に出力する。
【００４９】次に、上記構成による動作を説明する。フ
ューズセットＦＳ０〜ＦＳ７の各フューズが溶断されて
いない場合には、各フューズセットＦＳ０〜ＦＳ７から
はローレベルの一致信号ＣＩＳとハイレベルの不一致信
号ＵＣＩＳが出力され、冗長イネーブル信号ＲＲＥＮ
はハイレベル、行デコーダイネーブル信号ＲＤＥＮはハ
イレベルである。
ューズセットＦＳ０〜ＦＳ７の各フューズが溶断されて
いない場合には、各フューズセットＦＳ０〜ＦＳ７から
はローレベルの一致信号ＣＩＳとハイレベルの不一致信
号ＵＣＩＳが出力され、冗長イネーブル信号ＲＲＥＮ
はハイレベル、行デコーダイネーブル信号ＲＤＥＮはハ
イレベルである。
【００５０】ここで、アドレス入力部２に所定のアドレ
ス信号が入力されると、そのアドレス信号と反転作用を
受けた信号とが各フューズセットＦＳ０〜ＦＳ７、アド
レスミドル信号生成部６、アドレスロー信号生成部７お
よびサブアレイ選択信号生成部８に出力される。冗長イ
ネーブル信号ＲＲＥＮ がハイレベルで出力されている
ので、アドレスミドル信号生成部６およびアドレスロー
信号生成部７のアドレス指定に対応した一のアンド回路
ＡＮＤ６，ＡＮＤ７からハイレベルのアドレスミドル信
号ＲＦＭおよびアドレスロー信号ＲＦＬが各サブアレイ
SUB0〜SUB7に出力される。加えて、行デコーダイネーブ
ル信号ＲＤＥＮがハイレベルで出力されることから、サ
ブアレイ選択信号生成部８のアンド回路ＡＮＤ８のう
ち、アドレス指定に対応した一のアンド回路ＡＮＤ８か
らハイレベルの信号が出力される。その結果、同じくア
ドレス指定に対応した一のオア回路ＯＲ８から一のサブ
アレイ選択信号ＳＳが、アドレス指定のサブアレイ、た
とえばサブアレイSUB0のアドレスロー信号用デコーダ１
３に出力される。
ス信号が入力されると、そのアドレス信号と反転作用を
受けた信号とが各フューズセットＦＳ０〜ＦＳ７、アド
レスミドル信号生成部６、アドレスロー信号生成部７お
よびサブアレイ選択信号生成部８に出力される。冗長イ
ネーブル信号ＲＲＥＮ がハイレベルで出力されている
ので、アドレスミドル信号生成部６およびアドレスロー
信号生成部７のアドレス指定に対応した一のアンド回路
ＡＮＤ６，ＡＮＤ７からハイレベルのアドレスミドル信
号ＲＦＭおよびアドレスロー信号ＲＦＬが各サブアレイ
SUB0〜SUB7に出力される。加えて、行デコーダイネーブ
ル信号ＲＤＥＮがハイレベルで出力されることから、サ
ブアレイ選択信号生成部８のアンド回路ＡＮＤ８のう
ち、アドレス指定に対応した一のアンド回路ＡＮＤ８か
らハイレベルの信号が出力される。その結果、同じくア
ドレス指定に対応した一のオア回路ＯＲ８から一のサブ
アレイ選択信号ＳＳが、アドレス指定のサブアレイ、た
とえばサブアレイSUB0のアドレスロー信号用デコーダ１
３に出力される。
【００５１】各サブアレイSUB0〜SUB7のアドレスミドル
信号用デコーダ１２では、一のハイレベルのアドレスミ
ドル信号ＲＦＭの入力に伴い、アドレス指定に対応した
一のナンド回路ＮＡＮＤから、その出力が接続されたワ
ードセットに対してローレベルでアクティブの信号が出
力される。しかし、そのワードセットの各ドライバＤＲ
Ｖは、アドレスロー信号用デコーダ１３のハイレベルで
アクティブの信号が入力されなければ駆動状態とはなら
ない。また、各サブアレイSUB0〜SUB7の予備ワードセッ
トＳＷＬＳには、ノンアクティブなハイレベルの冗長イ
ネーブル信号ＲＲＥＮ が入力されているため、たとえ
アドレスロー信号用デコーダ１３のハイレベルでアクテ
ィブの信号が入力されても駆動状態に遷移しない。この
ハイレベルでアクティブの信号は、アドレス指定されサ
ブアレイ選択信号ＳＳが入力されたサブアレイ（本例で
は、サブアレイSUB0）のアドレスロー信号用デコーダ１
３の一のアンド回路ＡＮＤからのみ出力される。これに
より、指定のサブアレイSUB0の一のワードセットにおけ
る４個のドライバＤＲＶのうち一のドライバＤＲＶのみ
駆動状態となり、アドレスで指定された一のワード線が
励起されて、情報の読み出しあるいは書き込みが行われ
る。
信号用デコーダ１２では、一のハイレベルのアドレスミ
ドル信号ＲＦＭの入力に伴い、アドレス指定に対応した
一のナンド回路ＮＡＮＤから、その出力が接続されたワ
ードセットに対してローレベルでアクティブの信号が出
力される。しかし、そのワードセットの各ドライバＤＲ
Ｖは、アドレスロー信号用デコーダ１３のハイレベルで
アクティブの信号が入力されなければ駆動状態とはなら
ない。また、各サブアレイSUB0〜SUB7の予備ワードセッ
トＳＷＬＳには、ノンアクティブなハイレベルの冗長イ
ネーブル信号ＲＲＥＮ が入力されているため、たとえ
アドレスロー信号用デコーダ１３のハイレベルでアクテ
ィブの信号が入力されても駆動状態に遷移しない。この
ハイレベルでアクティブの信号は、アドレス指定されサ
ブアレイ選択信号ＳＳが入力されたサブアレイ（本例で
は、サブアレイSUB0）のアドレスロー信号用デコーダ１
３の一のアンド回路ＡＮＤからのみ出力される。これに
より、指定のサブアレイSUB0の一のワードセットにおけ
る４個のドライバＤＲＶのうち一のドライバＤＲＶのみ
駆動状態となり、アドレスで指定された一のワード線が
励起されて、情報の読み出しあるいは書き込みが行われ
る。
【００５２】ここで、たとえばサブアレイSUB0における
一のメモリセルＭＣＬに欠陥が生じその救済を行う場
合、所定のフューズセットＦＳ０のフューズが溶断され
る。これにより、フューズセットＦＳ０からは、不一致
信号ＵＣＩＳはローレベルで出力されるとともに、一致
信号ＣＩＳはハイレベルで出力される。フューズセット
ＦＳ０からローレベルの不一致信号ＵＣＩＳが出力され
たことに伴い、行デコーダイネーブル信号生成部４から
はローレベルの行デコーダイネーブル信号ＲＤＥＮが出
力される。したがって、サブアレイ選択信号生成部８の
いずれのアンド回路ＡＮＤ８からもハイレベルの信号は
出力されない。
一のメモリセルＭＣＬに欠陥が生じその救済を行う場
合、所定のフューズセットＦＳ０のフューズが溶断され
る。これにより、フューズセットＦＳ０からは、不一致
信号ＵＣＩＳはローレベルで出力されるとともに、一致
信号ＣＩＳはハイレベルで出力される。フューズセット
ＦＳ０からローレベルの不一致信号ＵＣＩＳが出力され
たことに伴い、行デコーダイネーブル信号生成部４から
はローレベルの行デコーダイネーブル信号ＲＤＥＮが出
力される。したがって、サブアレイ選択信号生成部８の
いずれのアンド回路ＡＮＤ８からもハイレベルの信号は
出力されない。
【００５３】一方、フューズセットＦＳ０からハイレベ
ルの一致信号ＣＩＳが出力されたことに伴い、冗長イネ
ーブル信号生成部５からは冗長イネーブル信号ＲＲＥＮ
はアクティブのローレベルで各サブアレイSUB0〜SUB7
の予備ワードセットＳＷＬＳにそれぞれ出力されるとと
もに、アドレスミドル信号生成部６に出力される。ロー
レベルの冗長イネーブル信号ＲＲＥＮ の入力に伴い、
アドレスミドル信号生成部６のいずれのアンド回路ＡＮ
Ｄ６からもハイレベルのアドレスミドル信号ＲＦＭは出
力されない。したがって、各サブアレイSUB0〜SUB7のア
ドレスミドル信号用デコーダ１２には、ローレベルのア
ドレスミドル信号ＲＦＭしか入力されないため、全ての
デコーダ１２の出力はノンアクティブのハイレベルとな
り、各ワードセットＷＬＳ０〜ＷＬＳｎは、たとえアド
レスロー信号用デコーダ１３のハイレベルでアクティブ
の信号が入力されても駆動状態に遷移しない。
ルの一致信号ＣＩＳが出力されたことに伴い、冗長イネ
ーブル信号生成部５からは冗長イネーブル信号ＲＲＥＮ
はアクティブのローレベルで各サブアレイSUB0〜SUB7
の予備ワードセットＳＷＬＳにそれぞれ出力されるとと
もに、アドレスミドル信号生成部６に出力される。ロー
レベルの冗長イネーブル信号ＲＲＥＮ の入力に伴い、
アドレスミドル信号生成部６のいずれのアンド回路ＡＮ
Ｄ６からもハイレベルのアドレスミドル信号ＲＦＭは出
力されない。したがって、各サブアレイSUB0〜SUB7のア
ドレスミドル信号用デコーダ１２には、ローレベルのア
ドレスミドル信号ＲＦＭしか入力されないため、全ての
デコーダ１２の出力はノンアクティブのハイレベルとな
り、各ワードセットＷＬＳ０〜ＷＬＳｎは、たとえアド
レスロー信号用デコーダ１３のハイレベルでアクティブ
の信号が入力されても駆動状態に遷移しない。
【００５４】これに対して、アドレスロー信号生成部７
のアンド回路ＡＮＤ７への入力は、アドレス入力部２の
出力信号のみであるので、アドレス指定に対応したアン
ド回路ＡＮＤ７からハイレベルのアドレスロー信号ＲＦ
Ｌが各サブアレイSUB0〜SUB7のアドレスロー信号用デコ
ーダ１３にそれぞれ出力される。また、フューズセット
ＦＳ０からの一致信号ＣＩＳがハイレベルで出力されて
いるので、サブアレイ選択信号生成部８における対応す
る一のオア回路ＯＲ８のみから一のサブアレイ選択信号
ＳＳが、アドレス指定のサブアレイ、たとえばサブアレ
イSUB0のアドレスロー信号用デコーダ１３に出力され
る。
のアンド回路ＡＮＤ７への入力は、アドレス入力部２の
出力信号のみであるので、アドレス指定に対応したアン
ド回路ＡＮＤ７からハイレベルのアドレスロー信号ＲＦ
Ｌが各サブアレイSUB0〜SUB7のアドレスロー信号用デコ
ーダ１３にそれぞれ出力される。また、フューズセット
ＦＳ０からの一致信号ＣＩＳがハイレベルで出力されて
いるので、サブアレイ選択信号生成部８における対応す
る一のオア回路ＯＲ８のみから一のサブアレイ選択信号
ＳＳが、アドレス指定のサブアレイ、たとえばサブアレ
イSUB0のアドレスロー信号用デコーダ１３に出力され
る。
【００５５】これにより、ハイレベルでアクティブの信
号が、アドレス指定されサブアレイ選択信号ＳＳが入力
されたサブアレイ（本例では、サブアレイSUB0）のアド
レスロー信号用デコーダ１３の一のアンド回路ＡＮＤ１
１からのみ出力される。 これにより、指定のサブアレ
イSUB0の予備ワードセットＳＷＬＳにおける４個のドラ
イバＳＤＲＶのうち一のドライバＳＤＲＶのみ駆動状態
となり、一の予備ワード線が励起されて、一のワード線
単位でメモリセルＭＣＬの置換が行われる。
号が、アドレス指定されサブアレイ選択信号ＳＳが入力
されたサブアレイ（本例では、サブアレイSUB0）のアド
レスロー信号用デコーダ１３の一のアンド回路ＡＮＤ１
１からのみ出力される。 これにより、指定のサブアレ
イSUB0の予備ワードセットＳＷＬＳにおける４個のドラ
イバＳＤＲＶのうち一のドライバＳＤＲＶのみ駆動状態
となり、一の予備ワード線が励起されて、一のワード線
単位でメモリセルＭＣＬの置換が行われる。
【００５６】なお、上記の説明では、サブアレイSUB0の
メモリセルＭＣＬに欠陥が発生した場合に、フューズセ
ットＦＳ０を選択して同一のサブアレイSUB0の予備ワー
ドセットＳＷＬＳにより救済する動作について説明した
が、欠陥が発生したサブアレイSUB0と同一のサブアレイ
SUB0内の予備ワードセットＳＷＬＳを用いることなく、
他のメモリアレイSUB1〜SUB7の予備ワードセットＳＷＬ
Ｓの一つを用いて救済することも可能である。
メモリセルＭＣＬに欠陥が発生した場合に、フューズセ
ットＦＳ０を選択して同一のサブアレイSUB0の予備ワー
ドセットＳＷＬＳにより救済する動作について説明した
が、欠陥が発生したサブアレイSUB0と同一のサブアレイ
SUB0内の予備ワードセットＳＷＬＳを用いることなく、
他のメモリアレイSUB1〜SUB7の予備ワードセットＳＷＬ
Ｓの一つを用いて救済することも可能である。
【００５７】この場合は、用いる予備ワードセットＳＷ
ＬＳを有するサブアレイSUB1〜SUB7、たとえばサブアレ
イSUB5に一対一対応で設けられた一のフューズセットＦ
Ｓ５が選択され、そのフューズが溶断されることにな
る。これにより、選択されたフューズセットＦＳ５から
ハイレベルの一致信号ＣＩＳが出力され、サブアレイ選
択信号生成部８のフューズセットＦＳ５に対応したオア
回路ＯＲ８からハイレベルのサブアレイ選択信号ＳＳが
該当するサブアレイSUB5のアドレスロー信号用デコーダ
１３に出力される。これに伴い、そのデコーダ１３から
ハイレベルでアクティブの信号が該当の予備ワードセッ
トＳＷＬＳの各予備ドライバＳＤＲＶに出力される。こ
のとき、冗長イネーブル信号ＲＲＥＮ がローレベルで
あるため、サブアレイSUB5の予備ワードセットＳＷＬＳ
における４個のドライバＳＤＲＶのうち一のドライバＳ
ＤＲＶのみ駆動状態となり、一の予備ワード線が励起さ
れて、サブアレイSUB0の欠陥のあるワード線がサブアレ
イSUB5の予備ワード線に置換される。また，サブアレイ
ＳＵＢＯの予備ワードセットＳＷＬＳの４本の予備ワー
ド線のそれぞれにフューズセットＦＳ０〜ＦＳ３を対応
させて、４本のワード線の欠陥を一つの予備ワードセッ
トで救済することもできる。ここでフューズセットのフ
ューズ溶断のプログラムの一例を示す。アドレスＡ１１
〜Ａ０＝(0,0,0,0,0,0,0,0,0,0,0,1) のワード線に欠陥
が発生した場合には、図２の(a) のアドレス信号処理部
のＩ＝０のフューズと図２の(c) のイネーブル信号発生
部のフューズＦＥＮの２つが溶断されることになる。
ＬＳを有するサブアレイSUB1〜SUB7、たとえばサブアレ
イSUB5に一対一対応で設けられた一のフューズセットＦ
Ｓ５が選択され、そのフューズが溶断されることにな
る。これにより、選択されたフューズセットＦＳ５から
ハイレベルの一致信号ＣＩＳが出力され、サブアレイ選
択信号生成部８のフューズセットＦＳ５に対応したオア
回路ＯＲ８からハイレベルのサブアレイ選択信号ＳＳが
該当するサブアレイSUB5のアドレスロー信号用デコーダ
１３に出力される。これに伴い、そのデコーダ１３から
ハイレベルでアクティブの信号が該当の予備ワードセッ
トＳＷＬＳの各予備ドライバＳＤＲＶに出力される。こ
のとき、冗長イネーブル信号ＲＲＥＮ がローレベルで
あるため、サブアレイSUB5の予備ワードセットＳＷＬＳ
における４個のドライバＳＤＲＶのうち一のドライバＳ
ＤＲＶのみ駆動状態となり、一の予備ワード線が励起さ
れて、サブアレイSUB0の欠陥のあるワード線がサブアレ
イSUB5の予備ワード線に置換される。また，サブアレイ
ＳＵＢＯの予備ワードセットＳＷＬＳの４本の予備ワー
ド線のそれぞれにフューズセットＦＳ０〜ＦＳ３を対応
させて、４本のワード線の欠陥を一つの予備ワードセッ
トで救済することもできる。ここでフューズセットのフ
ューズ溶断のプログラムの一例を示す。アドレスＡ１１
〜Ａ０＝(0,0,0,0,0,0,0,0,0,0,0,1) のワード線に欠陥
が発生した場合には、図２の(a) のアドレス信号処理部
のＩ＝０のフューズと図２の(c) のイネーブル信号発生
部のフューズＦＥＮの２つが溶断されることになる。
【００５８】以上説明したように、本第１の実施例によ
れば、あるサブアレイに欠陥が生じた場合に、同一のサ
ブアレイ内に設けられた予備ワードセットＳＷＬＳの予
備ワード線ＷＳＡ〜ＷＳＤを用いて救済できることはも
とより、異なるサブアレイの予備ワードセットＳＷＬＳ
を用いても救済できるため、従来の冗長回路に比べて救
済効率の向上を図れ、製造時の歩留りの向上も図れる利
点がある。なお、本第１の実施例においては、各サブア
レイに一つの予備ワードセットとフューズセットとを対
応付けて設けているが、８個のサブアレイのうちの６個
だけというように、一部のサブアレイのみに予備ワード
セットとフューズセットとを設けてもよい。このとき、
各フューズセットはメモリアレイ１の全てのワード線の
アドレスを置換できる。
れば、あるサブアレイに欠陥が生じた場合に、同一のサ
ブアレイ内に設けられた予備ワードセットＳＷＬＳの予
備ワード線ＷＳＡ〜ＷＳＤを用いて救済できることはも
とより、異なるサブアレイの予備ワードセットＳＷＬＳ
を用いても救済できるため、従来の冗長回路に比べて救
済効率の向上を図れ、製造時の歩留りの向上も図れる利
点がある。なお、本第１の実施例においては、各サブア
レイに一つの予備ワードセットとフューズセットとを対
応付けて設けているが、８個のサブアレイのうちの６個
だけというように、一部のサブアレイのみに予備ワード
セットとフューズセットとを設けてもよい。このとき、
各フューズセットはメモリアレイ１の全てのワード線の
アドレスを置換できる。
【００５９】図３は、本発明に係る冗長回路の第２の実
施例を示す回路図である。本実施例が前記第１の実施例
と異なる点は以下の点にある。すなわち、実施例１で
は、８個のフューズセットＦＳ０〜ＦＳ７を８個のサブ
アレイSUB0〜SUB7の予備ワードセットに一対一に対応さ
せて、あるサブアレイに欠陥が生じた場合に、同一のサ
ブアレイ内に設けられた予備ワードセットＳＷＬＳの予
備ワード線ＷＳＡ〜ＷＳＤのみならず異なるサブアレイ
の予備ワードセットＳＷＬＳを用いても救済できるよう
に構成して、従来よりも救済効率を高めている。これに
対して、本実施例では、フューズセットアレイにおい
て、どのフューズセットを用いても任意に一致信号の出
力先であるサブアレイを選択できように構成し、フュー
ズセットと冗長を用いるサブアレイとの関係を多対多対
応として、救済効率の向上を図っている。
施例を示す回路図である。本実施例が前記第１の実施例
と異なる点は以下の点にある。すなわち、実施例１で
は、８個のフューズセットＦＳ０〜ＦＳ７を８個のサブ
アレイSUB0〜SUB7の予備ワードセットに一対一に対応さ
せて、あるサブアレイに欠陥が生じた場合に、同一のサ
ブアレイ内に設けられた予備ワードセットＳＷＬＳの予
備ワード線ＷＳＡ〜ＷＳＤのみならず異なるサブアレイ
の予備ワードセットＳＷＬＳを用いても救済できるよう
に構成して、従来よりも救済効率を高めている。これに
対して、本実施例では、フューズセットアレイにおい
て、どのフューズセットを用いても任意に一致信号の出
力先であるサブアレイを選択できように構成し、フュー
ズセットと冗長を用いるサブアレイとの関係を多対多対
応として、救済効率の向上を図っている。
【００６０】本実施例の回路構成を示す図３と第１の実
施例の回路構成を示す図１とは、フューズセットアレイ
３Ａと３の構成が異なるのみで、他の構成は両図とも同
一であるため、図３のフューズセットアレイ３Ａの構成
を図４の回路図を用いて説明する。
施例の回路構成を示す図１とは、フューズセットアレイ
３Ａと３の構成が異なるのみで、他の構成は両図とも同
一であるため、図３のフューズセットアレイ３Ａの構成
を図４の回路図を用いて説明する。
【００６１】本実施例におけるフューズセットアレイ３
Ａは、ｎ個のフューズセットＦＳ０〜ＦＳｎと、ｎ個の
一致信号線選択回路ＬＳＬ０〜ＬＳＬｎと、図３におけ
るサブアレイ選択信号生成部８の各サブアレイ対応で設
けられたオア回路ＯＲ８にそれぞれ接続される８本の一
致信号出力線に接続される８本の信号線ＳＧＬ０〜ＳＧ
Ｌ７と、信号線ＳＧＬ０〜ＳＧＬ７の一端側に接続され
たＰ−ＭＯＳトランジスタＰＴＬ０〜ＰＴＬ７と、信号
線ＳＧＬ０〜ＳＧＬ７の他端側、すなわち一致信号出力
線との接続部に設けられたドライバ回路ＤＲ０〜ＤＲ７
とから構成されている。
Ａは、ｎ個のフューズセットＦＳ０〜ＦＳｎと、ｎ個の
一致信号線選択回路ＬＳＬ０〜ＬＳＬｎと、図３におけ
るサブアレイ選択信号生成部８の各サブアレイ対応で設
けられたオア回路ＯＲ８にそれぞれ接続される８本の一
致信号出力線に接続される８本の信号線ＳＧＬ０〜ＳＧ
Ｌ７と、信号線ＳＧＬ０〜ＳＧＬ７の一端側に接続され
たＰ−ＭＯＳトランジスタＰＴＬ０〜ＰＴＬ７と、信号
線ＳＧＬ０〜ＳＧＬ７の他端側、すなわち一致信号出力
線との接続部に設けられたドライバ回路ＤＲ０〜ＤＲ７
とから構成されている。
【００６２】各フューズセットＦＳ０〜ＦＳｎは、アド
レス入力部２の出力に対して並列に接続され、それぞれ
図２で示した回路構成と同等の回路構成を有しており、
その動作も同等であるため、ここでは構成および動作の
説明を省略する。ここでフューズセットの数ｎは、本例
の場合、一致信号ＣＩＳの数以上、すなわち「８」以上
に設定される。具体的には、ワード単線の欠陥（ビット
不良も含む）と隣合う２本以上の欠陥の発生の割合によ
り「８」〜「３２」の値に適宜設定される。たとえば、
１００％２本以上の欠陥であれば「８」、１００％単独
欠陥であれば「３２」に設定される。これは、一つの予
備ワードセットが４本の予備ワード線からなるからであ
る。
レス入力部２の出力に対して並列に接続され、それぞれ
図２で示した回路構成と同等の回路構成を有しており、
その動作も同等であるため、ここでは構成および動作の
説明を省略する。ここでフューズセットの数ｎは、本例
の場合、一致信号ＣＩＳの数以上、すなわち「８」以上
に設定される。具体的には、ワード単線の欠陥（ビット
不良も含む）と隣合う２本以上の欠陥の発生の割合によ
り「８」〜「３２」の値に適宜設定される。たとえば、
１００％２本以上の欠陥であれば「８」、１００％単独
欠陥であれば「３２」に設定される。これは、一つの予
備ワードセットが４本の予備ワード線からなるからであ
る。
【００６３】各一致信号線選択回路ＬＳＬ０〜ＬＳＬｎ
は、各フューズセットＦＳ０〜ＦＳｎの一致信号ＣＩＳ
の出力部にそれぞれ設けられており、各々が８個のＮ−
ＭＯＳトランジスタＮ０〜Ｎ７と、８個のフューズｆ0
〜ｆ7 とから構成されている。各一致信号線選択回路Ｌ
ＳＬ０〜ＬＳＬｎにおける各Ｎ−ＭＯＳトランジスタＮ
０〜Ｎ７のソースは接地され、各ドレインはそれぞれフ
ューズｆ0 〜ｆ7 の一端に接続されており、各ゲートは
フューズセットＦＳ０〜ＦＳｎの一致信号ＣＩＳの出力
ラインに接続されている。また、各フューズｆ0 〜ｆ7
の他端はそれぞれ信号線ＳＧＬ０〜ＳＧＬ７に接続され
ている。具体的には、フューズｆ0 の他端は信号線ＳＧ
Ｌ０に、フューズｆ1 の他端は信号線ＳＧＬ１に、フュ
ーズｆ2 の他端は信号線ＳＧＬ２に、フューズｆ3 の他
端は信号線ＳＧＬ３に、フューズｆ4 の他端は信号線Ｓ
ＧＬ４に、フューズｆ5 の他端は信号線ＳＧＬ５に、フ
ューズｆ6 の他端は信号線ＳＧＬ６に、フューズｆ7 の
他端は信号線ＳＧＬ７にそれぞれ接続されている。これ
らフューズｆ0 〜ｆ7 の溶断は、レーザにより行われる
が、この場合、フューズセットの一致信号ＣＩＳの出力
を所望する信号線ＳＧＬ０〜ＳＧＬ７に接続された一の
フューズを残して溶断される。
は、各フューズセットＦＳ０〜ＦＳｎの一致信号ＣＩＳ
の出力部にそれぞれ設けられており、各々が８個のＮ−
ＭＯＳトランジスタＮ０〜Ｎ７と、８個のフューズｆ0
〜ｆ7 とから構成されている。各一致信号線選択回路Ｌ
ＳＬ０〜ＬＳＬｎにおける各Ｎ−ＭＯＳトランジスタＮ
０〜Ｎ７のソースは接地され、各ドレインはそれぞれフ
ューズｆ0 〜ｆ7 の一端に接続されており、各ゲートは
フューズセットＦＳ０〜ＦＳｎの一致信号ＣＩＳの出力
ラインに接続されている。また、各フューズｆ0 〜ｆ7
の他端はそれぞれ信号線ＳＧＬ０〜ＳＧＬ７に接続され
ている。具体的には、フューズｆ0 の他端は信号線ＳＧ
Ｌ０に、フューズｆ1 の他端は信号線ＳＧＬ１に、フュ
ーズｆ2 の他端は信号線ＳＧＬ２に、フューズｆ3 の他
端は信号線ＳＧＬ３に、フューズｆ4 の他端は信号線Ｓ
ＧＬ４に、フューズｆ5 の他端は信号線ＳＧＬ５に、フ
ューズｆ6 の他端は信号線ＳＧＬ６に、フューズｆ7 の
他端は信号線ＳＧＬ７にそれぞれ接続されている。これ
らフューズｆ0 〜ｆ7 の溶断は、レーザにより行われる
が、この場合、フューズセットの一致信号ＣＩＳの出力
を所望する信号線ＳＧＬ０〜ＳＧＬ７に接続された一の
フューズを残して溶断される。
【００６４】各信号線ＳＧＬ０〜ＳＧＬ７は、上述した
ように、各一致信号線選択回路ＬＳＬ０〜ＬＳＬ７の各
フューズｆ0 〜ｆ7 の他端と接続されるとともに、その
一端はそれぞれＰ−ＭＯＳトランジスタＰＴＬ０〜ＰＴ
Ｌ７のドレインに接続され、他端はそれぞれドライバ回
路ＤＲ０〜ＤＲ７に接続されている。
ように、各一致信号線選択回路ＬＳＬ０〜ＬＳＬ７の各
フューズｆ0 〜ｆ7 の他端と接続されるとともに、その
一端はそれぞれＰ−ＭＯＳトランジスタＰＴＬ０〜ＰＴ
Ｌ７のドレインに接続され、他端はそれぞれドライバ回
路ＤＲ０〜ＤＲ７に接続されている。
【００６５】各Ｐ−ＭＯＳトランジスタＰＴＬ０〜ＰＴ
Ｌ７のソースは電源電圧ＶDDに接続され、ゲートはＲＡ
Ｓクロック信号ＰＬＸの信号ラインにそれぞれ接続され
ている。したがって、ＲＡＳクロック信号ＲＬＸがロー
レベルでゲートに入力すると、各Ｐ−ＭＯＳトランジス
タＰＴＬ０〜ＰＴＬ７はオンとなり、各信号線ＳＧＬ０
〜ＳＧＬ７のレベルは、欠陥の救済が行わなければ電源
電圧ＶDDのレベルに保持される。
Ｌ７のソースは電源電圧ＶDDに接続され、ゲートはＲＡ
Ｓクロック信号ＰＬＸの信号ラインにそれぞれ接続され
ている。したがって、ＲＡＳクロック信号ＲＬＸがロー
レベルでゲートに入力すると、各Ｐ−ＭＯＳトランジス
タＰＴＬ０〜ＰＴＬ７はオンとなり、各信号線ＳＧＬ０
〜ＳＧＬ７のレベルは、欠陥の救済が行わなければ電源
電圧ＶDDのレベルに保持される。
【００６６】ドライバ回路ＤＲ０〜ＤＲ７は、それぞれ
Ｐ−ＭＯＳトランジスタＰ０〜Ｐ７とインバータＩ０〜
Ｉ７とから構成されており、信号線ＳＧＬ０〜ＳＧＬ７
上における一致信号ＣＩＳのレベルを反転させて、図３
における冗長イネーブル信号生成部５およびサブアレイ
選択信号生成部８に出力する。なお、図４においては、
図面の簡略化のため、ドライバ回路ＤＲ０およいＤＲ７
の符号のみを図示している。また、図３の行デコーダイ
ネーブル信号生成部４にはｎ個のフューズセットＦＳ０
〜ＦＳｎの各不一致信号ＵＣＩＳが入力される。したが
って、アンド回路ＡＮＤ４はｎ個の不一致信号ＵＣＩＳ
の論理積を出力する。この点も第１の実施例と異なる。
Ｐ−ＭＯＳトランジスタＰ０〜Ｐ７とインバータＩ０〜
Ｉ７とから構成されており、信号線ＳＧＬ０〜ＳＧＬ７
上における一致信号ＣＩＳのレベルを反転させて、図３
における冗長イネーブル信号生成部５およびサブアレイ
選択信号生成部８に出力する。なお、図４においては、
図面の簡略化のため、ドライバ回路ＤＲ０およいＤＲ７
の符号のみを図示している。また、図３の行デコーダイ
ネーブル信号生成部４にはｎ個のフューズセットＦＳ０
〜ＦＳｎの各不一致信号ＵＣＩＳが入力される。したが
って、アンド回路ＡＮＤ４はｎ個の不一致信号ＵＣＩＳ
の論理積を出力する。この点も第１の実施例と異なる。
【００６７】次に、上記構成による動作を説明する。な
お、ここでは、あるサブアレイで発生したメモリセルＭ
ＣＬの欠陥を救済するため、フューズセットＦＳ０を選
択してサブアレイSUB5の予備ワードセットＳＷＬＳを用
いて救済を行う場合を例に説明する。
お、ここでは、あるサブアレイで発生したメモリセルＭ
ＣＬの欠陥を救済するため、フューズセットＦＳ０を選
択してサブアレイSUB5の予備ワードセットＳＷＬＳを用
いて救済を行う場合を例に説明する。
【００６８】まず、信号線ＳＧＬ０〜ＳＧＬ７の一端に
配設されたＰ−ＭＯＳトランジスタＰＴＬ０〜ＰＴＬ７
のゲートには、ＲＡＳクロック信号ＲＬＸがローレベル
で入力されて各Ｐ−ＭＯＳトランジスタＰＴＬ０〜ＰＴ
Ｌ７はオンし、各信号線ＳＧＬ０〜ＳＧＬ７は電源電圧
ＶDDのレベル、すなわちハイレベルに保持される。ここ
で、フューズセットＦＳ０のフューズＦＩ，ＦＪ，ＦＥ
Ｎは欠陥のメモリセルのアドレスに応じて予め溶断され
ている。ここで、たとえばフューズセットＦＳ０のフュ
ーズプログラムと入力アドレスが一致したとき、フュー
ズセットＦＳ０からは一致信号ＣＩＳがハイレベルで一
致信号線選択回路ＬＳＬ０に出力される。このとき、フ
ューズセットＦＳ０からローレベルの不一致信号ＵＣＩ
Ｓが行デコーダイネーブル信号生成部４に出力されるの
で、行デコーダイネーブル信号ＲＤＥＮはローレベルと
なり、ザフアレイ選択信号生成部８のいずれのアンド回
路ＡＮＤ８からもハイレベルの信号は出力されない。ま
た、フューズセットＦＳ０のフューズの溶断と並行し
て、一致信号線選択回路ＬＳＬ０のフューズｆ0 〜f7の
うちフューズf5を除くフューズｆ0 〜f4，ｆ6，ｆ7 の
溶断も予め行われている。
配設されたＰ−ＭＯＳトランジスタＰＴＬ０〜ＰＴＬ７
のゲートには、ＲＡＳクロック信号ＲＬＸがローレベル
で入力されて各Ｐ−ＭＯＳトランジスタＰＴＬ０〜ＰＴ
Ｌ７はオンし、各信号線ＳＧＬ０〜ＳＧＬ７は電源電圧
ＶDDのレベル、すなわちハイレベルに保持される。ここ
で、フューズセットＦＳ０のフューズＦＩ，ＦＪ，ＦＥ
Ｎは欠陥のメモリセルのアドレスに応じて予め溶断され
ている。ここで、たとえばフューズセットＦＳ０のフュ
ーズプログラムと入力アドレスが一致したとき、フュー
ズセットＦＳ０からは一致信号ＣＩＳがハイレベルで一
致信号線選択回路ＬＳＬ０に出力される。このとき、フ
ューズセットＦＳ０からローレベルの不一致信号ＵＣＩ
Ｓが行デコーダイネーブル信号生成部４に出力されるの
で、行デコーダイネーブル信号ＲＤＥＮはローレベルと
なり、ザフアレイ選択信号生成部８のいずれのアンド回
路ＡＮＤ８からもハイレベルの信号は出力されない。ま
た、フューズセットＦＳ０のフューズの溶断と並行し
て、一致信号線選択回路ＬＳＬ０のフューズｆ0 〜f7の
うちフューズf5を除くフューズｆ0 〜f4，ｆ6，ｆ7 の
溶断も予め行われている。
【００６９】フューズセットＦＳ０からハイレベルで出
力された一致信号ＣＩＳは、一致信号線選択回路ＬＳＬ
０のＮ−ＭＯＳトランジスタＮ０〜Ｎ７の各ゲートに入
力され、これにより、Ｎ−ＭＯＳトランジスタＮ０〜Ｎ
７はそれぞれオンとなる。このとき、フューズＦ5 のみ
が溶断されていないため、信号線ＳＧＬ５はフューズＦ
5 およびＮ−ＭＯＳトランジスタＮ５を通じてグランド
に接続されることになる。その結果、信号線ＳＧＬ５の
レベルはローレベルとなる。これに対して、他のＮ−Ｍ
ＯＳトランジスタＮ０〜Ｎ４，Ｎ６，Ｎ７はオン状態に
なったにもかかわらず、それらのドレインに接続されて
いたフューズｆ0 〜f4，ｆ6 ，ｆ7 が溶断されているこ
とから、信号線ＳＧＬ０〜ＳＧＬ４，ＳＧＬ６，ＳＧＬ
７は、グランドに接続されることはない。したがって、
信号線ＳＧＬ０〜ＳＧＬ４，ＳＧＬ６，ＳＧＬ７は、ハ
イレベルのまま保持される。これにより、ドライバ回路
ＤＲ５からハイレベルの一致信号ＣＩＳ５が出力される
とともに、ドライバ回路ＤＲ０〜ＤＲ４，ＤＲ６，ＤＲ
７からはローレベルの一致信号ＣＩＳ０〜ＣＩＳ４，Ｃ
ＩＳ６，ＣＩＳ７が出力される。
力された一致信号ＣＩＳは、一致信号線選択回路ＬＳＬ
０のＮ−ＭＯＳトランジスタＮ０〜Ｎ７の各ゲートに入
力され、これにより、Ｎ−ＭＯＳトランジスタＮ０〜Ｎ
７はそれぞれオンとなる。このとき、フューズＦ5 のみ
が溶断されていないため、信号線ＳＧＬ５はフューズＦ
5 およびＮ−ＭＯＳトランジスタＮ５を通じてグランド
に接続されることになる。その結果、信号線ＳＧＬ５の
レベルはローレベルとなる。これに対して、他のＮ−Ｍ
ＯＳトランジスタＮ０〜Ｎ４，Ｎ６，Ｎ７はオン状態に
なったにもかかわらず、それらのドレインに接続されて
いたフューズｆ0 〜f4，ｆ6 ，ｆ7 が溶断されているこ
とから、信号線ＳＧＬ０〜ＳＧＬ４，ＳＧＬ６，ＳＧＬ
７は、グランドに接続されることはない。したがって、
信号線ＳＧＬ０〜ＳＧＬ４，ＳＧＬ６，ＳＧＬ７は、ハ
イレベルのまま保持される。これにより、ドライバ回路
ＤＲ５からハイレベルの一致信号ＣＩＳ５が出力される
とともに、ドライバ回路ＤＲ０〜ＤＲ４，ＤＲ６，ＤＲ
７からはローレベルの一致信号ＣＩＳ０〜ＣＩＳ４，Ｃ
ＩＳ６，ＣＩＳ７が出力される。
【００７０】フューズセットアレイ３Ａからのハイレベ
ルの一致信号ＣＩＳ５を入力したサブアレイ選択信号生
成部８では、一致信号ＣＩＳ５の出力線が接続されたオ
ア回路ＯＲ８からハイレベルのサブアレイ選択信号ＳＳ
が該当するサブアレイSUB5のアドレスロー信号用デコー
ダ１３に出力される。これに伴い、そのデコーダ１３か
らハイレベルでアクティブの信号が該当の予備ワードセ
ットＳＷＬＳの１つの予備ドライバＳＤＲＶに出力され
る。このとき、冗長イネーブル信号ＲＲＥＮ がローレ
ベルとなるため、サブアレイSUB5の予備ワードセットＳ
ＷＬＳにおける４個のドライバＳＤＲＶのうち一のドラ
イバＳＤＲＶのみ駆動状態となり、一の予備ワード線が
励起されて、サブアレイSUB0の欠陥のあるワード線がサ
ブアレイSUB5の予備ワード線に置換される。
ルの一致信号ＣＩＳ５を入力したサブアレイ選択信号生
成部８では、一致信号ＣＩＳ５の出力線が接続されたオ
ア回路ＯＲ８からハイレベルのサブアレイ選択信号ＳＳ
が該当するサブアレイSUB5のアドレスロー信号用デコー
ダ１３に出力される。これに伴い、そのデコーダ１３か
らハイレベルでアクティブの信号が該当の予備ワードセ
ットＳＷＬＳの１つの予備ドライバＳＤＲＶに出力され
る。このとき、冗長イネーブル信号ＲＲＥＮ がローレ
ベルとなるため、サブアレイSUB5の予備ワードセットＳ
ＷＬＳにおける４個のドライバＳＤＲＶのうち一のドラ
イバＳＤＲＶのみ駆動状態となり、一の予備ワード線が
励起されて、サブアレイSUB0の欠陥のあるワード線がサ
ブアレイSUB5の予備ワード線に置換される。
【００７１】以上説明したように、本第２の実施例によ
れば、フューズセットアレイ３Ａにおいて、どのフュー
ズセットＦＳ０〜ＦＳｎを用いても任意に一致信号ＣＩ
Ｓ０〜ＣＩＳ７の出力先であるサブアレイSUB0〜SUB7を
選択できるように構成し、フューズセットＦＳ０〜ＦＳ
ｎと冗長（予備ワード線）を用いるサブアレイSUB0〜SU
B7との関係を多対多対応としたため、上記した第１の実
施例の場合に比べてより一層の救済効率の向上を図るこ
とができる。本第２の実施例では、各サブアレイに予備
ワードセットを設けているが、ある一つのサブアレイの
みに予備ワードセットを設けてもよいし、８個のサブア
レイのうちの６個のみに予備ワードセットを設けてもよ
い。
れば、フューズセットアレイ３Ａにおいて、どのフュー
ズセットＦＳ０〜ＦＳｎを用いても任意に一致信号ＣＩ
Ｓ０〜ＣＩＳ７の出力先であるサブアレイSUB0〜SUB7を
選択できるように構成し、フューズセットＦＳ０〜ＦＳ
ｎと冗長（予備ワード線）を用いるサブアレイSUB0〜SU
B7との関係を多対多対応としたため、上記した第１の実
施例の場合に比べてより一層の救済効率の向上を図るこ
とができる。本第２の実施例では、各サブアレイに予備
ワードセットを設けているが、ある一つのサブアレイの
みに予備ワードセットを設けてもよいし、８個のサブア
レイのうちの６個のみに予備ワードセットを設けてもよ
い。
【００７２】また別の観点からみると、第１の実施例の
場合には、８個のサブアレイSUB0〜SUB7にそれぞれ４本
の予備ワード線ＷＳＡ〜ＷＳＤを一組とした予備ワード
セットＳＷＬＳを配設し、８個のフューズセットＦＳ０
〜ＦＳ７がそれぞれの組の予備ワードセットＳＷＬＳに
一対一に対応していることから、８個のサブアレイSUB0
〜SUB7中、フューズセットが８個なのに対して、予備ワ
ード線の数は３２あり、フューズセットの数で歩留りが
決まってしまう。ここで、サブアレイ、予備ワード線の
条件をそのままにしてフューズセットの数を増やすと、
実施例１の構成では、４本の予備ワード線ＷＳＡ〜ＷＳ
Ｄを一組とした予備ワードセットＳＷＬＳに対して二つ
以上のフューズセットを対応させることになる。しかし
ながら、図２に示すように、フューズセットにおいてフ
ューズＦＪを溶断させることにより、隣接する２本以上
のワード線の同時救済の機能がある場合、これを用いた
４本一組の予備ワードセット中の予備ワード線を使い切
ることになるため、この４本一組の予備ワードセットに
対応していたフューズセットが無駄になることになる。
これに対して、第２の実施例の場合には、フューズセッ
トＦＳ０〜ＦＳｎと冗長を用いるサブアレイSUB0〜SUB7
との関係を多対多対応としたため、上述したようなフュ
ーズセットが無駄になるという不都合がない。
場合には、８個のサブアレイSUB0〜SUB7にそれぞれ４本
の予備ワード線ＷＳＡ〜ＷＳＤを一組とした予備ワード
セットＳＷＬＳを配設し、８個のフューズセットＦＳ０
〜ＦＳ７がそれぞれの組の予備ワードセットＳＷＬＳに
一対一に対応していることから、８個のサブアレイSUB0
〜SUB7中、フューズセットが８個なのに対して、予備ワ
ード線の数は３２あり、フューズセットの数で歩留りが
決まってしまう。ここで、サブアレイ、予備ワード線の
条件をそのままにしてフューズセットの数を増やすと、
実施例１の構成では、４本の予備ワード線ＷＳＡ〜ＷＳ
Ｄを一組とした予備ワードセットＳＷＬＳに対して二つ
以上のフューズセットを対応させることになる。しかし
ながら、図２に示すように、フューズセットにおいてフ
ューズＦＪを溶断させることにより、隣接する２本以上
のワード線の同時救済の機能がある場合、これを用いた
４本一組の予備ワードセット中の予備ワード線を使い切
ることになるため、この４本一組の予備ワードセットに
対応していたフューズセットが無駄になることになる。
これに対して、第２の実施例の場合には、フューズセッ
トＦＳ０〜ＦＳｎと冗長を用いるサブアレイSUB0〜SUB7
との関係を多対多対応としたため、上述したようなフュ
ーズセットが無駄になるという不都合がない。
【００７３】なお、本第２の実施例および前記実施例１
においては、４本の予備ワード線を一組とした予備ワー
ドセットの数を８サブアレイ中８セットとしたが、実際
の設計においては、予備ワードセットの数は欠陥密度に
より以下のように決定される。すなわち、８サブアレイ
分の面積をＡとし、欠陥密度をＤ、８サブアレイに対応
するフューズセットの数をｎF とすると、フューズセッ
トの数で決まる歩留りＰF(n)は、次式で表される。
においては、４本の予備ワード線を一組とした予備ワー
ドセットの数を８サブアレイ中８セットとしたが、実際
の設計においては、予備ワードセットの数は欠陥密度に
より以下のように決定される。すなわち、８サブアレイ
分の面積をＡとし、欠陥密度をＤ、８サブアレイに対応
するフューズセットの数をｎF とすると、フューズセッ
トの数で決まる歩留りＰF(n)は、次式で表される。
【数８】 次に、予備ワードセットが、４本の予備ワード線で図１
および図３に示すように構成されている場合、４本の予
備ワード線のうち１本が救済可能な面積、すなわち、同
一下位ビット（４ビット中１ビット）の面積はＡ／４で
あり、８サブアレイ中の予備ワードセットの数をｎw と
すると、予備ワードセットの数で決まる歩留りＰ
W(n)は、次式で表される。
および図３に示すように構成されている場合、４本の予
備ワード線のうち１本が救済可能な面積、すなわち、同
一下位ビット（４ビット中１ビット）の面積はＡ／４で
あり、８サブアレイ中の予備ワードセットの数をｎw と
すると、予備ワードセットの数で決まる歩留りＰ
W(n)は、次式で表される。
【数９】 このように、フューズセットの数ｎf は欠陥密度Ｄによ
り決定し、また、予備ワードセットの数ｎw は、予備ワ
ードセットの数で決まる歩留りＰW(nW) がフューズセッ
トの数で決まる歩留りＰF(nF) と同程度になるように
し、さらに２本以上の欠陥の発生する割合により、その
分の予備ワードセットの数を加算する。このき、予備ワ
ードセットの数は８の倍数である必要はない。
り決定し、また、予備ワードセットの数ｎw は、予備ワ
ードセットの数で決まる歩留りＰW(nW) がフューズセッ
トの数で決まる歩留りＰF(nF) と同程度になるように
し、さらに２本以上の欠陥の発生する割合により、その
分の予備ワードセットの数を加算する。このき、予備ワ
ードセットの数は８の倍数である必要はない。
【００７４】また、本実施例では、サブアレイの数が
「８」の場合を例に説明したがこれに限定されるもので
ないことはいうまでもない。図５は、サブアレイの数が
「１６」の場合のフューズセットアレイの構成例を示す
回路図である。図５の構成では、８個のサブアレイに対
応した構成である図３の構成とほぼ同様であるが、ドラ
イバ回路ＤＲ０〜ＤＲ７の出力側に１６個のナンド回路
ＮＡＮＤ０〜ＮＡＮＤ１５を接続し、信号線を二組に分
け、具体的には、図３の信号線ＳＧＬ０〜信号線ＳＧＬ
３を一組の信号線ＳＧＬ００〜ＳＧＬ０３とし、図３の
信号線ＳＧＬ４〜信号線ＳＧＬ７を他の一組の信号線Ｓ
ＧＬ１０〜ＳＧＬ１３として、ドライバ回路ＤＲ０およ
びＤＲ４の出力をナンド回路ＮＡＮＤ０，ＮＡＮＤ４，
ＮＡＮＤ８，ＮＡＮＤ１２の入力に、ドライバ回路ＤＲ
１およびＤＲ５の出力をナンド回路ＮＡＮＤ１，ＮＡＮ
Ｄ５，ＮＡＮＤ９，ＮＡＮＤ１３の入力に、ドライバ回
路ＤＲ２およびＤＲ６の出力をナンド回路ＮＡＮＤ２，
ＮＡＮＤ６，ＮＡＮＤ１０，ＮＡＮＤ１４の入力に、ド
ライバ回路ＤＲ３およびＤＲ７の出力をナンド回路ＮＡ
ＮＤ３，ＮＡＮＤ７，ＮＡＮＤ１１，ＮＡＮＤ１５の入
力に接続して、各ナンド回路ＮＡＮＤ０〜ＮＡＮＤ１５
から一致信号ＣＩＳ００〜ＣＩＳ１５を出力するように
構成している。このような構成において救済を行う場
合、一致信号線選択回路ＬＳＬ０〜ＬＳＬｎのフューズ
ｆ0 〜ｆ7 のうち、フューズｆ0 〜ｆ3 から三つ、ｆ4
〜ｆ7 からそれぞれ三つの計六つのフューズが溶断され
て、フューズセットに対するサブアレイの割り付けが行
われる。
「８」の場合を例に説明したがこれに限定されるもので
ないことはいうまでもない。図５は、サブアレイの数が
「１６」の場合のフューズセットアレイの構成例を示す
回路図である。図５の構成では、８個のサブアレイに対
応した構成である図３の構成とほぼ同様であるが、ドラ
イバ回路ＤＲ０〜ＤＲ７の出力側に１６個のナンド回路
ＮＡＮＤ０〜ＮＡＮＤ１５を接続し、信号線を二組に分
け、具体的には、図３の信号線ＳＧＬ０〜信号線ＳＧＬ
３を一組の信号線ＳＧＬ００〜ＳＧＬ０３とし、図３の
信号線ＳＧＬ４〜信号線ＳＧＬ７を他の一組の信号線Ｓ
ＧＬ１０〜ＳＧＬ１３として、ドライバ回路ＤＲ０およ
びＤＲ４の出力をナンド回路ＮＡＮＤ０，ＮＡＮＤ４，
ＮＡＮＤ８，ＮＡＮＤ１２の入力に、ドライバ回路ＤＲ
１およびＤＲ５の出力をナンド回路ＮＡＮＤ１，ＮＡＮ
Ｄ５，ＮＡＮＤ９，ＮＡＮＤ１３の入力に、ドライバ回
路ＤＲ２およびＤＲ６の出力をナンド回路ＮＡＮＤ２，
ＮＡＮＤ６，ＮＡＮＤ１０，ＮＡＮＤ１４の入力に、ド
ライバ回路ＤＲ３およびＤＲ７の出力をナンド回路ＮＡ
ＮＤ３，ＮＡＮＤ７，ＮＡＮＤ１１，ＮＡＮＤ１５の入
力に接続して、各ナンド回路ＮＡＮＤ０〜ＮＡＮＤ１５
から一致信号ＣＩＳ００〜ＣＩＳ１５を出力するように
構成している。このような構成において救済を行う場
合、一致信号線選択回路ＬＳＬ０〜ＬＳＬｎのフューズ
ｆ0 〜ｆ7 のうち、フューズｆ0 〜ｆ3 から三つ、ｆ4
〜ｆ7 からそれぞれ三つの計六つのフューズが溶断され
て、フューズセットに対するサブアレイの割り付けが行
われる。
【００７５】また、図６は、フューズセットの他の構成
例を示す回路図で、一つのフューズセットを二つの一致
信号ＣＩＳ０およびＣＩＳ１間で切り替えるように構成
したものである。通常、フューズｆ０が溶断されていな
いときには一致信号ＣＩＳ０が選択され、フューズｆ０
が溶断されたときには一致信号ＣＩＳ１が選択されるよ
うに構成されている。
例を示す回路図で、一つのフューズセットを二つの一致
信号ＣＩＳ０およびＣＩＳ１間で切り替えるように構成
したものである。通常、フューズｆ０が溶断されていな
いときには一致信号ＣＩＳ０が選択され、フューズｆ０
が溶断されたときには一致信号ＣＩＳ１が選択されるよ
うに構成されている。
【００７６】図６のフューズセットは、Ｐ−ＭＯＳトラ
ンジスタＰＴ１７〜ＰＴ２２、Ｎ−ＭＯＳトランジスタ
ＮＴ２７〜ＮＴ５９、インバータＩＮ１３〜ＩＮ１９、
３入力ナンド回路ＮＡＮＤ３，ＮＡＮＤ４、フューズｆ
０およびフューズｆa0，ｆ a0 ，〜，ｆa12 ，ｆ a12
から構成されている。図６においては、図面の簡略化の
ため、フューズｆa0，ｆ a0 ，〜，ｆa12 ，ｆ a12
およびＮ−ＭＯＳトランジスタＮＴ２７〜ＮＴ５２の符
号の表示を一部省略している。なお、Ｐ−ＭＯＳトラン
ジスタＰＴ１７〜ＰＴ２２の各ソースは電源電圧ＶDDに
接続され、Ｎ−ＭＯＳトランジスタＮＴ２７〜ＮＴ５
３，ＮＴ５６，ＮＴ５９のソースは接地されている。
ンジスタＰＴ１７〜ＰＴ２２、Ｎ−ＭＯＳトランジスタ
ＮＴ２７〜ＮＴ５９、インバータＩＮ１３〜ＩＮ１９、
３入力ナンド回路ＮＡＮＤ３，ＮＡＮＤ４、フューズｆ
０およびフューズｆa0，ｆ a0 ，〜，ｆa12 ，ｆ a12
から構成されている。図６においては、図面の簡略化の
ため、フューズｆa0，ｆ a0 ，〜，ｆa12 ，ｆ a12
およびＮ−ＭＯＳトランジスタＮＴ２７〜ＮＴ５２の符
号の表示を一部省略している。なお、Ｐ−ＭＯＳトラン
ジスタＰＴ１７〜ＰＴ２２の各ソースは電源電圧ＶDDに
接続され、Ｎ−ＭＯＳトランジスタＮＴ２７〜ＮＴ５
３，ＮＴ５６，ＮＴ５９のソースは接地されている。
【００７７】Ｐ−ＭＯＳトランジスタＰＴ１７のドレイ
ンは、フューズｆa0，ｆ a0 ，〜，ｆa12 ，ｆ a12
の一端、Ｐ−ＭＯＳトランジスタＰＴ１８のドレイン、
インバータＩＮ１３の入力、および３入力ナンド回路Ｎ
ＡＮＤ３，ＮＡＮＤ４の一の入力とそれぞれ接続され、
ゲートにはプリチャージ信号ＰＣが入力される。
ンは、フューズｆa0，ｆ a0 ，〜，ｆa12 ，ｆ a12
の一端、Ｐ−ＭＯＳトランジスタＰＴ１８のドレイン、
インバータＩＮ１３の入力、および３入力ナンド回路Ｎ
ＡＮＤ３，ＮＡＮＤ４の一の入力とそれぞれ接続され、
ゲートにはプリチャージ信号ＰＣが入力される。
【００７８】各フューズｆa0，ｆ a0 ，〜，ｆa12 ，ｆ
a12 の他端は、それぞれＮ−ＭＯＳトランジスタＮ
Ｔ２７〜ＮＴ５２のドレインと接続されている。Ｎ−Ｍ
ＯＳトランジスタＮＴ２７〜ＮＴ５２の各ゲートには、
図１および図３のアドレス入力部２から出力されたアド
レス信号ＡＸ０，ＡＸ０ ，〜，ＡＸ１２，ＡＸ１２
が入力される。したがって、救済を行わず、フューズｆ
a0，ｆ a0 ，〜，ｆa12 ，ｆ a12 の溶断が行われない場
合には、上述したようにＰ−ＭＯＳトランジスタＰＴ１
７のドレインのレベルは、プリチャージ信号ＰＣのロー
レベル出力によって一時的に電源電圧ＶDDのレベル保持
されるものの、各Ｎ−ＭＯＳトランジスタＮＴ２７〜Ｎ
Ｔ５２がオンとなることにより、接地レベル、すなわち
ローレベルに保持される。その結果、インバータＩＮ１
３の出力はハイレベルとなり、救済を行わない場合に
は、不一致信号ＵＣＩＳがハイレベルで出力されること
になる。また、Ｐ−ＭＯＳトランジスタＰＴ１８のゲー
トには、インバータＩＮ１３の出力が接続されており、
そのゲートにローレベルの信号が入力されると、インバ
ータＩＮ１３の入力レベルをハイレベルに保持する。
a12 の他端は、それぞれＮ−ＭＯＳトランジスタＮ
Ｔ２７〜ＮＴ５２のドレインと接続されている。Ｎ−Ｍ
ＯＳトランジスタＮＴ２７〜ＮＴ５２の各ゲートには、
図１および図３のアドレス入力部２から出力されたアド
レス信号ＡＸ０，ＡＸ０ ，〜，ＡＸ１２，ＡＸ１２
が入力される。したがって、救済を行わず、フューズｆ
a0，ｆ a0 ，〜，ｆa12 ，ｆ a12 の溶断が行われない場
合には、上述したようにＰ−ＭＯＳトランジスタＰＴ１
７のドレインのレベルは、プリチャージ信号ＰＣのロー
レベル出力によって一時的に電源電圧ＶDDのレベル保持
されるものの、各Ｎ−ＭＯＳトランジスタＮＴ２７〜Ｎ
Ｔ５２がオンとなることにより、接地レベル、すなわち
ローレベルに保持される。その結果、インバータＩＮ１
３の出力はハイレベルとなり、救済を行わない場合に
は、不一致信号ＵＣＩＳがハイレベルで出力されること
になる。また、Ｐ−ＭＯＳトランジスタＰＴ１８のゲー
トには、インバータＩＮ１３の出力が接続されており、
そのゲートにローレベルの信号が入力されると、インバ
ータＩＮ１３の入力レベルをハイレベルに保持する。
【００７９】また、Ｐ−ＭＯＳトランジスタＰＴ１９の
ドレインとＮ−ＭＯＳトランジスタＮＴ５３のドレイン
はフューズｆ０を介して接続されており、Ｐ−ＭＯＳト
ランジスタＰＴ１９およびＮ−ＭＯＳトランジスタＮＴ
５３のゲートにはパワーアップ信号ＰＵＰの信号ライン
が接続されている。したがって、パワーアップ信号ＰＵ
Ｐの前記論理変化により、フューズｆ０が溶断されてい
ないときは、Ｐ−ＭＯＳトランジスタＰＴ１９のドレイ
ンのレベルはローレベルに保持され、フューズｆ０が溶
断されるとハイレベルに切り替わる。このＰ−ＭＯＳト
ランジスタＰＴ１９のドレインは、Ｐ−ＭＯＳトランジ
スタＰＴ２０のドレイン、インバータＩＮ１４の入力お
よび３入力ナンドＮＡＮＤ４の他の一入力に接続されて
いる。
ドレインとＮ−ＭＯＳトランジスタＮＴ５３のドレイン
はフューズｆ０を介して接続されており、Ｐ−ＭＯＳト
ランジスタＰＴ１９およびＮ−ＭＯＳトランジスタＮＴ
５３のゲートにはパワーアップ信号ＰＵＰの信号ライン
が接続されている。したがって、パワーアップ信号ＰＵ
Ｐの前記論理変化により、フューズｆ０が溶断されてい
ないときは、Ｐ−ＭＯＳトランジスタＰＴ１９のドレイ
ンのレベルはローレベルに保持され、フューズｆ０が溶
断されるとハイレベルに切り替わる。このＰ−ＭＯＳト
ランジスタＰＴ１９のドレインは、Ｐ−ＭＯＳトランジ
スタＰＴ２０のドレイン、インバータＩＮ１４の入力お
よび３入力ナンドＮＡＮＤ４の他の一入力に接続されて
いる。
【００８０】インバータＩＮ１４の出力は、Ｐ−ＭＯＳ
トランジスタＰＴ２０のゲートおよび３入力ナンドＮＡ
ＮＤ３の他の一入力と接続されている。また、３入力ナ
ンドＮＡＮＤ３の出力は、インバータＩＮ１５の入力に
接続され、インバータＩＮ１５からハイレベルまたはロ
ーレベルの一致信号ＣＩＳ０が出力される。同様に、３
入力ナンドＮＡＮＤ４の出力は、インバータＩＮ１６の
入力に接続され、インバータＩＮ１６からハイレベルま
たはローレベルの一致信号ＣＩＳ１が出力される。
トランジスタＰＴ２０のゲートおよび３入力ナンドＮＡ
ＮＤ３の他の一入力と接続されている。また、３入力ナ
ンドＮＡＮＤ３の出力は、インバータＩＮ１５の入力に
接続され、インバータＩＮ１５からハイレベルまたはロ
ーレベルの一致信号ＣＩＳ０が出力される。同様に、３
入力ナンドＮＡＮＤ４の出力は、インバータＩＮ１６の
入力に接続され、インバータＩＮ１６からハイレベルま
たはローレベルの一致信号ＣＩＳ１が出力される。
【００８１】さらに、Ｐ−ＭＯＳトランジスタＰＴ２１
のドレインは、Ｎ−ＭＯＳトランジスタＮＴ５４，ＮＴ
５７のドレイン、インバータＩＮ１７の入力およびＰ−
ＭＯＳトランジスタＰＴ２２のドレインとそれぞれ接続
され、ゲートにはプリチャージ信号ＰＣが入力される。
また、Ｎ−ＭＯＳトランジスタＮＴ５４およびＮＴ５７
のソースはＮ−ＭＯＳトランジスタＮＴ５５およびＮＴ
５８のドレインに接続され、Ｎ−ＭＯＳトランジスタＮ
Ｔ５５およびＮＴ５８のソースはＮ−ＭＯＳトランジス
タＮＴ５６およびＮＴ５９のドレインに接続され、Ｎ−
ＭＯＳトランジスタＮＴ５６およびＮＴ５９のソースは
接地されている。これらＮ−ＭＯＳトランジスタＮＴ５
４〜ＮＴ５９のゲートには、アドレス入力部２の出力信
号ＡＸ０，ＡＸ０ ，ＡＸ５，ＡＸ５ ，ＡＸ１０，Ａ
Ｘ１０ がそれぞれ入力され、これらＮ−ＭＯＳトランジ
スタＮＴ５４〜ＮＴ５９は一致信号ＣＩＳ０およびＣＩ
Ｓ１の出力タイミングをとるために配設されている。イ
ンバータＩＮ１７の出力は、Ｐ−ＭＯＳトランジスタＰ
Ｔ２２のゲートに接続されるとともに、インバータＩＮ
１８およびＩＮ１９を介して３入力ナンドＮＡＮＤ３お
よびＮＡＮＤ４の残りの一入力に接続されている。
のドレインは、Ｎ−ＭＯＳトランジスタＮＴ５４，ＮＴ
５７のドレイン、インバータＩＮ１７の入力およびＰ−
ＭＯＳトランジスタＰＴ２２のドレインとそれぞれ接続
され、ゲートにはプリチャージ信号ＰＣが入力される。
また、Ｎ−ＭＯＳトランジスタＮＴ５４およびＮＴ５７
のソースはＮ−ＭＯＳトランジスタＮＴ５５およびＮＴ
５８のドレインに接続され、Ｎ−ＭＯＳトランジスタＮ
Ｔ５５およびＮＴ５８のソースはＮ−ＭＯＳトランジス
タＮＴ５６およびＮＴ５９のドレインに接続され、Ｎ−
ＭＯＳトランジスタＮＴ５６およびＮＴ５９のソースは
接地されている。これらＮ−ＭＯＳトランジスタＮＴ５
４〜ＮＴ５９のゲートには、アドレス入力部２の出力信
号ＡＸ０，ＡＸ０ ，ＡＸ５，ＡＸ５ ，ＡＸ１０，Ａ
Ｘ１０ がそれぞれ入力され、これらＮ−ＭＯＳトランジ
スタＮＴ５４〜ＮＴ５９は一致信号ＣＩＳ０およびＣＩ
Ｓ１の出力タイミングをとるために配設されている。イ
ンバータＩＮ１７の出力は、Ｐ−ＭＯＳトランジスタＰ
Ｔ２２のゲートに接続されるとともに、インバータＩＮ
１８およびＩＮ１９を介して３入力ナンドＮＡＮＤ３お
よびＮＡＮＤ４の残りの一入力に接続されている。
【００８２】上記したような構成のフューズセットで
は、欠陥のワード線の救済を行う場合、フューズｆ０が
溶断されていないときには、ローレベルの不一致信号Ｕ
ＣＩＳ、ハイレベルの一致信号ＣＩＳ０、およびローレ
ベルの一致信号ＣＩＳ１が出力され、フューズｆ０が溶
断されたときには、ローレベルの不一致信号ＵＣＩＳ、
ローレベルの一致信号ＣＩＳ０、およびハイレベルの一
致信号ＣＩＳ１が出力される。
は、欠陥のワード線の救済を行う場合、フューズｆ０が
溶断されていないときには、ローレベルの不一致信号Ｕ
ＣＩＳ、ハイレベルの一致信号ＣＩＳ０、およびローレ
ベルの一致信号ＣＩＳ１が出力され、フューズｆ０が溶
断されたときには、ローレベルの不一致信号ＵＣＩＳ、
ローレベルの一致信号ＣＩＳ０、およびハイレベルの一
致信号ＣＩＳ１が出力される。
【００８３】上述した第１および第２の実施例は、両者
共、同様の適用範囲内において効果を発揮するが、その
範囲外における応用を以下に示す。一般に、ＤＲＡＭ(D
YNAMIC RANDOM ACCESS MEMORY)においては、第１の実施
例の最大の適用範囲は、いわゆるリフレッシュサイクル
によって決まる（適用範囲内に２本以上のワード線は立
てない）。たとえば、６４メガＤＲＡＭにおいて、ワー
ド線長２Ｋで４Ｋリフレッシュサイクルであるとする
と、最大適用範囲は８メガビットになる。今、欠陥密度
より６４メガビット全体に対するフューズセットがｎ個
必要なとき、それと同様な歩留りを得るため、最大適用
範囲の８メガビット内にｍ本の予備ワード線、すなわち
ｍ／４予備ワードセットが必要になるとする。図１０〜
図１２を用いて説明したように、ｍ×（６４メガ／８メ
ガ）の値は、ｎより大きくなるため、第１の実施例にお
いては、図７に示すように、フューズセットは複数の予
備ワードセットを同時に救済することになる。しかしこ
れでは、本来、最大適用範囲の歩留りは、
共、同様の適用範囲内において効果を発揮するが、その
範囲外における応用を以下に示す。一般に、ＤＲＡＭ(D
YNAMIC RANDOM ACCESS MEMORY)においては、第１の実施
例の最大の適用範囲は、いわゆるリフレッシュサイクル
によって決まる（適用範囲内に２本以上のワード線は立
てない）。たとえば、６４メガＤＲＡＭにおいて、ワー
ド線長２Ｋで４Ｋリフレッシュサイクルであるとする
と、最大適用範囲は８メガビットになる。今、欠陥密度
より６４メガビット全体に対するフューズセットがｎ個
必要なとき、それと同様な歩留りを得るため、最大適用
範囲の８メガビット内にｍ本の予備ワード線、すなわち
ｍ／４予備ワードセットが必要になるとする。図１０〜
図１２を用いて説明したように、ｍ×（６４メガ／８メ
ガ）の値は、ｎより大きくなるため、第１の実施例にお
いては、図７に示すように、フューズセットは複数の予
備ワードセットを同時に救済することになる。しかしこ
れでは、本来、最大適用範囲の歩留りは、
【数１０】 から、
【数１１】 （Ｋは同時に救済する予備ワードセット数）に下がって
しまう。そのため、ｍの数は理想の値より大きく増加
し、チップ面積の増大を招く上記した問題に対して、第
２の実施例を応用し理想のｍの値を用いることにより、
高効率、最小面積の冗長を実現する。
しまう。そのため、ｍの数は理想の値より大きく増加
し、チップ面積の増大を招く上記した問題に対して、第
２の実施例を応用し理想のｍの値を用いることにより、
高効率、最小面積の冗長を実現する。
【００８４】以下に簡単な例を用いて説明する。今、仮
にメモリセル領域が０．３２cm2 の１６メガＤＲＡＭが
あり、リフレッシュサイクルの制限により、第１の実施
例の概念の最大適用範囲が８メガ領域であるとする場合
の、この製造工程でのワ−ド線の欠陥密度Ｄが２０／cm
2 とする。チップ全体（１６メガ・Ａ16領域）のフュ−
ズセットの数で決まる歩留りＰa(x)は以下の式で表さ
れ、Ｐa(x)が９０％を越えるｘの値は１１である。
にメモリセル領域が０．３２cm2 の１６メガＤＲＡＭが
あり、リフレッシュサイクルの制限により、第１の実施
例の概念の最大適用範囲が８メガ領域であるとする場合
の、この製造工程でのワ−ド線の欠陥密度Ｄが２０／cm
2 とする。チップ全体（１６メガ・Ａ16領域）のフュ−
ズセットの数で決まる歩留りＰa(x)は以下の式で表さ
れ、Ｐa(x)が９０％を越えるｘの値は１１である。
【数１２】
【００８５】次に、８メガ領域（Ａ8 ）に対応するフュ
−ズセット数で決まる歩留りＰb(y)は以下の式で表さ
れ、Ｐb(y)が９０％を越えるｙの値は７である。
−ズセット数で決まる歩留りＰb(y)は以下の式で表さ
れ、Ｐb(y)が９０％を越えるｙの値は７である。
【数１３】 次に、予備ワード線のドライバ部を、通常のワード線の
ドライバ部のレイアウト同様にするとして４本一組の予
備ワードセットを考えると、８メガビット中の同一下位
ビット領域は２メガ（領域Ａ2 ) であり、予備ワードセ
ットの数で決まる歩留りＰc(z)は以下の式で表され、Ｐ
c(z)が９０％を越えるｚの値は４である。
ドライバ部のレイアウト同様にするとして４本一組の予
備ワードセットを考えると、８メガビット中の同一下位
ビット領域は２メガ（領域Ａ2 ) であり、予備ワードセ
ットの数で決まる歩留りＰc(z)は以下の式で表され、Ｐ
c(z)が９０％を越えるｚの値は４である。
【数１４】 上記の三つの条件を満たすことより、９０％の歩留りを
得る。ここで整理すると、 チップ中のフューズセット数・・・１１以上 ８メガ領域に対応するフューズセット数・・・７以上 ８メガ領域中の予備ワードセット数・・・４以上 以上の三つの条件を満たすために、第１の実施例では図
７に示すようになり、 チップ中のフューズセット数を１４にする。 …(a) ８メガ領域中の予備ワードセット数を５にする。 …(b) など、チップ面積の増加を招く。ここで、図中のフュー
ズセットＦＳは図２と同様の回路構成である。ここで、
(b) に示すように、予備ワードセット数を５にする理由
は、同時に２本の救済をするために、同一下位ビット領
域が２倍になり、Ｐ' c(Z)は以下の式で表され, Ｐ'
c(Z)が９０％越えるｚの値は５になる。
得る。ここで整理すると、 チップ中のフューズセット数・・・１１以上 ８メガ領域に対応するフューズセット数・・・７以上 ８メガ領域中の予備ワードセット数・・・４以上 以上の三つの条件を満たすために、第１の実施例では図
７に示すようになり、 チップ中のフューズセット数を１４にする。 …(a) ８メガ領域中の予備ワードセット数を５にする。 …(b) など、チップ面積の増加を招く。ここで、図中のフュー
ズセットＦＳは図２と同様の回路構成である。ここで、
(b) に示すように、予備ワードセット数を５にする理由
は、同時に２本の救済をするために、同一下位ビット領
域が２倍になり、Ｐ' c(Z)は以下の式で表され, Ｐ'
c(Z)が９０％越えるｚの値は５になる。
【数１５】 ここで、たとえば図６に示すような回路構成のフューズ
セットをを用いて、図８に示すようなシステム構成にす
ることにより、上記した問題を解決することができる。
本発明の第１、第２の実施例においては、欠陥のメモリ
セルを予備ワード線で救済しているが、ビット線方向に
予備ビット線を設けて欠陥のメモリセルを救済すること
もできる。また、予備ワード（ビット）線をサブアレイ
の外部に一括して設け、サブアレイ内に予備メモリセル
が存在しない構成とすることもできる。その他、本発明
はその技術思想に基づいて種々変形できる。
セットをを用いて、図８に示すようなシステム構成にす
ることにより、上記した問題を解決することができる。
本発明の第１、第２の実施例においては、欠陥のメモリ
セルを予備ワード線で救済しているが、ビット線方向に
予備ビット線を設けて欠陥のメモリセルを救済すること
もできる。また、予備ワード（ビット）線をサブアレイ
の外部に一括して設け、サブアレイ内に予備メモリセル
が存在しない構成とすることもできる。その他、本発明
はその技術思想に基づいて種々変形できる。
【００８６】
【発明の効果】以上説明したように、本発明によれば、
あるサブアレイに欠陥が生じた場合に、同一のサブアレ
イ内に設けられた予備セットを用いて救済できることは
もとより、異なるサブアレイの予備セットを用いても救
済できるため、従来の装置に比べて救済効率の向上を図
れ、製造時の歩留りの向上も図れる。加えて、いずれの
フューズセットを用いてもその出力信号の出力先である
サブアレイを選択することができ、フューズセットと冗
長を用いるサブアレイとの関係が多対多対応になってい
ることから、より一層の救済効率の向上と歩留りの向上
を図れる利点がある。
あるサブアレイに欠陥が生じた場合に、同一のサブアレ
イ内に設けられた予備セットを用いて救済できることは
もとより、異なるサブアレイの予備セットを用いても救
済できるため、従来の装置に比べて救済効率の向上を図
れ、製造時の歩留りの向上も図れる。加えて、いずれの
フューズセットを用いてもその出力信号の出力先である
サブアレイを選択することができ、フューズセットと冗
長を用いるサブアレイとの関係が多対多対応になってい
ることから、より一層の救済効率の向上と歩留りの向上
を図れる利点がある。
【図１】本発明に係る半導体記憶装置の第１の実施例を
示す回路図である。
示す回路図である。
【図２】図１におけるフューズセットアレイの具体的な
例を示す回路図である。
例を示す回路図である。
【図３】本発明に係る半導体記憶装置の第２の実施例を
示す回路図である。
示す回路図である。
【図４】図３におけるフューズセットアレイの具体的な
例を示す回路図である。
例を示す回路図である。
【図５】サブアレイの数が「１６」の場合のフューズセ
ットアレイの構成例を示す回路である。
ットアレイの構成例を示す回路である。
【図６】フューズセットの他の構成例を示す回路図であ
る。
る。
【図７】本発明における第１の応用例の説明図である。
【図８】本発明における第２の応用例の説明図である。
【図９】従来の高集積化半導体記憶装置における基本的
な冗長回路構成を概念的に示す図である。
な冗長回路構成を概念的に示す図である。
【図１０】メモリセル領域Ａに欠陥が発生する確率につ
いての説明図である。
いての説明図である。
【図１１】図１０に対応するａ〜ｅの各例における欠陥
密度に対する歩留りを示すグラフである。
密度に対する歩留りを示すグラフである。
【図１２】１−Ｑ(n) をロー歩留りとした場合の計算結
果を示すグラフである。
果を示すグラフである。
１…メモリアレイ １１…ワード線ドライバ １２…アドレスミドル信号用デコーダ １３…アドレスロー信号用デコーダ ２…アドレス入力部 ３，３Ａ…フューズセットアレイ ＦＳ０〜ＦＳｎ…フューズセット ＬＳＬ０〜ＬＳＬｎ…一致信号線選択回路 ４…行デコーダイネーブル信号生成部 ５…冗長イネーブル信号生成部 ６…アドレスミドル信号生成部 ７…アドレスロー信号生成部 ８…サブアレイ選択信号生成部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−105799（ＪＰ，Ａ) 特開 平３−17898（ＪＰ，Ａ) 特開 平２−208898（ＪＰ，Ａ) 特開 平２−208897（ＪＰ，Ａ) 特開 平１−276496（ＪＰ，Ａ) 特開 平５−258591（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00
Claims (3)
- 【請求項１】マトリックス状に配置されているメモリセ
ルを含む第１のサブメモリアレイと、 アドレス信号に応じて上記第１のサブメモリアレイのメ
モリセルが接続されている行線または列線を選択するた
めの第１のデコーダと、 マトリックス状に配置されているメモリセルおよび冗長
メモリセルを含む第２のサブメモリアレイと、 アドレス信号に応じて上記第２のサブメモリアレイのメ
モリセルが接続されている行線または列線を選択するた
めの第２のデコーダと、 上記第２のサブメモリアレイの冗長メモリセルが接続さ
れている冗長行線または冗長列線を選択するための冗長
線選択回路と、 アドレス信号に応じて上記第１または第２のサブメモリ
アレイを選択するためのサブメモリアレイ選択信号を出
力するサブメモリアレイ選択回路と、 上記第１または第２のサブメモリアレイの行線または列
線のアドレスを設定可能であり、入力するアドレス信号
が設定されているアドレスと一致すると、上記第１およ
び第２のデコーダを非活性化する共に上記冗長線選択回
路を活性化するための冗長線選択信号を出力する冗長ア
ドレス一致検出回路と、 を有し、上記冗長アドレスー致検出回路が、フューズ素子が溶断
されることにより欠陥メモリセルのアドレスが設定され
る複数のアドレス設定回路と、上記複数のアドレス設定
回路からそれぞれ出力される比較結果信号を入力して上
記冗長線選択信号を出力する第１の論理回路とを有し、 上記冗長アドレス一致検出回路から上記冗長線選択信号
が出力されると、上記サブメモリアレイ選択信号と上記
冗長線選択信号に応じて上記冗長線選択回路が冗長行線
または冗長列線を選択することにより、上記第１または
第２のサブメモリアレイに発生した欠陥メモリセルが上
記第２のサブメモリアレイの冗長メモリセルにより救済
される半導体記憶装置。 - 【請求項２】上記冗長アドレスー致検出回路が、上記複
数のアドレス設定回路からそれぞれ出力される比較結果
信号を入力してデコードイネーブル信号を出力する第２
の論理回路を有し、 上記サブメモリアレイ選択回路が上記比較結果信号と上
記デコードイネーブル信号とを入力し、アドレス信号又
は上記比較結果信号に応じて上記サブメモリアレイ選択
信号を出力する請求項１に記載の半導体記憶装置。 - 【請求項３】マトリックス状に配置されているメモリセ
ルを含む第１のサブメモリアレイと、 アドレス信号に応じて上記第１のサブメモリアレイのメ
モリセルが接続されている行線または列線を選択するた
めの第１のデコーダと、 マトリックス状に配置されているメモリセルおよび冗長
メモリセルを含む第２のサブメモリアレイと、 アドレス信号に応じて上記第２のサブメモリアレイのメ
モリセルが接続されている行線または列線を選択するた
めの第２のデコーダと、 上記第２のサブメモリアレイの冗長メモリセルが接続さ
れている冗長行線または冗長列線を選択するための冗長
線選択回路と、 アドレス信号に応じて上記第１または第２のサブメモリ
アレイを選択するためのサブメモリアレイ選択信号を出
力するサブメモリアレイ選択回路と、 上記第１または第２のサブメモリアレイの行線または列
線のアドレスを設定可能であり、入力するアドレス信号
が設定されているアドレスと一致すると、上記第１およ
び第２のデコーダを非活性化する共に上記冗長線選択回
路を活性化するための冗長線選択信号を出力する冗長ア
ドレスー致検出回路と、 を有し、 上記冗長アドレス一致検出回路が、フューズ素子が溶断
されることにより欠陥メモリセルのアドレスが設定され
る複数のアドレス設定回路と、上記複数のアドレス設定
回路からそれぞれ出力される比較結果信号を入力してデ
コードイネーブル信号を出力する第２の論理回路とを有
し、 上記サブメモリアレイ選択回路が上記比較結果信号と上
記デコードイネーブル信号とを入力し、アドレス信号又
は上記比較結果信号に応じて上記サブメモリアレイ選択
信号を出力し、 上記冗長アドレス一致検出回路から上記冗長線選択信号
が出力されると、上記サブメモリアレイ選択信号と上記
冗長線選択信号に応じて上記冗長線選択回路が冗長行線
または冗長列線を選択することにより、上記第１または
第２のサブメモリアレイに発生した欠陥メモリセルが上
記第２のサブメモリアレイの冗長メモリセルにより救済
される半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16224492A JP3268823B2 (ja) | 1992-05-28 | 1992-05-28 | 半導体記憶装置 |
| US08/069,221 US5487039A (en) | 1992-05-28 | 1993-05-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16224492A JP3268823B2 (ja) | 1992-05-28 | 1992-05-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05334896A JPH05334896A (ja) | 1993-12-17 |
| JP3268823B2 true JP3268823B2 (ja) | 2002-03-25 |
Family
ID=15750735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16224492A Expired - Lifetime JP3268823B2 (ja) | 1992-05-28 | 1992-05-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5487039A (ja) |
| JP (1) | JP3268823B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07282597A (ja) * | 1994-04-12 | 1995-10-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5528539A (en) * | 1994-09-29 | 1996-06-18 | Micron Semiconductor, Inc. | High speed global row redundancy system |
| JP3557019B2 (ja) * | 1995-11-17 | 2004-08-25 | 株式会社東芝 | 半導体記憶装置 |
| US5781717A (en) * | 1996-09-19 | 1998-07-14 | I-Cube, Inc. | Dynamic spare column replacement memory system |
| JP3613622B2 (ja) * | 1996-09-27 | 2005-01-26 | 株式会社日立製作所 | 半導体メモリ |
| US6188618B1 (en) * | 1998-04-23 | 2001-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
| JP3880210B2 (ja) * | 1998-08-04 | 2007-02-14 | エルピーダメモリ株式会社 | 半導体装置 |
| US5978291A (en) * | 1998-09-30 | 1999-11-02 | International Business Machines Corporation | Sub-block redundancy replacement for a giga-bit scale DRAM |
| US6611729B1 (en) * | 2000-03-07 | 2003-08-26 | Agere Systems Inc. | System and method for introducing multiple component-type factors into an integrated circuit yield prediction |
| TW511097B (en) * | 2001-06-27 | 2002-11-21 | Taiwan Semiconductor Mfg | Memory module structure having adaptable redundancy circuit |
| US7405989B2 (en) * | 2005-03-07 | 2008-07-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrical fuses with redundancy |
| US9413356B1 (en) * | 2013-12-11 | 2016-08-09 | Marvell International Ltd. | Chip or SoC including fusible logic array and functions to protect logic against reverse engineering |
| US9660802B1 (en) | 2013-12-12 | 2017-05-23 | Marvell International Ltd. | Systems and methods for generating and storing silicon fingerprints for a security chip |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
| JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
| JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
-
1992
- 1992-05-28 JP JP16224492A patent/JP3268823B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-28 US US08/069,221 patent/US5487039A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5487039A (en) | 1996-01-23 |
| JPH05334896A (ja) | 1993-12-17 |
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