KR100296805B1 - 반도체소자제조방법 - Google Patents

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KR100296805B1
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케이스미셀허칭스
케니스로날드화이트
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

적어도 하나의 윈도우(4a)를 형성하는 마스크(4)를 반도체 소자(1)의 한 주표면(1a)상에 제공한다. 반도체 소자(1)를 에칭하여 반대 도전형의 제 2 영역(3)을 통해 일 도전형의 제 1 영역(2)내에 홈(5)을 형성한다. 홈(5)의 표면(5a)상에 비교적 얇은 게이트 절연층(6)을 형성한다. 산화가능한 도전 재료의 게이트 도전 영역(7)을 홈(5)내에 제공하고, 제 2 영역(3)의 도전 패널 형성 영역(30)에 의해 둘러싸이는 절연 게이트 구조물(8)을 형성한다. 다음, 절연 게이트 구조물(8)을 주변의 반도체 표면 너머로 연장시키고 노출된 게이트 도전 재료(7a)를 산화시켜 게이트 도전 영역(3)상에 절연 캡핑 영역(9)을 형성하여 표면 구조물에 단차부(15)를 형성한다. 구조물 표면에 층(10)을 형성하고 이방성으로 에칭하여 단차부(75) 측벽(8′a)에 상기 층의 일부분(10a)을 남기고, 남겨진 부분(10a) 밑에 있는 제 2 영역(3)내에 일 도전형의 제 3 영역(11)을 형성한다. 제 2 영역(3) 및 제 3 영역(11)에 접촉하는 도전층(12)을 침적한다.

Description

반도체 소자 제조 방법
제1도 내지 제8도는 본 발명에 따른 제조 방법의 제 1 실시예를 설명하기 위한 반도체 소자의 공정별 단면도.
제9도 내지 제11도는 본 발명에 따른 제조 방법의 제 2 실시예를 설명하기 위한 반도체 소자의 공정별 단면도.
제12도 내지 제13도는 본 발명에 따른 제조 방법의 제 3 실시예를 설명하기 위한 반도체 소자의 공정별 단면도.
제14도는 본 발명에 따른 제조 방법을 사용하여 제조된, 상부 금속화를 편의상 생략하여 도시한 절연 게이트 전계 효과 소자의 일부 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 소자 1a, 1b : 제 1 및 제 2 주표면
2 : 제 1 영역 3 : 제 2 영역
3b : 반도체 표면 4 : 마스크
4a : 윈도우 5 : 홈
5a : 표면 6 : 게이트 절연층
7 : 게이트 도전 영역 7a : 노출된 표면
8 : 절연 게이트 구조물 9 : 절연 캡핑 영역
10 : 절연층 10a : 스페이서
11 : 제 3 영역 12 : 소스 전극
14 : 드레인 전극 13 : 기판
15 : 단차부 30 : 도전 채널 형성 영역
31 : 제 2 셀 영역 80 : 도전층
본 발명은 절연 게이트(insulated gate) 전계 효과 순자를 구비한 반도체 소자를 제조하는 방법에 관한 것으로서, 특히, 절연 게이트를 홈(groove) 또는 리세스(recess)내에 형성한 절연 게이트 전계 효과 소자를 구비한 반도체 소자를 제조하는 방법에 관한 것이다.
미국 특허 제 4,967,245 호에는 공통 드레인 영역(common drain region)을 공유하는 아주 많은, 일반적으로 수십만개의 병렬 접속된 절연 게이트 전계 효과소자 셀(일반적으로 소스 셀이라 칭함)로 형성된 절연 게이트 전계 효과 트랜지스터의 구성을 갖는 소위 트렌치 전력 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : 이하, MOSFET라 칭함)가 기재되어 있다. 이 미국 특허 제 4,967,245 호에 기재되어 있는 방법에서는 일 도전형(one conductivity type)의 제 1 영역 예를 들어 n채널의 경우 n 도전형의 제 1 영역을 갖는 반도체 몸체를 제공한다. 제 1 영역은 전력 MOSFET의 경우 드레인 드리프트 영역(drain drift region)을 형성하는 것으로서, 이 제 1 영역은 그의 도전형과 반대 도전형의 제 2 영역에 의해서 반도체 몸체의 제 1 주표면으로부터 분리된다. 제 2 영역은 일 도전형의 층(layer)에 의해 제 1 주표면(first major surface)과 분리된다. 이 미국 특허의 방법에서는, 그다음 제 1 주표면에 마스크를 제공하여 적어도 하나의 윈도우(window)를 형성하며, 이 윈도우를 통해 반도체 몸체를 에칭(etch)해서 제 2 영역을 통해 제 1 영역내로 연장하는 홈을 형성함으로써 그 홈이 제 2 영역의 표면 영역들에 의해서 둘러싸이는 형태로 되도록 한다. 그 다음, 홈의 표면에 비교적 얇은 게이트 절연층(gate Insulating layer)을 형성하고, 그위에 도핑된 다결정 규소(polycrystalline silicon)를 침적시키고, 에칭-백(etching-back)하여 홈 마스크를 노출시켜서 홈내에 게이트 도전 영역을 형성한다.
홈의 형성에 사용되는 마스크는 상술한 미국 특허 제 4,967,245 호에 기재되어 있는 것처럼 내산화(耐酸化) 재료인 질화 규소로 형성한다. 게이트 도전 영역을 형성하기 위한 다결정 규소의 에칭-백 후, 다결정 규소의 노출된 표면 영역을 산화시키고, 게이트 도전 영역 전체에 보호용 절연 캡핑 영역(protective insulating capping region)을 형성한다. 반도체 분야에서 잘 알려진 바와 같이 그러한 규소의 국부 산화(Local Oxidation of Silicon, LOCOS라고도 함) 기술에 의하면, 내산화(anti-oxidation) 마스크의 에지(edge)에 산화물의 버즈 빅(bird′s beak) 영역, 즉, 내산화 마스크의 에지의 하측에서 약간의 산화가 진행되는 영역이 생성된다. 다음, 캡핑 영역 및 인접하는 버즈 빅 영역을 마스크로서 이용하여 제 1 영역을 관통하는 에칭을 행해서, 버즈 빅 영역의 바로 밑에 일 도전형의 제 3 영역이 남겨지는 상태로 제 2 영역을 노출시킨다. 제 3 영역은 전력 MOSFET의 소스 영역을 형성하며, 절연 게이트 구조물(insulated gate structure)에 인접하는 제 2 영역은 채널 영역을 형성한다. 채널 영역을 통한 전도(conduction)는 절연 게이트에 적절한 전압을 인가하는 것에 의해 반전 채널(inversion channel)이 유도될 때 발생한다. 다음, 도전층을 침적시켜 소스 전극을 형성한다. 이 소스 전극은 에칭 처리에 의해 규정되는 소스 영역의 에지에 접촉되어 제 2 영역의 주변 영역(surrounding areas)을 소스 영역에 단락시킴으로써 기생 바이폴라(Parasitic bipolar) 동작이 방지되도록 한다.
이러한 방법에 의해 소스 영역을 자기 정렬 방식(self-aligned manner)으로 형성함으로써 셀의 크기를 감소시키고 셀의 밀도를 증가시킬 수 있지만, 버즈 빅영역의 정확한 모양(shape) 및 치수(size)는 내산화 마스크의 에지 하측에서 산화되는 정도에 의존하고, 이러한 산화 정도는 예를 들면 내산화 마스크의 제 1 주표면에 대한 접착도(degree of adhesion)에 의존하고, 이 접착도는 제 1 주표면의 표면 상태 및 청정도(cleanliness)에 의존한다. 따라서, LOCOS 산화 처리가 약간이라도 변하면 버즈 빅 영역의 치수 및 모양이 변화되어 소스 영역의 치수 및 모양이 영향을 받음으로써 반도체 소자의 특성이 영향을 받게 된다. 또한, 게이트 절연층을 형성하는 동안 제 1 주표면상에 내산화 마스크를 설치해야 하기 때문에, 게이트 절연층의 오염이 초래되어 반도체 소자의 성능 특성이 악영향을 받게 된다.
따라서, 본 발명의 목적은 제 3 영역을 자기 정렬 방식으로 형성함으로써 소위 버즈 빅 영역을 제 3 영역의 형성을 위한 마스크로서 이용하지 않고서도 셀 패킹(packing) 밀도를 증대시킬 수 있도록 한 절연 게이트 전계 효과 반도체 소자를 구비한 반도체 소자를 제조하는 방법을 제공함에 있다. 여기서, 반도체 소자는 다수의 병렬 접속된 셀로 구성되는 전력 반도체 소자이다.
본 발명에 따르면, 절연 게이트 전계 효과 소자를 구비한 반도체 소자를 제조하는 방법으로서, 제 1 주표면 및 제 2 주표면을 갖고, 일 도전형의 제 1 영역이 반대 도전형의 제 2 영역에 의해서 상기 제 1 주표면으로부터 분리된 반도체 소자를 제공하는 단계, 한 쪽의 주표면에 적어도 하나의 윈도우를 규정하는 마스크를 제공하는 단계, 윈도우를 통해 반도체 소자를 에칭하여 상기 제 2 영역을 통해 상기 제 1 영역내로 연장하는 홈을 규정하는 단계; 상기 홈의 표면상에 비교적 얇은 게이트 절연층을 제공하는 단계, 상기 홈내에 산화가능한 도전 재료의 게이트 도전영역을 제공하여 상기 게이트 절연층과 함께 상기 제 2 영역의 도전 채널 규정 영역에 의해 둘러싸이는 절연 게이트 구조물을 형성하는 단계; 상기 절연 게이트 구조물을 주변의 반도체 표면 너머로 연장시켜, 노출된 도전 재료를 산화시키고 상기 게이트 도전 영역의 노출된 표면에 걸쳐 절연 캡핑 영역을 규정한 다음에 표면 구조물 전체에 걸쳐 층을 제공하는 것에 의해, 상기 표면 구조물에 단차부를 형성하는 단계; 상기 층을 이방성으로 에칭하여, 상기 절연 게이트 구조물에 의해 규정되는 단차부의 측벽상에 층의 일부분을 남기고 상기 일부분의 밑에 있는 상기 제 2 영역내에 상기 일 도전형의 제 3 영역을 형성하는 단계: 및 상기 제 2 및 제 3 영역에 접촉하는 도전층을 침적하는 단계를 포함하는 반도체 소자 제조 방법이 제공된다.
따라서, 본 발명에 따른 제조 방법에서는, 게이트 도전 영역의 노출된 표면의 산화 후에 절연 게이트 구조물의 일부분이 반도체 표면보다 높게 된다. 다음 하나의 층을 침적하고 이방성으로 에칭하여 절연 게이트 구조물의 측벽의 노출된 영역에 일부분 또는 스페이서를 남긴다. 다음, 이들 스페이서를 사용하여 제 3 영역 즉 그를 형성하는 국부 산화 기술을 필요로 하지 않고서도 절연 게이트 구조물에 대해 자기 정렬되도록 형성되는 제 3 영역을 형성한다. 따라서, 스페이서 결과적으로는 제 3 영역의 치수는 표면 구조물에 걸쳐 제공되는 층의 두께를 제어하는 것에 의해 간단하게 결정될 수 있다. 또한, 게이트 절연층을 오염 가능성이 감소되도록 형성할 때 제 1 주표면에 내산화 마스크를 설치할 필요가 없다. 상술한 바와 같이, 본 발명의 반도체 소자 제조 방법은 제 3 영역을 형성하는 국부 산화 기술에 의존하지 않기 때문에, 스페이서를 형성하기 위해서 에칭-백(etched back)하는 층을 방법의 다양성을 증대시킬 산화물로 할 필요는 없다. 이것은 반도체 소자를 규소와 같은 산호가 용이한 반도체로 만들 필요가 없다는 것을 의미한다.
상기 절연 게이트 구조물을 주변의 반도체 표면 너머로 연장시켜 표면 구조물에 단차부를 형성하는 단계는 상기 캡핑 영역을 마스크로서 이용하여 상기 제 1 주표면을 에칭-백해서 에칭-백된 표면 너머로 돌출되어 노출된 절연 게이트 구조물의 측벽 영역을 남기는 단계를 더 포함할 수 있다. 이렇게 하면, 표면 구조물의 단차부가 게이트 도전 영역의 산화에 의해서만 결정되는 것이 아니고 반도체 몸체의 선택된 두께를 에칭 제거하는 것에 의해 원하는 만큼 조정될 수 있다는 이점이 제공된다.
상기 층은 절연층으로 할 수 있다. 일 실시예에서는, 일 도전형의 층을 형성하여 상기 제 1 주표면으로부터 제 2 영역을 분리함과 동시에 상기 일 도전형의 층을 관통하게 이방성 에칭을 계속하여 제 3 영역을 형성한다. 상기 제 1 주표면으로 부터 제 2 영역을 분리하는 일 도전형의 층은 노출된 도전 재료를 산화하기 전 또는 산화한 후에 형성할 수도 있다. 반도체 표면의 에칭-백 후에 일 도전형의 층을 형성하면, 일 도전형 층의 두께가 에칭-백 처리에 의해 영향을 받지 않게 된다는 이점이 제공된다.
다른 실시예에서, 상기 층은 일 도전형의 특성을 나타내는 불순물(impurities)로 도핑된 층으로서 제공할 수도 있으며, 제 3 영역은 상기 제 2 영역으로의 이방성 에칭 후에 남겨진 층의 부분으로부터 상기 분술물을 확산시켜 형성할 수도 있다. 이렇게 함으로써, 절연 게이트 구조물의 양면이 평탄하게 될 수 있고 또한 스텝 커버리지(step coverage)의 문제점이 감소된다. 일반적으로, 게이트 도전 영역은 도핑된 다결정 규소로 형성된다.
상기 게이트 도전 영역을 형성하기 전에 제 1 주표면상에 내산화층을 만들 수 있다. 따라서, 일 실시예에서, 상기 게이트 절연체는 상기 제 1 주표면을 덮는 산화물 층으로서 형성할 수도 있으며, 내산화층은 질소를 도입하여 게이트 산화물 층의 적어도 표면 영역을 질소 산화물 층으로 변환하는 것에 의해 형성할 수도 있다. 이렇게 함으로써, 일단 형성되어 있는 도전 게이트 영역에 자동적으로 정렬되는 내산화층을 형성하는 비교적 간단한 방법이 제공된다. 내산화층을 사용하면, 게이트 전도 영역의 선택적 산화가 용이하고 게이트 도전 재료 및 게이트 절연 재료의 산화 속도 및 정도의 차이에 의존하는 것이 방지된다.
제 2 주표면에 도전층을 제공하여 반도체 소자의 동작중에 상기 제 1 주표면과 상기 제 2 주표면간에 상기 제 1 영역을 통하는 주전류 경로(main current path)가 형성되도록 즉 절연 게이트 전계 효과 소자가 종방향 반도체 소자(vertical device)로 되도록 할 수도 있다. 그러나, 본 발명은 또한 측방향(lateral device) 반도체 소자에 또한 상부 드레인(drain), 즉, 양극 접점(anode contact) 종방향 반도체 소자에 적용될 수도 있다.
절연 게이트 전계 효과 소자를 절연 게이트 전계 효과 트랜지스터 또는 MOS 게이트 사이리스터(thyristor)와 같은 임의의 다른 MOS 제어장치로 할 수도 있다. 상기 반대 도전형의 적어도 1/4 영역을 제 1 영역에 의해 상기 제 2 영역으로부터 이격되게 제공하여 반도체 소자의 동작중에 반대 도전형의 전하 캐리어(charge carriers)를 상기 제 1 영역에 주입시킴으로써 절연 게이트 바이폴라 트랜지스터가 절연 게이트 전계 효과 소자를 형성하도록 할 수도 있다.
상기 마스크에 윈도우를 형성하여 상기 홈이 격자형 트렌치(grid-like trench)를 형성하도록 할 수도 있다. 이는 종방향 전력 절연 게이트 전계 효과 소자의 경우에 특히 유리하다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도면은 개략적인 것으로 실제 치수에 따른 것은 아니다. 예를 들어, 여러 층 또는 영역의 두께를 편의상 상대적으로 확대시켜 도시했다. 또한 도면에 있어서 동일 부분에는 동일 부호를 붙여 도시했다.
도면에는 본 발명에 따른 절연 게이트 전계 효과 소자를 구비하는 반도체 소자를 제조하는 방법이 도시되는데, 이 제조 방법에서는, 제 1 주표면(la) 및 제 2 주표면(1b)을 갖되 일 도전형(one conductivity type)의 제 1 영역(2)이 반대 도전형 제 2 영역(3)에 의해서 제 1 주표면(la)으로부터 분리되는 반도체 소자(1)를 제공하고, 한 쪽의 주표면(la)에 적어도 1개의 윈도우(4a)를 형성하는 마스크(4)를 제공하고, 이 윈도우(4a)를 통해 반도체 소자(1)를 에칭하여 제 2 영역(3)을 관통해서 제 1 영역(2)내로 연장하는 홈(5)을 형성하고, 이 홈(5)의 표면(5a)에 비교적 얇은 게이트 절연층(6)을 형성하고, 홈(5)내에 산화가능한 도전 재료의 게이트 도전 영역(7)을 제공하여 이 게이트 도전 영역(7)이 상기 게이트 절연층(6)과 함께 제 2 영역(3)의 도전 채널 형성 영역(30)에 의해 둘러싸이는 절연 게이트 구조물(8)을 형성하도록 하고, 이 절연 게이트 구조물(8)을 그 주변의 반도체 표면 위로 연장시키고 게이트 도전 재료(7)의 노출된 표면(7a)을 산화시켜 게이트 도전 영역(3)의 노출된 표면(7a) 전체에 걸쳐 절연 캡핑 영역(9)을 규정한 다음에 그 표면 구조물 전체에 걸쳐 층(10)을 형성하여 표면 구조물에 단차부(15)를 형성하고, 층(10)을 이방성으로 에칭하여 절연 게이트 구조물(8)에 의해 형성된 단차부(15)의 측벽(8a)상에 상기 층(10)의 일부분(10a)을 남기고 이 남겨진 부분(10a)의 하측에 있는 제 2 영역(3)내에 일 도전형의 제 3 영역(11)을 형성한 다음에 상기 제 2 영역(3) 및 제 3 영역(11)에 접촉하는 도전층(12)을 침적시킨다.
따라서, 본 발명에 따른 제조 방법에서는, 게이트 도전 영역(7)의 노출된 표면(7a)을 산화시킴으로써 절연 게이트 구조물(8)의 일부분이 반도체 표면(3b)보다 높게 되며, 그 위에 층(10)을 침적시키고 이방성으로 에칭함으로써 절연 게이트 구조물(8)의 측벽(8a)의 노출된 영역(8′a)에 층(10)의 일부분, 즉, 스페이서(10a)가 남겨 진다. 그다음, 이들 스페이서(10a)를 사용하여 제 3 영역(11)을 형성함으로써, 제 3 영역(11)은 국부 산화 기술에 의해 형성되는 마스크에 의존하지 않고서도 절연 게이트 구조물(8)에 대해 자기 정렬되도록 형성된다. 따라서, 스페이서(10a)의 치수 결과적으로 제 3 영역(11)의 치수는 층(10)의 두께를 제어하는 것에 의해 간단하게 결정될 수 있게 된다. 또한, 에칭-백에 의해 스페이서(10a)를 규정하게 되는 층(10)은 방법의 다양성을 증대시켜야 할 산화물로 할 필요는 없다. 이것은 반도체 소자(1)를 규소와 같이 산화가 용이한 반도체로 만들 필요가 없다는 것을 의미한다.
본 발명에 따른 절연 게이트 전계 효과 소자는, 예를 들면, 공통 드레인 영역을 갖는 수백개의 병렬 접속된 절연 게이트 전계 효과 트랜지스터로 구성된 전력 MOSFET로 할 수도 있고 또는 어떤 다른 MOS 제어 장치 예를 들어 절연 게이트 바이폴라 트랜지스터(IGBT)로 할 수도 있다.
제1도 내지 제8도는 본 발명에 따른 반도체 소자(1)의 제조 방법의 제 1 실시예를 설명하기 위한 반도체 소자(1)의 모든 공정에 대한 단면도이다. 전력 장치의 경우, 반도체 소자(1)내에 형성되는 구조물은 동일 구성의 수백개의 병렬 접속 구조물로 구성되지만 설명의 편의상 1개만을 도시한다.
반도체 소자(1)는 본 예에서는 비교적 다량으로 도핑된(highly doped) 단결정 규소 기판(13)으로 이루어지고, 이 기판상에는 일 도전형의 불순물이 비교적 소량 도핑(lowly doped)된 에피택셜층(epitaxial layer)으로서 제 1 영역(2)을 형성한다. 반도체 소자를 전력 MOSFET로 하고자 하는 경우에는 기판(13) 및 제 1 영역인 에피택셜층(2)을 동일 도전형 즉 n채널 MOSFET의 경우 n 도전형으로 하지만, 예를 들어, 반도체 소자를 IGBT로 하고자 하는 경우에는 기판(13)을 반대 도전형 즉 n채널 IGBT 경우 P 도전형으로 한다. 또한, 본 발명은, 반대 도전형 주입 영역(injector regions)을 반대로 도핑된 기판에 의해 형성하지 않고 제 2 주표면(1b)으로부터 비교적 다량으로 도핑된 일 도전형의 기판내로 연장하는 상호이격된 도핑된 주입 영역에 의해서 형성하는, 예를 들면, 미국 특허 제 4,969,028 호에서 개시하고 있는 소위 양극 단락(anode-shorted) IGBT에 적용할 수 있는 것은 물론이다.
절연 게이트 전계 효과 소자의 도전 채널 영역을 형성하는 제 2 영역(3)은 상기 에피택셜층(2)상에 침적시킨 반대 도전형의 제 2 에피택셜층으로 형성하거나, 에피택셜층(2)내에 반대 도전형의 불순물을 주입하는 것에 의해 형성할 수 있다.
다음, 제1도에 도시한 바와 같이, 제 1 주표면(la)상에 마스크(4)를 제공한다. 이 마스크(4)는 임의의 적합한 재료 예를 들면 감광성 레지스트(photosensitive resist)로 형성할 수 있다. 이 마스크(4)내에는 통상적인 광 에칭 기술(photolithographic and etching techniques)을 이용하여 윈도우(4a)를 형성시켜 제 1 주표면(1a)의 영역을 노출시킨다.
다음, 노출된 반도체 재료를 이방성으로 에칭하여 제 2 영역(3)을 관통해서 제 1 영역(2)내로 연장하는 홈(5)을 형성한다.
다음, 마스크(4)를 제거하고 통상의 표면 청정화 처리(surface cleaning)를 실시한 후, 제2도에 도시된 바와 같이 제 1 주표면(la) 및 홈(5)의 표면(5a)상에 비교적 얇은 게이트 절연층(6)을 제공한다. 보통 게이트 절연층(6)은 특정 노(furnace)내에서 실시되는 통상적인 열산화 처리(thermal oxidation process)에 의해 형성하여 게이트 절연층(6)의 오염이 방지될 수 있도록 한다. 이렇게 함으로써 고순도의 게이트 산화물(high purity gate oxide)을 얻을 수 있다.
다음, 통상적인 침적 기술을 이용하여 제 1 주표면(la)상의 전체에 걸쳐 산화가능한 도전 재료, 본 예의 경우 인(phosphorus)으로 다량 도핑된(heavily doped) 다결정 규소 층(80)을 침적하고, 이 도전층(80)을 게이트 절연층(6)의 표면이 노출되어 홈(5)내에 게이트 도전 영역(7)이 남을 때까지 에칭-백한다. 도핑된 다결정 규소 층(80)을 제 1 주표면(1a) 레벨까지 또는 제3도에 도시한 바와 같이 제 1 주표면(1a)보다 약간 낮은 레벨까지 에칭-백할 수도 있다.
게이트 도전 영역(7) 및 게이트 절연층(6)은 절연 게이트 구조물(8)을 형성한다.
다음, 게이트 도전 영역(7)의 노출된 표면(7a)을 후술하는 방법중 하나를 이용하여 산화시켜 제4도에 도시된 바와 같이 게이트 절연층(6)보다 더 얇은 보호 캡핑 산화물 영역(9)을 형성한다.
다음, 통상의 에칭액(etchant)을 이용하여 절연 재료를 에칭-백해서 게이트 절연층(6)의 노출 영역 및 캡핑 산화물 영역(9)중 약간의 두께 부분만을 제5도에 도시된 바와 같이 제거한다.
게이트 도전 재료(7)를 산화시켜 표면 구즐물에 적절한 단차부(15)를 형성하기에 충분한 두께로 캡핑 영역(9)을 형성할 수 있지만, 이 단차부(15)의 치수를 후술하는 바와 같이 적절한 에칭액을 이용하여 증대시킬 수도 있다. 구체적으로 말해서, 단차부(15)의 치수는 반도체 소자(1)를 보호용 캡핑 산화물 영역(9)에 대해 선택적으로 에칭하여 제 2 영역(3)의 표면 영역(3a)을 에칭-백해서 제5도에 도시된 바와 같이 새로이 에칭-백된 표면(3b)을 규정하는 적절한 에칭액을 이용하는 것에 의해 증대될 수 있다. 이 실시예에서, 절연 게이트 구조물(8)은 에칭-백된 표면(3b) 위로 연장함으로써, 절연 게이트 구조물(8)의 측벽(8a) 영역(8′a)은 노출되어 에칭-백된 표면 영역(3b)과 함께 표면 구조물에 단차부(15)를 형성한다.
이 실시예에서는, 그다음 일 도전형의 불순물을 도입하여 일반적으로는 주입하여(implanted) 확산시켜서 캡핑된(capped) 절연 게이트 구조물을 둘러싸는 일 도전형의 영역(11′)을 형성한다.
이 실시예에서는, 산화 규소와 같은 절연 재료(또는 반도체 표면에 대해 선택적으로 에칭될 수 있는 다른 절연 재료)의 층(10)을 표면 전체에 걸쳐 침적시켜서 제6도에 도시된 바와 같은 구조물을 형성한다.
다음, 절연층(10)을 표면 영역(3b)이 노출될 때까지 이방성으로 에칭한다. 캡핑된 절연 게이트 구조물(8)에 의해서 표면 구조물에 형성된 단차부(15)에 덕분에, 제7도에 도시된 바와 같이 절연 게이트 구조물(8)의 측벽(8a)의 노출 영역(8′a)상에 절연 재료의 부분 즉, 스페이서(10a)가 남겨 진다. 표면 영역(3b)상의 스페이서(10a)의 폭, 즉, 측방향 치수는 당업자라면 알 수 있듯이 비교적 용이하게 제어될 수 있는 층(10)의 초기 두께에 의해서 결정된다.
다음, 스페이서(10a) 및 캡핑 영역(9)을 마스크로서 이용하여 하부의 제 2 영역(3)이 노출될 때까지 영역(11′)을 이방성으로 에칭하여 절연 스페이서(10a)의 바로 밑에 제 3 영역(11)을 형성한다. 다음, 금속화층 일반적으로는 알루미늄을 침적시키고 패터닝(pattern)하여, 제 3 영역(11)과 접촉하며 그 제 3 영역(11)을 제 2 영역(3)에 단락시켜 전위 기생 바이폴라 작용(potential parasitic bipolar action)을 금지하는 제 1 전극(12)과, 적절한 접점 윈도우(도시되지 않음)를 통해 절연 게이트 구조물에 접촉하는 제 2 게이트 전극(도시되지 않음)을 규정한다. 제 2 주표면(1b)상에는 다른 금속화층(14)을 제공하여 기판(13)과 접촉하는 제 3 전극을 형성한다.
반도체 소자를 절연 게이트 전계 효과 트랜지스터로 하는 경우에는, 제 3 영역(11)에 의해서 트랜지스터의 소스 영역을 형성함과 동시에 제 2 영역(3)에 의해서 절연 게이트 구조물에 인접하게 도전 채널 영역(30)을 규정한다. 이 도전 채널 영역내에서, 절연 게이트 구조물(8)에 적절한 전압을 인가하는 것에 의해 소스 영역(11)과 제 2 영역(3)간을 도전시킬 수 있는 도전 채널을 규정하여 트랜지스터의 드레인 드리프트 영역을 형성할 수 있다. 본 예에서는 제 3 전극에 의해 드레인 전극을 형성한다. 이 상태는 소스 전극(12) 및 드레인 전극(14)이 음극 전극 및 양극전극으로 알려져 있는 점을 제외하고는 IGBT와 유사하다.
제9도 내지 제11도는 본 발명에 따른 반도체 소자 제조 방법의 제 2 실시예를 도시한다. 이 방법은 제1도 내지 제5도에 대해 상술한 것과 유사한 방식으로 실시된다. 그러나, 본 발명의 실시예에서는 제9도에 도시한 바와 같이 도핑된 재료, 예를 들면, 도핑된 다결정 규소 또는 도핑된 산화물 또는 유리와 같은 층(10′)을 저온 침적 기술(low temperature deposition technique)을 이용하여 에칭-백된 반도체 표면(3b)상에 제공한다.
다음, 도핑된 층(10′)을 이방성으로 에칭하여 제10도에 도시된 바와 같이 도핑된 스페이서(10′a)를 형성한 후에 그 구조물을 예를 들어 약 1000℃로 가열하여 불순물을 도핑된 스페이서(10′a)로부터 하부의 제 2 영역(3)내로 확산시켜서 제 3 영역(11)을 형성한다. 다음, 필요에 따라, 짧은 딥 에칭(short dip etch)을 실시하여 스페이서(10′a)의 형성전에 도핑된 층(10′)으로부터 반도체 표면(3a)으로 확산되었을 수도 있는 적은 양의 불순물을 제거할 수 있다.
제10도에서 볼 수 있는 바와 같이, 불순물의 측방향 확산에 의해서 제 3 영역(11)을 스페이서(10′a) 너머로 연장시킴으로써, 금속화층을 상술한 바와 같이 침적하여 제 1 전극 및 게이트 전극(도시되지 않음)을 규정할 경우에 제 1 전극(12)이 제 3 영역(11)에 접촉될 수 있게 된다. 이 방법에 의하면, 첫번째로 언급한 방법에 비해서 금속화층을 침적시킬 더욱 평탄한 표면이 제공되는 효과가 있다.
상술한 바로부터 알 수 있는 것처럼, 본 발명에서는 게이트 도전 영역(7)의 표면에 걸쳐 형성된 보호용 캡핑 산화물 영역(9)을 게이트 절연체 보다 더 두껍게하여 게이트 절연체의 노출된 영역을 제거할 때 게이트 도전 영역(7)이 덮여진 상태로 유지되도록 하는 것이 요구된다 이것은 매우 다량의 도핑된, 특히, 인(P)으로 도핑된 다결정 규소가 열산화물, 즉, 게이트 산화물보다도 훨씬 빠르게 산화한다는 사실에 근거하여 간단하게 달성할 수 있지만, 이러한 방법은 실제 처리 조건에 매우 민감하고 특히 재현할 수 없을 수도 있다. 대안으로서, 게이트 절연층을 내산화층에 의해 덮을 수도 있다. 따라서, 예를 들면, 통상적인 게이트 산화물을 질화 규소 층에 의해 덮을 수도 있다. 다른 예로서 게이트 절연층(6)을 산화 규소가 아닌 다른 내산화성 재료로 형성할 수도 있다.
제12도 및 제13도에는 게이트 절연층을 열성장 산화 규소 층으로 하는 경우의 게이트 절연층(6)에 대한 도핑된 다결정 규소의 산화율(oxidation rate)을 증대시키는 제 3 실시예가 도시된다.
따라서, 제12도에 도시한 바와 같이, 마스크(4)의 제거 후, 노출된 규소 표면을 통상적인 기술에 의해 산화시켜 열 게이트 산화물 층(6)을 형성한다. 다음, 예를 들면 질소를 게이트 산화물 층(oxide layer)(6)에 이온 주입하는 것에 의해, 또는, 반도체 소자를 암모니아내에서 가열하는 것에 의해 게이트 산화물 층(6)에 대한 질화 처리(nitridation treatment)를 행한다(이들 질화 처리 기술은 IEEE Electron Device letters(Volume EOL. 2, No. 10, Oct. 1981)의 244쪽 내지 247쪽에 제이 후이(J. Hui), 티. 와이. 치우(T. Y. Chiu), 에스. 옹(5. Wong) 및 더블유. 지. 올드햄(W. G. Oldham)이 “selective oxidation technologies for high density MOS”이란 제목으로 발표한 논문에 기재되어 있다).
이러한 질화 처리에 의해 게이트 산화물 층(6)의 상부에 질소 산화물 층(6′)(제13도에 점선으로 간략하게 도시되어 있음)을 형성한다. 이 질소 산화물 층(6′)은 내산화층이므로, 노출된 게이트 도전 영역의 다음 산화 기간 동안 게이트 산화 층이 크게 산화되지 않고서도 제13도에 도시된 구조물이 얻어 진다.
나머지 처리는 제1도 내지 제8도에 대해 설명한 것과 동일하게, 또는, 제9도 내지 제11도의 변형예에 대해 설명한 것과 동일하게 계속된다.
상술한 바와 같이, 반도체 소자는 공통 드레인 드리프트 영역을 가진 수백개의 병렬 접속 소스 셀로 구성된 전력 반도체 소자로 할 수 있다.
제14도는 구조물을 나타내기 위해 생략한 소스 전극 및 드레인 전극을 형성하는 금속화층을 갖는 본 발명에 따른 반도체 소자 제조 방법을 이용하여 제조된 반도체 소자의 부분 평면도이다.
제14도로부터 볼 수 있는 것과 같이, 홈(5)은 규칙적인 격자형 트렌치로 형성되어 제 2 영역(3)을 다수의 규칙적인 형상(예를 들면 정방형)의 제 2 셀 영역(31)으로 분할한다. 각각의 제 2 셀 영역(31)은 격자형 트렌치 또는 홈(5)에 의해 둘러싸인 환상(annular)의 제 3 영역(11)과 관련된다. 물론, 반도체 소자의 기하학적 형상으로서는 적절한 레이아웃을 채용할 수 있다.
전력 반도체 소자를 여러가지 논리 소자, 예를 들면 저전압 및/또는 고전압 측방향 트랜지스터로서 동일한 반도체 소자내에 집적화시켜, 집적화 논리의 정도 및 복잡성에 따라 전력 집적 회로, 인공지능 전력 스위치(intelligent power switch) 또는 스마트 전력 장치를 형성할 수도 있다.
물론, 본 발명은 개별 전력 반도체 소자에 또한 측방향 및 종방향 전류 장치에 적용될 수 있다. 또한, 본 발명은 전력 반도체 소자가 아닌 다른 반도체 소자 즉 단 한개 또는 수개의 절연 게이트 전계 효과 소자 셀로 구성된 반도체 소자에도 적용될 수 있다.
본 발명의 상세한 설명으로부터 당업자라면 다른 변형예를 잘 알 수 있을 것이다. 그러한 변형예는 반도체 기술 분야에서 잘 알려진 다른 특징을 포항할 수 있는데, 이러한 다른 특징은 여기서 이미 언급한 특징 대신 사용되거나 추가적으로 사용될 수도 있다. 당업자라면 이해할 수 있듯이, 본원에서는 특정 조합의 특성에 대한 특허청구범위만을 기재하였지만, 본원의 개시 범위에는, 현재 청구된 발명과 관련이 있는지 또는 없는지의 여부에 관계없이 또한 본 발명에서 해결하고자 하는 기술적 문제점의 일부 또는 모두를 완화시키는지 또는 완화시키지 못하는지의 여부에 관계없이, 본원에서 명확히 또는 암시적으로 공개된 어떠한 새로운 특징 또는 어떠한 새로운 조합도 포함한다 따라서, 본 출원인은 본원 또는 그로부터 파생될 다른 출원의 심사중에 그러한 특징들 및/또는 그러한 특징들의 조합에 대해 새로운 청구항을 기재하고자 한다.

Claims (12)

  1. 절연 게이트 전계 효과 소자를 구비한 반도체 소자를 제조하는 방법에 있어서, 제 1 주표면 및 제 2 주표면을 갖고, 일 도전형의 제 1 영역이 반대 도전형의 제 2 영역에 의해서 상기 제 1 주표면으로부터 분리된 반도체 소자를 제공하는 단계와; 한 쪽의 주표면에 적어도 하나의 윈도우를 규정하는 마스크를 제공하는 단계와; 상기 윈도우를 통해 상기 반도체 소자를 에칭하여 상기 제 2 영역을 통해 상기 제 1 영역내로 연장하는 홈을 규정하는 단계와; 상기 홈의 표면상에 비교적 얇은 게이트 절연층을 제공하는 단계와; 상기 홈내에 산화가능한 도전 재료의 게이트 도전 영역을 제공하여 상기 게이트 절연층과 함께 상기 제 2 영역의 도전 채널 규정 영역에 의해 둘러싸인 절연 게이트 구조물을 형성하는 단계와; 상기 절연 게이트 구조물을 주변의 반도체 표면 너머로 연장시켜, 상기 노출된 도전 재료를 산화시키고 상기 게이트 도전 영역의 노출된 표면에 걸쳐 절연 캡핑 영역을 규정한 다음에 상기 표면 구조물 전체에 걸쳐 층을 제공하는 것에 의해, 상기 표면 구조물에 단차부를 형성하는 단계와; 상기 층을 이방성으로 에칭하여, 상기 절연 게이트 구조물에 의해 규정되는 상기 단차부의 측벽상에 상기 층의 일부분을 남기고 상기 일부분의 밑에 있는 상기 제 2 영역내에 상기 일 도전형의 제 3 영역을 형성하는 단계와; 상기 제 2 및 제 3 영역에 접촉하는 도전층을 침적하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 절연 게이트 구조물을 상기 주변의 반도체 표면 너머로 연장시켜 표면 구조물에 단차부를 형성하는 단계는 상기 캡핑 영역을 마스크로서 이용하여 상기 제 1 주표면을 에칭-백해서 상기 에칭-백된 표면 너머로 돌출하여 노출되는 상기 절연 게이트 구조물의 측벽 영역을 남기는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 층을 절연층으로서 제공하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 일 도전형의 층을 형성하여 상기 제 1 주표면으로부터 상기 제 2 영역을 분리함과 동시에 이방성 에칭을 계속해서 상기 일 도전형의 층을 통한 에칭에 의해 상기 제 3 영역을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4항에 있어서, 상기 일 도전형의 층을 형성하여 상기 노출된 도전 재료를 산화한 후 상기 제 1 주표면으로부터 상기 제 2 영역을 분리하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 층을 일 도전형 특성을 나타내는 불순물로 도핑된 층으로서 제공하고, 상기 제 2 영역내로의 이방성 에칭 후에 남겨진 상기 층의 상기 일부분으로부터 불순물을 확산시키는 것에 의해 상기 제 3 영역을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 게이트 도전 영역을 도핑된 다결정 규소로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제7항에 있어서, 상기 게이트 도전 영역을 형성하기 전에 상기 제 1 주표면상에 내산화층(anti-oxidation layer)을 제공하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8항에 있어서, 상기 게이트 절연체를 상기 제 1 주표면을 덮는 산화물 층으로서 형성하고, 질소를 도입하여 상기 게이트 산화물 층의 적어도 표면 영역을 질소 산화물 층으로 변환하는 것에 의해 내산화층을 제공하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제1항에 있어서, 상기 제 2 주표면상에 도전층을 제공하여 상기 반도체 소자의 동작중에 상기 제 1 주표면파 상기 제 2 주표면간에 상기 제 1 영역을 통하는 주전류 경로가 형성되도록 한 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제1항에 있어서, 상기 반대 도전형의 적어도 1/4영역을 상기 제 2 영역부터 상기 제 1 영역에 의해 이격되게 제공하여 상기 반도체 소자의 동작중에 상기 반대 도전형의 전하 캐리어를 상기 제 1 영역내로 주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제1항에 있어서, 상기 마스크내에 상기 윈도우를 형성하여 상기 홈이 격자형 트렌치(grid-like trench)를 형성하도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
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