JP2555900B2 - 半導体メモリの出力制御回路 - Google Patents
半導体メモリの出力制御回路Info
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- JP2555900B2 JP2555900B2 JP2027605A JP2760590A JP2555900B2 JP 2555900 B2 JP2555900 B2 JP 2555900B2 JP 2027605 A JP2027605 A JP 2027605A JP 2760590 A JP2760590 A JP 2760590A JP 2555900 B2 JP2555900 B2 JP 2555900B2
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- 230000015654 memory Effects 0.000 claims description 15
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- 238000010586 diagram Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 5
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- 230000000087 stabilizing effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレスマルチプレクス化した半導体メモリ
の出力制御回路に関し、特に拡張出力を有する半導体メ
モリの出力制御回路に関する。
の出力制御回路に関し、特に拡張出力を有する半導体メ
モリの出力制御回路に関する。
従来、この種のアドレスマルチプレクス化した半導体
メモリの出力制御回路は、行アドレスストローブ信号
（以下、RASと称す）と列アドレスストローブ信号（以
下、CASと称す）により番地を決定し、その出力はRASと
CASが共にロウレベルのときにのみ送出されるようにな
っている。この種のメモリの出力制御回路の特徴とし
て、CASからのアクセスタイムと、動作に必要なCASの最
小パルス幅が一致しているため、最少サイクルで動作さ
せようとすると、出力が送出されると同時にCASを立ち
あげて出力をハイインピーダンス状態とすることにな
る。従って、出力データの安定な時間がなく、装置とし
て出力データを取り込む時間がなくなる。特に、ページ
モードと呼ばれる動作では、この傾向が強くなる。
メモリの出力制御回路は、行アドレスストローブ信号
（以下、RASと称す）と列アドレスストローブ信号（以
下、CASと称す）により番地を決定し、その出力はRASと
CASが共にロウレベルのときにのみ送出されるようにな
っている。この種のメモリの出力制御回路の特徴とし
て、CASからのアクセスタイムと、動作に必要なCASの最
小パルス幅が一致しているため、最少サイクルで動作さ
せようとすると、出力が送出されると同時にCASを立ち
あげて出力をハイインピーダンス状態とすることにな
る。従って、出力データの安定な時間がなく、装置とし
て出力データを取り込む時間がなくなる。特に、ページ
モードと呼ばれる動作では、この傾向が強くなる。
第４図はかかる従来の一例を説明するためのページモ
ードにおける各種信号および出力電圧の波形図である。
ードにおける各種信号および出力電圧の波形図である。
第４図に示すように、出力が有効な時間t4を取ると、
実際のCASパルス幅t2はCASの最少パルス幅t3と出力が有
効な時間t4の和になり、最少サイクルが長くなるという
欠点がある。
実際のCASパルス幅t2はCASの最少パルス幅t3と出力が有
効な時間t4の和になり、最少サイクルが長くなるという
欠点がある。
この欠点を改良するために、出力に拡張出力（Extend
ed out put）を持たせることが提案されている。
ed out put）を持たせることが提案されている。
第５図はかかる従来の他の例を説明するためのメモリ
が拡張出力を持つときの信号波形図である。
が拡張出力を持つときの信号波形図である。
第５図に示すように、出力に拡張出力を持つような半
導体メモリは、一度RAS,CASが共に低レベルとなって出
力が送出されると、その出力は再びCASが低レベルとな
り、別のアドレスのアクセスが始まるまでの間か、ある
いはRAS,CASが共に高レベルになるまでの間、出力を保
持するものである。こうすることにより、その出力がCA
Sのプリチャージ時間t5の間だけ余計に送出されている
ことになり、ページモードのサイクルを最少のサイクル
で実行可能とすることが出来る。
導体メモリは、一度RAS,CASが共に低レベルとなって出
力が送出されると、その出力は再びCASが低レベルとな
り、別のアドレスのアクセスが始まるまでの間か、ある
いはRAS,CASが共に高レベルになるまでの間、出力を保
持するものである。こうすることにより、その出力がCA
Sのプリチャージ時間t5の間だけ余計に送出されている
ことになり、ページモードのサイクルを最少のサイクル
で実行可能とすることが出来る。
上述した従来の拡張出力を有する半導体メモリの出力
制御回路は、ページモードでは次のサイクルが開始する
まで出力を保持しているため、データの出力端子と入力
端子を共通に結線（I/Oコモン）しようとすると、読出
し書込みの混在したページモードが使用できないと言う
欠点を有する。
制御回路は、ページモードでは次のサイクルが開始する
まで出力を保持しているため、データの出力端子と入力
端子を共通に結線（I/Oコモン）しようとすると、読出
し書込みの混在したページモードが使用できないと言う
欠点を有する。
次に、最近では表面実装用のパッケージが開発され、
メモリ８個又は９個を小さなプリント板に実装しモジュ
ールとして使用することにより、一層高密度な実装を行
うことができようになっている。このようなモジュール
では、モジュールの端子数を少なくするために、I/Oコ
モンにするのが通例である。すなわち、これはモジュー
ルの端子数を減少させ、モジュール自体の大きさを小さ
くすることにより、一層高密度実装を可能とさせるため
である。
メモリ８個又は９個を小さなプリント板に実装しモジュ
ールとして使用することにより、一層高密度な実装を行
うことができようになっている。このようなモジュール
では、モジュールの端子数を少なくするために、I/Oコ
モンにするのが通例である。すなわち、これはモジュー
ルの端子数を減少させ、モジュール自体の大きさを小さ
くすることにより、一層高密度実装を可能とさせるため
である。
例えば、1Mビットの半導体メモリを９個持つモジュー
ルに必要な端子数は、電源とグランドが計２本、RASとC
ASとWEが計３本、アドレス10本と入出力端子９本で24本
の端子が必要であるが、入出力を分離するならば、33本
の端子を必要とする。このため、端子ピッチを0.1イン
チに取れば、I/Oコモンの場合で約6.1cm、そうでなけれ
ば8.4cmとなる。従ってモジュール自体が1.4倍も大きく
なってしまう。
ルに必要な端子数は、電源とグランドが計２本、RASとC
ASとWEが計３本、アドレス10本と入出力端子９本で24本
の端子が必要であるが、入出力を分離するならば、33本
の端子を必要とする。このため、端子ピッチを0.1イン
チに取れば、I/Oコモンの場合で約6.1cm、そうでなけれ
ば8.4cmとなる。従ってモジュール自体が1.4倍も大きく
なってしまう。
一方、拡張出力を持つ半導体メモリをI/Oコモンで使
用した時、読出しと書込みの混在したページモードは使
用できない。
用した時、読出しと書込みの混在したページモードは使
用できない。
第６図はかかる従来の他の例を説明するための半導体
メモリが拡張出力を持つときの信号波形図である。
メモリが拡張出力を持つときの信号波形図である。
第６図に示すように、ここでは第一のサイクルが読出
しサイクルであり、次の第二のサイクルが書込みサイク
ルであると、メモリ自体の出力は次の書込みのサイクル
が開始されるまで出力されているが、入力DINは書込み
サイクルの開始するまでに確定しておかなければならな
い。従って、I/Oコモンで使用するならば、入出力端子
に書込サイクルの始まる前に書込データをメモリに与え
る必要があるが、メモリ自体からの出力と外部からの入
力データとがt6の時間だけ衝突し入力が確定しないこと
になり、このため誤書込みを起こすことになる。それ
故、読出し及び書込みが混在するならば、通常のサイク
ル（すなわち１ビット毎にRASを入れる）で実行する以
外の手段はないことになる。
しサイクルであり、次の第二のサイクルが書込みサイク
ルであると、メモリ自体の出力は次の書込みのサイクル
が開始されるまで出力されているが、入力DINは書込み
サイクルの開始するまでに確定しておかなければならな
い。従って、I/Oコモンで使用するならば、入出力端子
に書込サイクルの始まる前に書込データをメモリに与え
る必要があるが、メモリ自体からの出力と外部からの入
力データとがt6の時間だけ衝突し入力が確定しないこと
になり、このため誤書込みを起こすことになる。それ
故、読出し及び書込みが混在するならば、通常のサイク
ル（すなわち１ビット毎にRASを入れる）で実行する以
外の手段はないことになる。
しかしながら、ページモードと通常のモードでの１メ
モリサイクルの比較は、RASからのアクセスが100nsの
時、ページモードが90nsに対し、通常のモードが190ns
になる。すなわち、２倍以上１データサイクル当り異な
るため、ページモードの方が高速のアクセスに適してい
る。
モリサイクルの比較は、RASからのアクセスが100nsの
時、ページモードが90nsに対し、通常のモードが190ns
になる。すなわち、２倍以上１データサイクル当り異な
るため、ページモードの方が高速のアクセスに適してい
る。
従って、ページモードでの高速性を追求した拡張出力
では、逆に読出し及び書込みが混在すると、ページモー
ドを使用できず、高速性を大幅に失うという欠点があ
る。
では、逆に読出し及び書込みが混在すると、ページモー
ドを使用できず、高速性を大幅に失うという欠点があ
る。
本発明の目的は、かかるI/Oコモンにしてもページモ
ードで読出し及び書込みの混在した動作を可能にする半
導体メモリの出力制御回路を提供することにある。
ードで読出し及び書込みの混在した動作を可能にする半
導体メモリの出力制御回路を提供することにある。
本発明の半導体メモリの出力制御回路は、行アドレス
ストローブ信号および列アドレスストローブ信号の組合
せによりセット信号を供給されるフリップフロップと、
前記両信号および書込信号の組合せにより前記フリップ
フロップのリセット信号を作成するリセット信号発生回
路と、メモリセルからのデータを保持する出力データ保
持回路と、前記出力データ保持回路の出力および前記フ
リップフロップ出力の論理をとる出力駆動部と、前記出
力駆動部により駆動される出力段トランジスタ回路とを
有し、前記列アドレスストローブ信号が非活性で且つ前
記書込信号が活性のロジックレベルをなることにより前
記リセット信号を発生させ、前記フリップフロップをリ
セットして記憶させるとともに、その記憶内容に基づき
前記出力段トランジスタ回路をハイインピーダンス状態
にするように構成される。
ストローブ信号および列アドレスストローブ信号の組合
せによりセット信号を供給されるフリップフロップと、
前記両信号および書込信号の組合せにより前記フリップ
フロップのリセット信号を作成するリセット信号発生回
路と、メモリセルからのデータを保持する出力データ保
持回路と、前記出力データ保持回路の出力および前記フ
リップフロップ出力の論理をとる出力駆動部と、前記出
力駆動部により駆動される出力段トランジスタ回路とを
有し、前記列アドレスストローブ信号が非活性で且つ前
記書込信号が活性のロジックレベルをなることにより前
記リセット信号を発生させ、前記フリップフロップをリ
セットして記憶させるとともに、その記憶内容に基づき
前記出力段トランジスタ回路をハイインピーダンス状態
にするように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示す半導体メモリの
回路図である。
回路図である。
第１図に示すように、本実施例はメモリセルMCの出力
を安定させるための回路であり、RASおよびCASに基づい
てセットされるフリップフロップ２と、このフリップフ
ロップ２のリセット信号を作成するためのリセット信号
発生回路１と、メモリセルMCからのデータを保持する一
対の出力データ保持回路3A,3Bと、これら出力データ保
持回路3A,3Bの出力とフリップフロップ２の出力との論
理積をとり後段を駆動する出力駆動部４と、この出力駆
動部４により駆動される出力段トランジスタ回路５とを
有している。
を安定させるための回路であり、RASおよびCASに基づい
てセットされるフリップフロップ２と、このフリップフ
ロップ２のリセット信号を作成するためのリセット信号
発生回路１と、メモリセルMCからのデータを保持する一
対の出力データ保持回路3A,3Bと、これら出力データ保
持回路3A,3Bの出力とフリップフロップ２の出力との論
理積をとり後段を駆動する出力駆動部４と、この出力駆
動部４により駆動される出力段トランジスタ回路５とを
有している。
かかる出力制御回路において、リセット信号発生回路
１はRAS入力のバッファを構成するインバータI1，I4に
よりRASの正補の信号を発生し、同様にCAS入力のバッフ
ァを構成するインバータI2，I5によりCASの正補の信号
を発生する。一方、これらRASおよびCASの逆相の信号を
アンド回路A1に入力し、その出力によりフリップフロッ
プ（F/F）２のセット信号Ｓとする。すなわち、RASとCA
Sが共に低レベルの時のみ１となる信号を作り、F/F2を
セットする。また、リセット信号発生回路１はRASおよ
びCASの同相の信号を入力とするナンド回路N1と、CASの
同相信号および書込信号WEをバッファ回路I3で反転させ
た信号を入力するナンド回路N2と、これらナンド回路
N1，N2の出力を入力し且つその出力をフリップフロップ
２のリセット入力Ｒに供給するナンド回路N3とを有す
る。
１はRAS入力のバッファを構成するインバータI1，I4に
よりRASの正補の信号を発生し、同様にCAS入力のバッフ
ァを構成するインバータI2，I5によりCASの正補の信号
を発生する。一方、これらRASおよびCASの逆相の信号を
アンド回路A1に入力し、その出力によりフリップフロッ
プ（F/F）２のセット信号Ｓとする。すなわち、RASとCA
Sが共に低レベルの時のみ１となる信号を作り、F/F2を
セットする。また、リセット信号発生回路１はRASおよ
びCASの同相の信号を入力とするナンド回路N1と、CASの
同相信号および書込信号WEをバッファ回路I3で反転させ
た信号を入力するナンド回路N2と、これらナンド回路
N1，N2の出力を入力し且つその出力をフリップフロップ
２のリセット入力Ｒに供給するナンド回路N3とを有す
る。
また、フリップフロップ（F/F）２は、セット入力Ｓ
が１に変化すると、その出力Ｑを１に変化させるととも
にその出力を保持し、一方、リセット入力Ｒが１に変化
すると、その出力Ｑを０に変化させるとともにその出力
を保持する。一方、メモリセル（図示省略）MCから読出
されたデータは出力データ保持回路3A,3Bに保持され、
正補の出力信号D,Dとして出力される。この正補の出力
信号D,Dはアンド回路A2，A3からなる出力駆動部４にお
いて、前述したF/F2の出力Ｑと各々論理積がとられ、そ
のアンド回路A2，A3のいずれかの出力により出力段トラ
ンジスタ回路５を構成するトランジスタQ1，Q2の一方を
ONさせ、DOUT端子よりメモリ出力を得る。
が１に変化すると、その出力Ｑを１に変化させるととも
にその出力を保持し、一方、リセット入力Ｒが１に変化
すると、その出力Ｑを０に変化させるとともにその出力
を保持する。一方、メモリセル（図示省略）MCから読出
されたデータは出力データ保持回路3A,3Bに保持され、
正補の出力信号D,Dとして出力される。この正補の出力
信号D,Dはアンド回路A2，A3からなる出力駆動部４にお
いて、前述したF/F2の出力Ｑと各々論理積がとられ、そ
のアンド回路A2，A3のいずれかの出力により出力段トラ
ンジスタ回路５を構成するトランジスタQ1，Q2の一方を
ONさせ、DOUT端子よりメモリ出力を得る。
尚、本実施例では、出力データ保持回路3A,3Bを分離
して記載したが、D,Dは相補信号であるので、フリップ
フロップなどの一つの保持回路で形成してもよい。
して記載したが、D,Dは相補信号であるので、フリップ
フロップなどの一つの保持回路で形成してもよい。
第２図は第１図における各種信号および入出力電圧の
波形図である。
波形図である。
第２図に示すように、フリップフロップF/F2のセット
入力ＳはRASとCASが共に０となった後に１となれば良
く、RASとCASが比較的短時間に続いて入った時、このF/
F2を１にすることを遅らせる回路を含んでもよい。この
ようにすれば、RASとCASが共に０になると、F/F2の出力
Ｑが１になるので、正補の出力信号ＤおよびDに基づき
出力トランジスタQ1，Q2の一方がON状態にできる。一
方、CASが１レベルで且つ書込信号が０となった時に
は、F/F2がリセットされ、その出力Ｑは０となるので、
出力トランジスタQ1，Q2は共にOFF状態となり、出力段
トランジスタ回路５はハイインピーダンスに保たれる。
入力ＳはRASとCASが共に０となった後に１となれば良
く、RASとCASが比較的短時間に続いて入った時、このF/
F2を１にすることを遅らせる回路を含んでもよい。この
ようにすれば、RASとCASが共に０になると、F/F2の出力
Ｑが１になるので、正補の出力信号ＤおよびDに基づき
出力トランジスタQ1，Q2の一方がON状態にできる。一
方、CASが１レベルで且つ書込信号が０となった時に
は、F/F2がリセットされ、その出力Ｑは０となるので、
出力トランジスタQ1，Q2は共にOFF状態となり、出力段
トランジスタ回路５はハイインピーダンスに保たれる。
第３図は本発明の第二の実施例を説明するためのリセ
ット信号発生回路図である。
ット信号発生回路図である。
第３図に示すように、本実施例におけるリセット信号
発生回路1Aは書込信号WEおよびRASの同相信号を入力と
するノア回路NORと、CASの同相信号およびNOR出力とのN
AND論理を取るナンド回路N2とを組合わせることによっ
ても、前述した第一の実施例と同じ出力コントロールを
実現することができる。さらに、本実施例では、バッフ
ァ回路となるノア回路NORがRASで制御されているため、
第一の実施例と比較して、スタンバイ状態にあっても書
込信号WEが変化しても、このリセット信号発生回路1Aは
動作しない。従って、消費電力を少なくすることができ
る。
発生回路1Aは書込信号WEおよびRASの同相信号を入力と
するノア回路NORと、CASの同相信号およびNOR出力とのN
AND論理を取るナンド回路N2とを組合わせることによっ
ても、前述した第一の実施例と同じ出力コントロールを
実現することができる。さらに、本実施例では、バッフ
ァ回路となるノア回路NORがRASで制御されているため、
第一の実施例と比較して、スタンバイ状態にあっても書
込信号WEが変化しても、このリセット信号発生回路1Aは
動作しない。従って、消費電力を少なくすることができ
る。
尚、上述した第一および第二の実施例において、CBR
リフレッシュ時にフリップフロップ２のセット信号Ｓが
１になることのないような論理回路を用い、CBR中に出
力段回路がハイインピーダンス状態を保つようにするこ
ともできる。また、本実施例はデータ出力と入力が分離
したデバイスで説明したが、I/Oコモンのデバイスでも
同様である。
リフレッシュ時にフリップフロップ２のセット信号Ｓが
１になることのないような論理回路を用い、CBR中に出
力段回路がハイインピーダンス状態を保つようにするこ
ともできる。また、本実施例はデータ出力と入力が分離
したデバイスで説明したが、I/Oコモンのデバイスでも
同様である。
以上説明したように、本発明の半導体メモリの出力制
御回路は、CASが非活性で書込信号WEが活性のロジック
レベルを持つとき、出力段トランジスタ回路をハイイン
ピーダンス状態にすることにより、ページモードにおい
てもCASが１状態の時に書込信号WEが０となっているの
で出力段をハイインピーダンス状態にすることができ
る。従って、本発明はデータ入力DINをCASが０レベルに
なるまでの時間、すなわちt1の間データ入力DINを安定
して入力できるので、I/Oコモンにしてもページモード
で読出しと書込みの混合した動作を実現できるという効
果がある。
御回路は、CASが非活性で書込信号WEが活性のロジック
レベルを持つとき、出力段トランジスタ回路をハイイン
ピーダンス状態にすることにより、ページモードにおい
てもCASが１状態の時に書込信号WEが０となっているの
で出力段をハイインピーダンス状態にすることができ
る。従って、本発明はデータ入力DINをCASが０レベルに
なるまでの時間、すなわちt1の間データ入力DINを安定
して入力できるので、I/Oコモンにしてもページモード
で読出しと書込みの混合した動作を実現できるという効
果がある。
第１図は本発明の第一の実施例を示す半導体メモリの出
力制御回路図、第２図は第１図における各種信号および
入出力電圧の波形図、第３図は本発明の第二の実施例を
説明するためのリセット信号発生回路図、第４図は従来
の一例を説明するためのページモードにおける各種信号
および出力電圧の波形図、第５図および第６図はそれぞ
れ従来の他の例を説明するための半導体メモリが拡張出
力を持つときの信号波形図である。 １…リセット信号発生回路、２…フリップフロップ（F/
F）、3A,3B…出力データ保持回路、４…出力駆動部、５
…出力段トランジスタ（Tr）回路、RAS…ロウ・アドレ
ス・ストローブ信号、CAS…カラム・アドレス・ストロ
ーブ信号、WE…ライト・イネーブル信号、MC…メモリセ
ル、A1〜A3…アンド回路、I1〜I5…インバータ回路、N1
〜N3…ナンド回路、NOR…ノア回路、DIN…データ入力、
DOUT…データ出力。
力制御回路図、第２図は第１図における各種信号および
入出力電圧の波形図、第３図は本発明の第二の実施例を
説明するためのリセット信号発生回路図、第４図は従来
の一例を説明するためのページモードにおける各種信号
および出力電圧の波形図、第５図および第６図はそれぞ
れ従来の他の例を説明するための半導体メモリが拡張出
力を持つときの信号波形図である。 １…リセット信号発生回路、２…フリップフロップ（F/
F）、3A,3B…出力データ保持回路、４…出力駆動部、５
…出力段トランジスタ（Tr）回路、RAS…ロウ・アドレ
ス・ストローブ信号、CAS…カラム・アドレス・ストロ
ーブ信号、WE…ライト・イネーブル信号、MC…メモリセ
ル、A1〜A3…アンド回路、I1〜I5…インバータ回路、N1
〜N3…ナンド回路、NOR…ノア回路、DIN…データ入力、
DOUT…データ出力。
Claims (1)
- 【請求項１】行アドレスストローブ信号および列アドレ
スストローブ信号の組合せによりセット信号を供給され
るフリップフロップと、前記両信号および書込信号の組
合せにより前記フリップフロップのリセット信号を作成
するリセット信号発生回路と、メモリセルからのデータ
を保持する出力データ保持回路と、前記出力データ保持
回路の出力および前記フリップフロップ出力の論理をと
る出力駆動部と、前記出力駆動部により駆動される出力
段トランジスタ回路とを有し、前記列アドレスストロー
ブ信号が非活性で且つ前記書込信号が活性のロジックレ
ベルになることにより前記リセット信号を発生させ、前
記フリップフロップをリセットして記憶させるととも
に、その記憶内容に基づき前記出力段トランジスタ回路
をハイインピーダンス状態にすることを特徴とする半導
体メモリの出力制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027605A JP2555900B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリの出力制御回路 |
| US07/650,604 US5305271A (en) | 1990-02-06 | 1991-02-05 | Circuit for controlling an output of a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027605A JP2555900B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリの出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232185A JPH03232185A (ja) | 1991-10-16 |
| JP2555900B2 true JP2555900B2 (ja) | 1996-11-20 |
Family
ID=12225559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027605A Expired - Fee Related JP2555900B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリの出力制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305271A (ja) |
| JP (1) | JP2555900B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694361A (en) * | 1992-03-18 | 1997-12-02 | Uchida; Toshiya | Output circuit |
| JPH07192470A (ja) * | 1993-03-08 | 1995-07-28 | Nec Ic Microcomput Syst Ltd | 半導体メモリの出力回路 |
| KR960001863B1 (ko) * | 1993-04-08 | 1996-02-06 | 삼성전자주식회사 | 반도체 메모리장치의 라이트신호 입력버퍼 |
| US5424983A (en) * | 1993-12-16 | 1995-06-13 | Mosaid Technologies Incorporated | Output buffer and synchronizer |
| US5692148A (en) * | 1994-04-11 | 1997-11-25 | Intel Corporation | Method and apparatus for improving system memory cost/performance using extended data out (EDO)DRAM and split column addresses |
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