JPH09139082A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09139082A JPH09139082A JP7299770A JP29977095A JPH09139082A JP H09139082 A JPH09139082 A JP H09139082A JP 7299770 A JP7299770 A JP 7299770A JP 29977095 A JP29977095 A JP 29977095A JP H09139082 A JPH09139082 A JP H09139082A
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- output
- signal line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 チップの縮小とアクセス高速化が可能な半導
体記憶装置を提供する。 【解決手段】 ラッチ回路３０１とＮＡＮＤゲート３０
３，３０５とからなる信号生成回路１０５ａ〜１０５ｄ
を、余裕のある半導体基板１０２上の中央部に配置し、
各々を４本の信号線でメモリセルアレイ１０１ａ〜１０
１ｄに接続する。レイアウト面積が制限された出力パッ
ド１０９ａ〜１０９ｄの近傍にはインバータ７０１，７
０３とＮＭＯＳトランジスタ７０５，７０７とからなる
出力ドライバ１０７ａ〜１０７ｄのみを配置し、さらに
相補なデータ信号を伝送する信号線対１１３ａ〜１１３
ｄで対応する信号生成回路と接続する。
体記憶装置を提供する。 【解決手段】 ラッチ回路３０１とＮＡＮＤゲート３０
３，３０５とからなる信号生成回路１０５ａ〜１０５ｄ
を、余裕のある半導体基板１０２上の中央部に配置し、
各々を４本の信号線でメモリセルアレイ１０１ａ〜１０
１ｄに接続する。レイアウト面積が制限された出力パッ
ド１０９ａ〜１０９ｄの近傍にはインバータ７０１，７
０３とＮＭＯＳトランジスタ７０５，７０７とからなる
出力ドライバ１０７ａ〜１０７ｄのみを配置し、さらに
相補なデータ信号を伝送する信号線対１１３ａ〜１１３
ｄで対応する信号生成回路と接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、出力パッド周辺において回路や配線などのレ
イアウト可能面積が制限された半導体記憶装置に関す
る。
し、特に、出力パッド周辺において回路や配線などのレ
イアウト可能面積が制限された半導体記憶装置に関す
る。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置のチップ
５００の半導体基板１０２上のパッド部近傍における信
号生成回路５０５と、出力ドライバ５０７と、出力パッ
ド１０９と、信号線束１１１と信号線１１５とのレイア
ウトの一例を示す図である。
５００の半導体基板１０２上のパッド部近傍における信
号生成回路５０５と、出力ドライバ５０７と、出力パッ
ド１０９と、信号線束１１１と信号線１１５とのレイア
ウトの一例を示す図である。
【０００３】図５を参照して、半導体基板１０２′上
で、信号生成回路５０５と出力ドライバ５０７とが信号
線束１１１で接続されている。信号線束１１１は、信号
生成回路５０５で生成される‘Ｈ（論理ハイ）’読出デ
ータ信号ＲＤ、‘Ｌ（論理ロー）’読出データ信号／Ｒ
Ｄ（／はバーを表わす）、読出データラッチ信号／ＯＤ
Ｌ、データ出力制御信号ＯＥＭを伝送する４本の信号線
１，２，３，４からなる。出力ドライバ５０７は出力パ
ッド１０９の近傍に配置され、出力ドライバ５０７から
出力されたデータは信号線１１５により出力パッド１０
９に伝送される。
で、信号生成回路５０５と出力ドライバ５０７とが信号
線束１１１で接続されている。信号線束１１１は、信号
生成回路５０５で生成される‘Ｈ（論理ハイ）’読出デ
ータ信号ＲＤ、‘Ｌ（論理ロー）’読出データ信号／Ｒ
Ｄ（／はバーを表わす）、読出データラッチ信号／ＯＤ
Ｌ、データ出力制御信号ＯＥＭを伝送する４本の信号線
１，２，３，４からなる。出力ドライバ５０７は出力パ
ッド１０９の近傍に配置され、出力ドライバ５０７から
出力されたデータは信号線１１５により出力パッド１０
９に伝送される。
【０００４】図６は、図５における信号生成回路５０５
で生成される信号とそれを伝達する信号線束１１１とを
示す図である。
で生成される信号とそれを伝達する信号線束１１１とを
示す図である。
【０００５】図６を参照して、信号生成回路５０５で生
成された‘Ｈ’読出データ信号ＲＤは信号線１で、
‘Ｌ’読出データ信号／ＲＤは信号線２で、読出データ
ラッチ信号／ＯＤＬは信号線３で、データ出力制御信号
ＯＥＭは信号線４で、出力ドライバ５０７に伝送され
る。
成された‘Ｈ’読出データ信号ＲＤは信号線１で、
‘Ｌ’読出データ信号／ＲＤは信号線２で、読出データ
ラッチ信号／ＯＤＬは信号線３で、データ出力制御信号
ＯＥＭは信号線４で、出力ドライバ５０７に伝送され
る。
【０００６】図７は、図５の出力ドライバ５０７の構成
の一例と出力パッド１０９との接続を示す図である。
の一例と出力パッド１０９との接続を示す図である。
【０００７】図７を参照して、従来の出力ドライバ５０
７は、読出データラッチ信号／ＯＤＬにより制御され、
‘Ｈ’読出データ信号ＲＤおよび‘Ｌ’読出データ信号
／ＲＤをラッチするラッチ回路３０１と、ラッチ回路３
０１でラッチされた‘Ｈ’読出データ信号ＲＤが入力さ
れデータ出力制御信号ＯＥＭに応答して‘Ｈ’読出デー
タ信号ＲＤの反転論理を出力するＮＡＮＤゲート３０３
と、‘Ｌ’読出データ信号／ＲＤが入力されデータ出力
制御信号ＯＥＭに応答して‘Ｌ’読出データ信号／ＲＤ
の反転論理を出力するＮＡＮＤゲート３０５と、ＮＡＮ
Ｄゲート３０３から出力されたデータ信号／ＨＯＵＴが
入力されるインバータ７０１と、ＮＡＮＤゲート３０５
から出力されるデータ信号／ＬＯＵＴが入力されるイン
バータ７０３と、ドレイン電極が外部電源ｅｘｔＶｃｃ
に接続され、ゲート電極がインバータ７０１の出力端子
に接続されたＮチャネルＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタと略す）と、ソース電極が接地さ
れ、ゲート電極がインバータ７０３の出力端子に接続さ
れ、ドレイン電極がＮＭＯＳトランジスタ７０５のソー
ス電極に接続されたＮＭＯＳトランジスタ７０７とを含
む。
７は、読出データラッチ信号／ＯＤＬにより制御され、
‘Ｈ’読出データ信号ＲＤおよび‘Ｌ’読出データ信号
／ＲＤをラッチするラッチ回路３０１と、ラッチ回路３
０１でラッチされた‘Ｈ’読出データ信号ＲＤが入力さ
れデータ出力制御信号ＯＥＭに応答して‘Ｈ’読出デー
タ信号ＲＤの反転論理を出力するＮＡＮＤゲート３０３
と、‘Ｌ’読出データ信号／ＲＤが入力されデータ出力
制御信号ＯＥＭに応答して‘Ｌ’読出データ信号／ＲＤ
の反転論理を出力するＮＡＮＤゲート３０５と、ＮＡＮ
Ｄゲート３０３から出力されたデータ信号／ＨＯＵＴが
入力されるインバータ７０１と、ＮＡＮＤゲート３０５
から出力されるデータ信号／ＬＯＵＴが入力されるイン
バータ７０３と、ドレイン電極が外部電源ｅｘｔＶｃｃ
に接続され、ゲート電極がインバータ７０１の出力端子
に接続されたＮチャネルＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタと略す）と、ソース電極が接地さ
れ、ゲート電極がインバータ７０３の出力端子に接続さ
れ、ドレイン電極がＮＭＯＳトランジスタ７０５のソー
ス電極に接続されたＮＭＯＳトランジスタ７０７とを含
む。
【０００８】ラッチ回路３０１の出力端子とＮＡＮＤゲ
ート３０３の入力端子とは信号線５で接続され、ラッチ
回路３０１の出力端子とＮＡＮＤゲート３０５の入力端
子とは信号線６で接続されている。ＮＡＮＤゲート３０
３の出力端子とインバータ７０１の入力端子とは信号線
７で接続され、ＮＡＮＤゲート３０５の出力端子とイン
バータ７０３の入力端子とは信号線８で接続されてい
る。インバータ７０１の出力端子とＮＭＯＳトランジス
タ７０５のゲート電極とは信号線９で接続され、インバ
ータ７０３の出力端子とＮＭＯＳトランジスタ７０７の
ゲート電極とは信号線１０で接続されている。ＮＭＯＳ
トランジスタ７０５のソース電極とＮＭＯＳトランジス
タ７０７のドレイン電極との接続ノードは、信号線１１
で出力パッド１０９に接続されている。
ート３０３の入力端子とは信号線５で接続され、ラッチ
回路３０１の出力端子とＮＡＮＤゲート３０５の入力端
子とは信号線６で接続されている。ＮＡＮＤゲート３０
３の出力端子とインバータ７０１の入力端子とは信号線
７で接続され、ＮＡＮＤゲート３０５の出力端子とイン
バータ７０３の入力端子とは信号線８で接続されてい
る。インバータ７０１の出力端子とＮＭＯＳトランジス
タ７０５のゲート電極とは信号線９で接続され、インバ
ータ７０３の出力端子とＮＭＯＳトランジスタ７０７の
ゲート電極とは信号線１０で接続されている。ＮＭＯＳ
トランジスタ７０５のソース電極とＮＭＯＳトランジス
タ７０７のドレイン電極との接続ノードは、信号線１１
で出力パッド１０９に接続されている。
【０００９】ラッチ回路３０１は、読出データラッチ信
号／ＯＤＬが‘Ｌ’のとき‘Ｈ’読出データ信号ＲＤお
よび‘Ｌ’読出データ信号／ＲＤをラッチし、その状態
を保持する。
号／ＯＤＬが‘Ｌ’のとき‘Ｈ’読出データ信号ＲＤお
よび‘Ｌ’読出データ信号／ＲＤをラッチし、その状態
を保持する。
【００１０】図８は、図７のラッチ回路３０１の構成の
一例を示す図である。図８を参照して、ラッチ回路３０
１は、ＮＡＮＤゲート８０１，８０３と、ＲＳ−ラッチ
８０５，８０７とを含む。
一例を示す図である。図８を参照して、ラッチ回路３０
１は、ＮＡＮＤゲート８０１，８０３と、ＲＳ−ラッチ
８０５，８０７とを含む。
【００１１】信号線１を介して‘Ｈ’読出データ信号Ｒ
Ｄが入力され、信号線３を介して読出データラッチ信号
／ＯＤＬが入力されるＮＡＮＤゲート８０１の出力は、
ＲＳ−ラッチ８０５，８０７に入力され、信号線２を介
して‘Ｌ’読出データ信号／ＲＤが入力され、信号線３
を介して読出データラッチ信号／ＯＤＬが入力されるＮ
ＡＮＤゲート８０３の出力もまた、ＲＳ−ラッチ８０
５，８０７に入力される。ＲＳ−ラッチ８０５からの出
力が図７のＮＡＮＤゲート３０３に入力され、ＲＳ−ラ
ッチ８０７の出力は図７のＮＡＮＤゲート３０５に入力
される。
Ｄが入力され、信号線３を介して読出データラッチ信号
／ＯＤＬが入力されるＮＡＮＤゲート８０１の出力は、
ＲＳ−ラッチ８０５，８０７に入力され、信号線２を介
して‘Ｌ’読出データ信号／ＲＤが入力され、信号線３
を介して読出データラッチ信号／ＯＤＬが入力されるＮ
ＡＮＤゲート８０３の出力もまた、ＲＳ−ラッチ８０
５，８０７に入力される。ＲＳ−ラッチ８０５からの出
力が図７のＮＡＮＤゲート３０３に入力され、ＲＳ−ラ
ッチ８０７の出力は図７のＮＡＮＤゲート３０５に入力
される。
【００１２】図９は、図５の信号生成回路５０５と出力
ドライバ５０７と出力パッド１０９と信号線束１１１と
信号線１１５とで構成された回路の動作を示すタイミン
グチャートである。
ドライバ５０７と出力パッド１０９と信号線束１１１と
信号線１１５とで構成された回路の動作を示すタイミン
グチャートである。
【００１３】図９を参照して、‘Ｈ’読出データ信号Ｒ
Ｄが時刻Ｔ１で‘Ｈ’になり、読出データラッチ信号／
ＯＤＬが時刻Ｔ２で‘Ｌ’になると、信号線５を伝送す
るデータ信号には‘Ｈ’読出データ信号ＲＤの状態がラ
ッチされ‘Ｈ’になる。さらに、時刻Ｔ３でデータ出力
制御信号ＯＥＭが‘Ｈ’になると、信号線７を伝送する
データ信号／ＨＯＵＴが‘Ｌ’になり、これを受けて、
信号線９を伝送するデータ信号が‘Ｈ’になってＮＭＯ
Ｓトランジスタ７０５がオンし、これにより、出力パッ
ド１０９に‘Ｈ’データが出力される。その後、時刻Ｔ
４において‘Ｈ’読出データ信号ＲＤが‘Ｌ’になって
も、この時点では読出データラッチ信号／ＯＤＬが
‘Ｌ’のままなので、ラッチ回路３０１でラッチされて
いるデータ信号のレベルは保持され、信号線５を伝送す
るデータ信号は‘Ｈ’のまま変化しない。そして、時刻
Ｔ５においてデータ出力制御信号ＯＥＭが‘Ｌ’になる
と、それに応答してＮＡＮＤゲート３０３の出力である
データ信号／ＨＯＵＴは‘Ｈ’になり、これを入力とす
るインバータ７０１の出力は‘Ｌ’になってトランジス
タ５０５はオフし、出力パッド１０９は高インピーダン
ス状態Ｈｉ−Ｚになる。さらに時刻Ｔ６において読出デ
ータラッチ信号／ＯＤＬが‘Ｈ’になると、ラッチ回路
３０１のラッチが解除され、信号線５を伝送するデータ
信号は‘Ｌ’になる。
Ｄが時刻Ｔ１で‘Ｈ’になり、読出データラッチ信号／
ＯＤＬが時刻Ｔ２で‘Ｌ’になると、信号線５を伝送す
るデータ信号には‘Ｈ’読出データ信号ＲＤの状態がラ
ッチされ‘Ｈ’になる。さらに、時刻Ｔ３でデータ出力
制御信号ＯＥＭが‘Ｈ’になると、信号線７を伝送する
データ信号／ＨＯＵＴが‘Ｌ’になり、これを受けて、
信号線９を伝送するデータ信号が‘Ｈ’になってＮＭＯ
Ｓトランジスタ７０５がオンし、これにより、出力パッ
ド１０９に‘Ｈ’データが出力される。その後、時刻Ｔ
４において‘Ｈ’読出データ信号ＲＤが‘Ｌ’になって
も、この時点では読出データラッチ信号／ＯＤＬが
‘Ｌ’のままなので、ラッチ回路３０１でラッチされて
いるデータ信号のレベルは保持され、信号線５を伝送す
るデータ信号は‘Ｈ’のまま変化しない。そして、時刻
Ｔ５においてデータ出力制御信号ＯＥＭが‘Ｌ’になる
と、それに応答してＮＡＮＤゲート３０３の出力である
データ信号／ＨＯＵＴは‘Ｈ’になり、これを入力とす
るインバータ７０１の出力は‘Ｌ’になってトランジス
タ５０５はオフし、出力パッド１０９は高インピーダン
ス状態Ｈｉ−Ｚになる。さらに時刻Ｔ６において読出デ
ータラッチ信号／ＯＤＬが‘Ｈ’になると、ラッチ回路
３０１のラッチが解除され、信号線５を伝送するデータ
信号は‘Ｌ’になる。
【００１４】以上、出力パッド１０９の出力が‘Ｈ’レ
ベルの出力時について説明したが、出力パッド１０９の
出力が‘Ｌ’レベルの出力時についても、‘Ｈ’読出デ
ータ信号ＲＤと‘Ｌ’読出データ信号／ＲＤとを置換え
て考えることにより同様に説明することができる。この
場合の動作を示すタイミングチャートを時刻Ｔ７以降に
示す。
ベルの出力時について説明したが、出力パッド１０９の
出力が‘Ｌ’レベルの出力時についても、‘Ｈ’読出デ
ータ信号ＲＤと‘Ｌ’読出データ信号／ＲＤとを置換え
て考えることにより同様に説明することができる。この
場合の動作を示すタイミングチャートを時刻Ｔ７以降に
示す。
【００１５】すなわち、図９を参照して、“Ｌ”読出デ
ータ信号／ＲＤが時刻Ｔ７で“Ｈ”になり、読出データ
ラッチ信号／ＯＤＬが時刻Ｔ８で“Ｌ”になると、信号
線６を伝送するデータ信号には“Ｈ”読出データ信号Ｒ
Ｄの状態がラッチされ“Ｈ”になる。さらに、時刻Ｔ９
でデータ出力制御信号ＯＥＭが“Ｈ”になると、信号線
８を伝送するデータ信号／ＬＯＵＴが“Ｌ”になり、こ
れを受けて、信号線１０を伝送するデータ信号が“Ｈ”
になってＮＭＯＳトランジスタ７０７がオンし、これに
より、出力パッド１０９に“Ｌ”データが出力される。
その後、時刻Ｔ１０において“Ｌ”読出データ信号／Ｒ
Ｄが“Ｌ”になっても、この時点では読出データラッチ
信号／ＯＤＬが“Ｌ”のままなので、ラッチ回路３０１
でラッチされているデータ信号のレベルは保持され、信
号線６を伝送するデータ信号は“Ｈ”のまま変化しな
い。そして、時刻Ｔ１１においてデータ出力制御信号Ｏ
ＥＭが“Ｌ”になると、それに応答してＮＡＮＤゲート
３０３の出力であるデータ信号／ＬＯＵＴは“Ｈ”にな
り、これを入力とするインバータ７０３の出力は“Ｌ”
になってトランジスタ５０７はオフし、出力パッド１０
９は高インピーダンス状態Ｈｉ−Ｚになる。さらに時刻
Ｔ１２において読出データラッチ信号／ＯＤＬが“Ｈ”
になると、ラッチ回路３０１のラッチが解除され、信号
線６を伝送するデータ信号は“Ｌ”になる。
ータ信号／ＲＤが時刻Ｔ７で“Ｈ”になり、読出データ
ラッチ信号／ＯＤＬが時刻Ｔ８で“Ｌ”になると、信号
線６を伝送するデータ信号には“Ｈ”読出データ信号Ｒ
Ｄの状態がラッチされ“Ｈ”になる。さらに、時刻Ｔ９
でデータ出力制御信号ＯＥＭが“Ｈ”になると、信号線
８を伝送するデータ信号／ＬＯＵＴが“Ｌ”になり、こ
れを受けて、信号線１０を伝送するデータ信号が“Ｈ”
になってＮＭＯＳトランジスタ７０７がオンし、これに
より、出力パッド１０９に“Ｌ”データが出力される。
その後、時刻Ｔ１０において“Ｌ”読出データ信号／Ｒ
Ｄが“Ｌ”になっても、この時点では読出データラッチ
信号／ＯＤＬが“Ｌ”のままなので、ラッチ回路３０１
でラッチされているデータ信号のレベルは保持され、信
号線６を伝送するデータ信号は“Ｈ”のまま変化しな
い。そして、時刻Ｔ１１においてデータ出力制御信号Ｏ
ＥＭが“Ｌ”になると、それに応答してＮＡＮＤゲート
３０３の出力であるデータ信号／ＬＯＵＴは“Ｈ”にな
り、これを入力とするインバータ７０３の出力は“Ｌ”
になってトランジスタ５０７はオフし、出力パッド１０
９は高インピーダンス状態Ｈｉ−Ｚになる。さらに時刻
Ｔ１２において読出データラッチ信号／ＯＤＬが“Ｈ”
になると、ラッチ回路３０１のラッチが解除され、信号
線６を伝送するデータ信号は“Ｌ”になる。
【００１６】
【発明が解決しようとする課題】しかしながら、設計上
の理由などからチップの面積削減を行なう必要が生じた
場合、出力パッドおよび入力パッド近傍における回路や
配線のレイアウト可能面積が制限されてしまう。
の理由などからチップの面積削減を行なう必要が生じた
場合、出力パッドおよび入力パッド近傍における回路や
配線のレイアウト可能面積が制限されてしまう。
【００１７】図１０は、チップのシュリンク（縮小）の
様子を示す図であり、（ａ）は、シュリンク前のチップ
１００′、（ｂ）は、シュリンクした場合のチップ１０
０″の様子を示す図である。
様子を示す図であり、（ａ）は、シュリンク前のチップ
１００′、（ｂ）は、シュリンクした場合のチップ１０
０″の様子を示す図である。
【００１８】図１０（ａ）を参照して、チップ１００′
は、半導体基板１０２′上にメモリセルアレイ１０１
ａ′，１０１ｂ′，１０１ｃ′，１０１ｄ′が所定間隔
をおいて２行２列に配置され、メモリセルアレイ１０１
ｃ′，１０１ｄ′からなる１行目と、メモリセルアレイ
１０１ａ′，１０１ｂ′とからなる２行目との間に沿っ
て、出力バッファ用の出力パッド１０９ａ，１０９ｂ，
１０９ｃ，１０９ｄをはじめとする複数の出力パッドお
よび入力パッドが所定間隔をおいて並設されている。
は、半導体基板１０２′上にメモリセルアレイ１０１
ａ′，１０１ｂ′，１０１ｃ′，１０１ｄ′が所定間隔
をおいて２行２列に配置され、メモリセルアレイ１０１
ｃ′，１０１ｄ′からなる１行目と、メモリセルアレイ
１０１ａ′，１０１ｂ′とからなる２行目との間に沿っ
て、出力バッファ用の出力パッド１０９ａ，１０９ｂ，
１０９ｃ，１０９ｄをはじめとする複数の出力パッドお
よび入力パッドが所定間隔をおいて並設されている。
【００１９】このときのチップ１００′の半導体基板１
０２′の短辺の長さをＬ′、メモリセルアレイ１０１
ａ′〜１０１ｄ′の短辺の長さをＬA ′、メモリセルア
レイ１０１ｂ′とメモリセルアレイ１０１ｄ′との間隔
（または、メモリセル１０１ａ′とメモリセルアレイ１
０１ｄ′との間隔）をＬB ′、出力パッド１０９ａ〜１
０９ｄの１辺の長さをＰ、１行目のメモリセルアレイ１
０１ｃ′，１０１ｄ′と出力パッド１０９ａ〜１０９ｄ
との間隔をＬ0 と表わす。
０２′の短辺の長さをＬ′、メモリセルアレイ１０１
ａ′〜１０１ｄ′の短辺の長さをＬA ′、メモリセルア
レイ１０１ｂ′とメモリセルアレイ１０１ｄ′との間隔
（または、メモリセル１０１ａ′とメモリセルアレイ１
０１ｄ′との間隔）をＬB ′、出力パッド１０９ａ〜１
０９ｄの１辺の長さをＰ、１行目のメモリセルアレイ１
０１ｃ′，１０１ｄ′と出力パッド１０９ａ〜１０９ｄ
との間隔をＬ0 と表わす。
【００２０】図１０（ｂ）を参照して、チップ１００″
は（ａ）に示したチップ１００′をシュリンクしたもの
であり、半導体基板１０２上にメモリセルアレイ１０１
ａ，１０１ｂ，１０１ｃ，１０１ｄが所定間隔をおいて
２行２列に配置され、メモリセルアレイ１０１ｃ，１０
１ｄからなる１行目と、メモリセルアレイ１０１ａ，１
０１ｂとからなる２行目との間に沿って、出力パッド１
０９ａ〜１０９ｄをはじめとする複数の出力パッドおよ
び入力パッドが並設されている。
は（ａ）に示したチップ１００′をシュリンクしたもの
であり、半導体基板１０２上にメモリセルアレイ１０１
ａ，１０１ｂ，１０１ｃ，１０１ｄが所定間隔をおいて
２行２列に配置され、メモリセルアレイ１０１ｃ，１０
１ｄからなる１行目と、メモリセルアレイ１０１ａ，１
０１ｂとからなる２行目との間に沿って、出力パッド１
０９ａ〜１０９ｄをはじめとする複数の出力パッドおよ
び入力パッドが並設されている。
【００２１】このシュリンク後のチップ１００″の半導
体基板の短辺の長さをＬ、メモリセルアレイ１０１ａ〜
１０１ｄの各々の短辺の長さをＬA 、１行目のメモリセ
ルアレイ１０１ｃ，１０１ｄと２行目のメモリセルアレ
イ１０１ｂ，１０１ｄとの間隔をＬB 、１行目のメモリ
セルアレイ１０１ｃ，１０１ｄと出力パッド１０９ａ〜
１０９ｄとの間隔をＬ0 と表わす。ここで、出力パッド
１０９ａ〜１０９ｄのサイズはシュリンクにかかわらず
１辺の長さがＰである。
体基板の短辺の長さをＬ、メモリセルアレイ１０１ａ〜
１０１ｄの各々の短辺の長さをＬA 、１行目のメモリセ
ルアレイ１０１ｃ，１０１ｄと２行目のメモリセルアレ
イ１０１ｂ，１０１ｄとの間隔をＬB 、１行目のメモリ
セルアレイ１０１ｃ，１０１ｄと出力パッド１０９ａ〜
１０９ｄとの間隔をＬ0 と表わす。ここで、出力パッド
１０９ａ〜１０９ｄのサイズはシュリンクにかかわらず
１辺の長さがＰである。
【００２２】これらのパラメータを用いて、シュリンク
率Ｋは、
率Ｋは、
【００２３】
【数１】
【００２４】と表わされる。しかし、（ａ）に示したシ
ュリンク前のチップ１００′および（ｂ）のシュリンク
後のチップ１００″において出力パッド１０９ａ〜１０
９ｄ（およびその他の出力パッドおよび入力パッド）の
１辺の長さＰが変化せず同じであるため、
ュリンク前のチップ１００′および（ｂ）のシュリンク
後のチップ１００″において出力パッド１０９ａ〜１０
９ｄ（およびその他の出力パッドおよび入力パッド）の
１辺の長さＰが変化せず同じであるため、
【００２５】
【数２】
【００２６】となってしまい、シュリンクによってパッ
ド部近傍のレイアウトはますます苦しくなるという問題
点があった。
ド部近傍のレイアウトはますます苦しくなるという問題
点があった。
【００２７】図５〜図９に示した従来例の場合、ＤＲＡ
Ｍのチップ上において、チップ面積のシュリンクが行な
われてもパッド周りの設計基準はシュリンクしないた
め、出力パッドおよび入力パッド周囲のレイアウト可能
面積が非常に狭くなり、信号生成回路や出力ドライバ等
を構成する多くの回路は配線を出力パッドの近傍に配置
することができないという問題点があった。
Ｍのチップ上において、チップ面積のシュリンクが行な
われてもパッド周りの設計基準はシュリンクしないた
め、出力パッドおよび入力パッド周囲のレイアウト可能
面積が非常に狭くなり、信号生成回路や出力ドライバ等
を構成する多くの回路は配線を出力パッドの近傍に配置
することができないという問題点があった。
【００２８】たとえば、信号生成回路には、４本の信号
線が接続されており、その４本の信号線が出力パッドの
近傍で占める面積が大きく、チップ面積のシュリンクの
障害となるという問題点があった。このことは、出力ピ
ンが多くなるほど顕著であった。
線が接続されており、その４本の信号線が出力パッドの
近傍で占める面積が大きく、チップ面積のシュリンクの
障害となるという問題点があった。このことは、出力ピ
ンが多くなるほど顕著であった。
【００２９】本発明は、以上のような問題点を解決する
ためになされたもので、レイアウト面積が限られたパッ
ド部近傍に配置する回路および配線を減らしてチップサ
イズの縮小を可能にし、かつ、相補バスによりアクセス
の高速化が可能な半導体記憶装置を提供することを目的
とする。
ためになされたもので、レイアウト面積が限られたパッ
ド部近傍に配置する回路および配線を減らしてチップサ
イズの縮小を可能にし、かつ、相補バスによりアクセス
の高速化が可能な半導体記憶装置を提供することを目的
とする。
【００３０】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、半導体基板と、メモリセルアレイと、半導体
基板の中央に所定間隔をおいて並設された複数の出力パ
ッドと、複数の出力パッドに対応して設けられメモリセ
ルアレイから読出された第１のデータ信号をもとに第２
のデータ信号を生成する複数の信号生成手段と、複数の
信号生成手段に対応して設けられメモリセルアレイと信
号生成手段との間に接続され第１の信号を伝送する第１
の数の第１の信号線と、複数の出力パッドに対応して設
けられ、信号生成手段で生成された第２データ信号をも
とに第３のデータ信号を出力する複数の出力ドライバ
と、複数の信号生成手段に対応して設けられ出力ドライ
バと信号生成手段との間に接続され第２のデータ信号を
伝送する第１の数よりも少ない第２の数の第２の信号線
とを設け、第１の信号線は第２の信号線よりも短い。
憶装置は、半導体基板と、メモリセルアレイと、半導体
基板の中央に所定間隔をおいて並設された複数の出力パ
ッドと、複数の出力パッドに対応して設けられメモリセ
ルアレイから読出された第１のデータ信号をもとに第２
のデータ信号を生成する複数の信号生成手段と、複数の
信号生成手段に対応して設けられメモリセルアレイと信
号生成手段との間に接続され第１の信号を伝送する第１
の数の第１の信号線と、複数の出力パッドに対応して設
けられ、信号生成手段で生成された第２データ信号をも
とに第３のデータ信号を出力する複数の出力ドライバ
と、複数の信号生成手段に対応して設けられ出力ドライ
バと信号生成手段との間に接続され第２のデータ信号を
伝送する第１の数よりも少ない第２の数の第２の信号線
とを設け、第１の信号線は第２の信号線よりも短い。
【００３１】請求項２に係る半導体記憶装置は、請求項
１の半導体記憶装置において、出力手段において、ドレ
イン電極が外部電源に接続されソース電極が出力パッド
に接続された第１のＮチャネルＭＯＳトランジスタと、
ドレイン電極が出力パッドに接続されソース電極が接地
された第２のＮチャネルＭＯＳトランジスタとを設け、
第２の信号線において、互いに相補なデータ信号を伝送
する信号線対を設け、信号線対のうちの一方の信号線は
第１のＮチャネルＭＯＳトランジスタのゲート電極に接
続され、信号線対のうちの他方の信号線は第２のＮチャ
ネルＭＯＳトランジスタのゲート電極に接続されてい
る。
１の半導体記憶装置において、出力手段において、ドレ
イン電極が外部電源に接続されソース電極が出力パッド
に接続された第１のＮチャネルＭＯＳトランジスタと、
ドレイン電極が出力パッドに接続されソース電極が接地
された第２のＮチャネルＭＯＳトランジスタとを設け、
第２の信号線において、互いに相補なデータ信号を伝送
する信号線対を設け、信号線対のうちの一方の信号線は
第１のＮチャネルＭＯＳトランジスタのゲート電極に接
続され、信号線対のうちの他方の信号線は第２のＮチャ
ネルＭＯＳトランジスタのゲート電極に接続されてい
る。
【００３２】請求項３に係る半導体記憶装置は、半導体
基板と、メモリセルアレイと、半導体基板の中央に所定
間隔をおいて並設された複数の出力パッドと、複数の出
力パッドに対応して設けられメモリセルアレイから読出
されたデータ信号をもとに互いに相補な１対の信号を生
成する複数の信号生成手段と、複数の出力パッドに対応
して設けられ各々が対応する出力パッドの近傍に配置さ
れ対応する信号生成手段で生成された１対の信号に応答
して対応する出力パッドにデータを出力する複数の出力
ドライバと、複数の信号生成手段と複数の信号生成手段
に対応する出力ドライバとの間に接続され各々が１対の
信号を伝送する複数の信号線対とを設けたものである。
基板と、メモリセルアレイと、半導体基板の中央に所定
間隔をおいて並設された複数の出力パッドと、複数の出
力パッドに対応して設けられメモリセルアレイから読出
されたデータ信号をもとに互いに相補な１対の信号を生
成する複数の信号生成手段と、複数の出力パッドに対応
して設けられ各々が対応する出力パッドの近傍に配置さ
れ対応する信号生成手段で生成された１対の信号に応答
して対応する出力パッドにデータを出力する複数の出力
ドライバと、複数の信号生成手段と複数の信号生成手段
に対応する出力ドライバとの間に接続され各々が１対の
信号を伝送する複数の信号線対とを設けたものである。
【００３３】請求項４に係る半導体記憶装置は、請求項
３の半導体記憶装置において、出力手段において、ドレ
イン電極が外部電源に接続されソース電極が出力パッド
に接続された第１のＮチャネルＭＯＳトランジスタと、
ドレイン電極が出力パッドに接続されソース電極が接地
された第２のＮチャネルＭＯＳトランジスタとを設け、
信号線対のうちの一方の信号線は第１のＮチャネルＭＯ
Ｓトランジスタのゲート電極に接続され、前記信号線対
のうちの他方の信号線は第２のＮチャネルＭＯＳトラン
ジスタのゲート電極とに接続されている。
３の半導体記憶装置において、出力手段において、ドレ
イン電極が外部電源に接続されソース電極が出力パッド
に接続された第１のＮチャネルＭＯＳトランジスタと、
ドレイン電極が出力パッドに接続されソース電極が接地
された第２のＮチャネルＭＯＳトランジスタとを設け、
信号線対のうちの一方の信号線は第１のＮチャネルＭＯ
Ｓトランジスタのゲート電極に接続され、前記信号線対
のうちの他方の信号線は第２のＮチャネルＭＯＳトラン
ジスタのゲート電極とに接続されている。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００３５】図１は、本発明の実施の形態による半導体
記憶装置のチップ１００のレイアウトの一例を示す図で
ある。
記憶装置のチップ１００のレイアウトの一例を示す図で
ある。
【００３６】図１を参照して、チップ１００の半導体基
板１０２上には、４つのメモリセルアレイ１０１ａ〜１
０１ｄと、各メモリセルアレイに対応して設けられたプ
リアンプ１０３ａ〜１０３ｄと、出力制御信号を生成す
る信号生成回路１０５ａ〜１０５ｄと、出力ドライバ１
０７ａ〜１０７ｄと、出力パッド１０９ａ〜１０９ｄと
が配置されている。
板１０２上には、４つのメモリセルアレイ１０１ａ〜１
０１ｄと、各メモリセルアレイに対応して設けられたプ
リアンプ１０３ａ〜１０３ｄと、出力制御信号を生成す
る信号生成回路１０５ａ〜１０５ｄと、出力ドライバ１
０７ａ〜１０７ｄと、出力パッド１０９ａ〜１０９ｄと
が配置されている。
【００３７】ＤＲＡＭでは、チップ上の面積の大部分を
メモリセルアレイが占め、制御回路および配線はメモリ
セルアレイの間を縫うようにして配置される。
メモリセルアレイが占め、制御回路および配線はメモリ
セルアレイの間を縫うようにして配置される。
【００３８】一般に、制御を簡単化するために、信号生
成回路はチップ中央部に配置することが多く、また、出
力パッドはＬＯＣ（Lead On Chip）の場合、半導体基板
の中央線に沿って並設される。
成回路はチップ中央部に配置することが多く、また、出
力パッドはＬＯＣ（Lead On Chip）の場合、半導体基板
の中央線に沿って並設される。
【００３９】図１において、チップ１００の半導体基板
１０２上におけるレイアウトは、２行２列に配列された
メモリセルアレイ１０１ａ〜１０１ｄの１行目のメモリ
セルアレイ１０１ｃ，１０１ｄと２行目のメモリセル１
０１ａ，１０１ｂとの間に沿って、出力パッド１０９ａ
〜１０９ｄをはじめとする複数の出力パッドおよび入力
パッドが所定間隔をおいて１列に並設されている。出力
パッドの他の例としては、アドレス信号出力用のものな
どがあり、入力パッドの例としては、ローアドレススト
ローブ信号入力用、コラムアドレスストローブ信号入力
用、電源電圧Ｖｃｃ入力用のものなどがある。
１０２上におけるレイアウトは、２行２列に配列された
メモリセルアレイ１０１ａ〜１０１ｄの１行目のメモリ
セルアレイ１０１ｃ，１０１ｄと２行目のメモリセル１
０１ａ，１０１ｂとの間に沿って、出力パッド１０９ａ
〜１０９ｄをはじめとする複数の出力パッドおよび入力
パッドが所定間隔をおいて１列に並設されている。出力
パッドの他の例としては、アドレス信号出力用のものな
どがあり、入力パッドの例としては、ローアドレススト
ローブ信号入力用、コラムアドレスストローブ信号入力
用、電源電圧Ｖｃｃ入力用のものなどがある。
【００４０】出力パッド１０９ａ〜１０９ｄの近傍に
は、出力パッドの各々に対応して設けられた出力ドライ
バ１０７ａ〜１０７ｄが配置されている。半導体基板１
０２上の中央部には、出力パッド１０９ａ〜１０９ｄの
各々に対応して設けられた信号生成回路１０５ａ〜１０
５ｄが配置され、信号生成回路１０５ａ〜１０５ｄは、
対応する出力ドライバ１０７ａ〜１０７ｄに、相補なデ
ータを伝送する信号線対１１３ａ〜１１３ｄによって接
続されている。メモリセルアレイ１０１ａ〜１０１ｄ
は、対応する信号生成回路１０５ａ〜１０５ｄに、プリ
アンプ１０３ａ〜１０３ｄを介して２本以上（本実施の
形態では４本の信号線からなる）信号線束１１１ａ〜１
１１ｄで接続されている。
は、出力パッドの各々に対応して設けられた出力ドライ
バ１０７ａ〜１０７ｄが配置されている。半導体基板１
０２上の中央部には、出力パッド１０９ａ〜１０９ｄの
各々に対応して設けられた信号生成回路１０５ａ〜１０
５ｄが配置され、信号生成回路１０５ａ〜１０５ｄは、
対応する出力ドライバ１０７ａ〜１０７ｄに、相補なデ
ータを伝送する信号線対１１３ａ〜１１３ｄによって接
続されている。メモリセルアレイ１０１ａ〜１０１ｄ
は、対応する信号生成回路１０５ａ〜１０５ｄに、プリ
アンプ１０３ａ〜１０３ｄを介して２本以上（本実施の
形態では４本の信号線からなる）信号線束１１１ａ〜１
１１ｄで接続されている。
【００４１】図１では、複数ある出力パッドおよび入力
パッドのうち、特に、外部にデータを出力するための４
つの出力パッド１０９ａ〜１０９ｄのみを図示してお
り、半導体基板１０２上に配置されたメモリセルアレイ
１０１ｄとメモリセルアレイ１０１ｂとの間に、所定間
隔をおいて出力パッド１０９ａ〜１０９ｄが並設され、
その出力パッド１０９ａ〜１０９ｄの各々の左側近傍
に、出力ドライバ１０７ａ〜１０７ｄの各々が配置され
ている。
パッドのうち、特に、外部にデータを出力するための４
つの出力パッド１０９ａ〜１０９ｄのみを図示してお
り、半導体基板１０２上に配置されたメモリセルアレイ
１０１ｄとメモリセルアレイ１０１ｂとの間に、所定間
隔をおいて出力パッド１０９ａ〜１０９ｄが並設され、
その出力パッド１０９ａ〜１０９ｄの各々の左側近傍
に、出力ドライバ１０７ａ〜１０７ｄの各々が配置され
ている。
【００４２】図２は、図１のチップ１００の半導体基板
１０２上のパッド部における信号生成回路１０５ａ〜１
０５ｄ（以下、総称して１０５とよぶ）と出力ドライバ
１０７ａ〜１０７ｄ（以下、総称して１０７とよぶ）と
出力パッド１０９ａ〜１０９ｄ（以下、総称して１０９
とよぶ）と信号線対１１３ａ〜１１３ｄ（以下、総称し
て１１３とよぶ）と信号線１１５ａ〜１１５ｄ（以下、
総称して１１５とよぶ）との配置の一例を示す図であ
る。
１０２上のパッド部における信号生成回路１０５ａ〜１
０５ｄ（以下、総称して１０５とよぶ）と出力ドライバ
１０７ａ〜１０７ｄ（以下、総称して１０７とよぶ）と
出力パッド１０９ａ〜１０９ｄ（以下、総称して１０９
とよぶ）と信号線対１１３ａ〜１１３ｄ（以下、総称し
て１１３とよぶ）と信号線１１５ａ〜１１５ｄ（以下、
総称して１１５とよぶ）との配置の一例を示す図であ
る。
【００４３】図２では、信号生成回路１０５と出力ドラ
イバ１０７と出力パッド１０９と信号線対１１３とから
なる対応関係を有する１組分の配置を代表して示してい
る。
イバ１０７と出力パッド１０９と信号線対１１３とから
なる対応関係を有する１組分の配置を代表して示してい
る。
【００４４】図２を参照して、信号線対１１３は、
‘Ｈ’出力指令信号／ＨＯＵＴが伝送される信号線７
と、‘Ｌ’出力指令信号／ＬＯＵＴが伝送される信号線
８とを含む。
‘Ｈ’出力指令信号／ＨＯＵＴが伝送される信号線７
と、‘Ｌ’出力指令信号／ＬＯＵＴが伝送される信号線
８とを含む。
【００４５】出力パッド１０９の近傍に出力ドライバ１
０７が配置され、信号線１１５で接続されている。出力
ドライバ１０７と比較して出力パッド１０９から離れた
レイアウトの余裕のある半導体基板１０２上に、信号生
成回路１０５が配置され、信号線対１１３により出力ド
ライバ１０７と接続されている。
０７が配置され、信号線１１５で接続されている。出力
ドライバ１０７と比較して出力パッド１０９から離れた
レイアウトの余裕のある半導体基板１０２上に、信号生
成回路１０５が配置され、信号線対１１３により出力ド
ライバ１０７と接続されている。
【００４６】図３は、図２の信号生成回路１０５の構成
の一例を示す図である。図３を参照して、信号生成回路
１０５は、読出データラッチ信号／ＯＤＬに応答して読
出データ信号ＲＤ，／ＲＤをラッチしその状態を保持す
るラッチ回路３０１と、ＮＡＮＤゲート３０３，３０５
とを含む。
の一例を示す図である。図３を参照して、信号生成回路
１０５は、読出データラッチ信号／ＯＤＬに応答して読
出データ信号ＲＤ，／ＲＤをラッチしその状態を保持す
るラッチ回路３０１と、ＮＡＮＤゲート３０３，３０５
とを含む。
【００４７】ラッチ回路３０１の入力端子は、‘Ｈ’読
出データ信号ＲＤを伝送する信号線１と、‘Ｌ’読出デ
ータ信号／ＲＤを伝送する信号線２と、読出データラッ
チ信号／ＯＤＬを伝送する信号線３とに接続され、出力
端子は、信号線５によりＮＡＮＤゲート３０３の一方の
入力端子に接続され、信号線６によりＮＡＮＤゲート３
０５の一方の入力端子に接続されている。ＮＡＮＤゲー
ト３０３の他方の入力端子、およびＮＡＮＤゲート３０
５の他方の入力端子は、ともにデータ出力制御信号ＯＥ
Ｍを伝送する信号線４に接続されている。ＮＡＮＤゲー
ト３０３の出力端子は、信号線７に接続され、ＮＡＮＤ
ゲート３０５の出力端子は、信号線８に接続されてい
る。信号線７，８は、前述のように、相補なデータ信
号、‘Ｈ’出力指令信号／ＨＯＵＴ、‘Ｌ’出力指令信
号／ＬＯＵＴを伝送する。
出データ信号ＲＤを伝送する信号線１と、‘Ｌ’読出デ
ータ信号／ＲＤを伝送する信号線２と、読出データラッ
チ信号／ＯＤＬを伝送する信号線３とに接続され、出力
端子は、信号線５によりＮＡＮＤゲート３０３の一方の
入力端子に接続され、信号線６によりＮＡＮＤゲート３
０５の一方の入力端子に接続されている。ＮＡＮＤゲー
ト３０３の他方の入力端子、およびＮＡＮＤゲート３０
５の他方の入力端子は、ともにデータ出力制御信号ＯＥ
Ｍを伝送する信号線４に接続されている。ＮＡＮＤゲー
ト３０３の出力端子は、信号線７に接続され、ＮＡＮＤ
ゲート３０５の出力端子は、信号線８に接続されてい
る。信号線７，８は、前述のように、相補なデータ信
号、‘Ｈ’出力指令信号／ＨＯＵＴ、‘Ｌ’出力指令信
号／ＬＯＵＴを伝送する。
【００４８】ラッチ回路３０１の構成は図９に示したも
のと同様である。図４は、図２の出力ドライバ１０７の
構成の一例と出力パッド１０９との接続を示す図であ
る。
のと同様である。図４は、図２の出力ドライバ１０７の
構成の一例と出力パッド１０９との接続を示す図であ
る。
【００４９】図４を参照して、出力ドライバ１０７は、
インバータ７０１，５０３と、ＮＭＯＳトランジスタ７
０５，７０７とを含む。
インバータ７０１，５０３と、ＮＭＯＳトランジスタ７
０５，７０７とを含む。
【００５０】インバータ７０１の入力端子は、信号線７
に接続され、‘Ｈ’出力指令信号／ＨＯＵＴが入力さ
れ、インバータ７０３の入力端子は、信号線８に接続さ
れ、‘Ｌ’出力指令信号／ＬＯＵＴが入力される。ＮＭ
ＯＳトランジスタ７０５のドレイン電極は、外部電源ｅ
ｘｔＶｃｃに接続され、ソース電極は、出力パッド１０
９に接続されている。ＮＭＯＳトランジスタ７０７のド
レイン電極は、ＮＭＯＳトランジスタ７０５のソース電
極と出力パッド１０９とに接続され、ソース電極は、接
地されている。ＮＭＯＳトランジスタ７０５のゲート電
極は、インバータ７０１の出力端子に信号線９で接続さ
れ、ＮＭＯＳトランジスタ７０７のゲート電極は、イン
バータ７０３の出力端子に信号線１０で接続されてい
る。すなわち、ＮＭＯＳトランジスタ７０５，７０７は
Ｎ−Ｎバッファを構成し、その出力は出力パッド１０９
に接続されている。
に接続され、‘Ｈ’出力指令信号／ＨＯＵＴが入力さ
れ、インバータ７０３の入力端子は、信号線８に接続さ
れ、‘Ｌ’出力指令信号／ＬＯＵＴが入力される。ＮＭ
ＯＳトランジスタ７０５のドレイン電極は、外部電源ｅ
ｘｔＶｃｃに接続され、ソース電極は、出力パッド１０
９に接続されている。ＮＭＯＳトランジスタ７０７のド
レイン電極は、ＮＭＯＳトランジスタ７０５のソース電
極と出力パッド１０９とに接続され、ソース電極は、接
地されている。ＮＭＯＳトランジスタ７０５のゲート電
極は、インバータ７０１の出力端子に信号線９で接続さ
れ、ＮＭＯＳトランジスタ７０７のゲート電極は、イン
バータ７０３の出力端子に信号線１０で接続されてい
る。すなわち、ＮＭＯＳトランジスタ７０５，７０７は
Ｎ−Ｎバッファを構成し、その出力は出力パッド１０９
に接続されている。
【００５１】図１〜図４に示した本発明の実施の形態に
よる半導体記憶装置のチップ１００の半導体基板１０２
上に配置された信号生成回路１０５と出力ドライバ１０
７とそれらを接続する信号線束１１３とから構成される
回路と、図５〜図８に示した従来の半導体記憶装置のチ
ップ５００の半導体基板１０２′上に配置された信号生
成回路５０５と出力ドライバ５０７とそれらを接続する
信号線束１１３とから構成された回路とは、配線の長さ
を除いて基本的に構成内容は同一であるので、本発明の
実施の形態による半導体記憶装置のチップ１００の半導
体基板１０２上に構成されたこれらの回路の動作は、図
９に示したタイミングチャートとほとんど同じになる。
よる半導体記憶装置のチップ１００の半導体基板１０２
上に配置された信号生成回路１０５と出力ドライバ１０
７とそれらを接続する信号線束１１３とから構成される
回路と、図５〜図８に示した従来の半導体記憶装置のチ
ップ５００の半導体基板１０２′上に配置された信号生
成回路５０５と出力ドライバ５０７とそれらを接続する
信号線束１１３とから構成された回路とは、配線の長さ
を除いて基本的に構成内容は同一であるので、本発明の
実施の形態による半導体記憶装置のチップ１００の半導
体基板１０２上に構成されたこれらの回路の動作は、図
９に示したタイミングチャートとほとんど同じになる。
【００５２】しかし、従来例では、図５に示したよう
に、信号線１〜４の４本の信号線からなる信号線束１１
１ａ〜１１１ｄをチップ５００の半導体基板５０２上の
出力パッド１０９ａ〜１０９ｄ近傍に長く配線していた
のに対し、本発明の実施の形態による半導体記憶装置で
は、‘Ｈ’出力指令信号／ＨＯＵＴと‘Ｌ’出力指令信
号／ＬＯＵＴの相補なデータ信号が伝送される信号線
７，８からなる信号線対１１３を、シュリンクされたチ
ップ１００の半導体基板１０２上に長く配線し、半導体
基板上に占める配線領域を大幅に削減することにより、
シュリンク後の出力パッド近傍における制限された面積
でのレイアウトが可能となる。
に、信号線１〜４の４本の信号線からなる信号線束１１
１ａ〜１１１ｄをチップ５００の半導体基板５０２上の
出力パッド１０９ａ〜１０９ｄ近傍に長く配線していた
のに対し、本発明の実施の形態による半導体記憶装置で
は、‘Ｈ’出力指令信号／ＨＯＵＴと‘Ｌ’出力指令信
号／ＬＯＵＴの相補なデータ信号が伝送される信号線
７，８からなる信号線対１１３を、シュリンクされたチ
ップ１００の半導体基板１０２上に長く配線し、半導体
基板上に占める配線領域を大幅に削減することにより、
シュリンク後の出力パッド近傍における制限された面積
でのレイアウトが可能となる。
【００５３】また、従来例に比較して、読出経路におけ
る論理段数および総配線長が変わらないので、従来と読
出す速さは変わらないという利点もある。
る論理段数および総配線長が変わらないので、従来と読
出す速さは変わらないという利点もある。
【００５４】さらに、パッド部近傍の配線が、‘Ｈ’出
力指令信号／ＨＯＵＴと‘Ｌ’出力指令信号／ＬＯＵＴ
とを伝送するための２本の配線のみであり、読出データ
ラッチ信号／ＯＤＬやデータ出力制御信号ＯＥＭのよう
な他のコントロール信号がないため、この相補バスによ
りアクセスの高速化が図られるとともに、パッド近傍に
はインバータのみ配置すればよく、その他の論理回路を
配置する必要がなくなり、パッド部近傍に配置する回路
を減らすことが可能となる。したがって、従来と同等の
読出速さを保持したまま、チップサイズのより小さな半
導体記憶装置を作成することが可能となる。
力指令信号／ＨＯＵＴと‘Ｌ’出力指令信号／ＬＯＵＴ
とを伝送するための２本の配線のみであり、読出データ
ラッチ信号／ＯＤＬやデータ出力制御信号ＯＥＭのよう
な他のコントロール信号がないため、この相補バスによ
りアクセスの高速化が図られるとともに、パッド近傍に
はインバータのみ配置すればよく、その他の論理回路を
配置する必要がなくなり、パッド部近傍に配置する回路
を減らすことが可能となる。したがって、従来と同等の
読出速さを保持したまま、チップサイズのより小さな半
導体記憶装置を作成することが可能となる。
【００５５】上記の実施の形態では出力ピンが１個のと
きの例を示したが、出力ピンが２個以上のときはさらに
チップサイズを増大させないという効果がある。
きの例を示したが、出力ピンが２個以上のときはさらに
チップサイズを増大させないという効果がある。
【図１】 本発明の実施の形態による半導体記憶装置の
チップ１００のレイアウトの一例を示す図である。
チップ１００のレイアウトの一例を示す図である。
【図２】 図１のチップ１００の半導体基板１０２上に
おける信号生成回路１０５と出力ドライバ１０７と出力
パッド１０９と信号線対１１３との配置の一例を示す図
である。
おける信号生成回路１０５と出力ドライバ１０７と出力
パッド１０９と信号線対１１３との配置の一例を示す図
である。
【図３】 図２の信号生成回路１０５の構成の一例を示
す図である。
す図である。
【図４】 図２の出力ドライバ１０７の構成の一例を示
す図である。
す図である。
【図５】 従来の半導体記憶装置のチップ１００′の半
導体基板１０２′上における信号生成回路５０５と出力
ドライバ５０７と出力パッド１０９と信号線束６１３と
のレイアウトの一例を示す図である。
導体基板１０２′上における信号生成回路５０５と出力
ドライバ５０７と出力パッド１０９と信号線束６１３と
のレイアウトの一例を示す図である。
【図６】 図５の信号生成回路５０５で生成される信号
とそれを伝達する信号線束６１３とを示す図である。
とそれを伝達する信号線束６１３とを示す図である。
【図７】 図５の出力ドライバ５０７の構成の一例を示
す図である。
す図である。
【図８】 図７のラッチ回路３０１の構成の一例と出力
パッド１０９との接続を示す図である。
パッド１０９との接続を示す図である。
【図９】 図５〜図８の従来の信号生成回路５０５と出
力ドライバ５０７と信号線束６１３とからなる回路の動
作を示すタイミングチャートである。
力ドライバ５０７と信号線束６１３とからなる回路の動
作を示すタイミングチャートである。
【図１０】 チップのシュリンクの様子を示す図であ
り、（ａ）はシュリンク前のチップ１００′、（ｂ）は
シュリンクした場合のチップ１００″の様子を示す図で
ある。
り、（ａ）はシュリンク前のチップ１００′、（ｂ）は
シュリンクした場合のチップ１００″の様子を示す図で
ある。
１，２，３，４、５，６，７，８，９，１０，１１ 信
号線、１００ チップ、１０１ａ〜１０１ｄ メモリセ
ルアレイ、１０２ 半導体基板、１０３ａ〜１０３ｄ
プリアンプ、１０５，１０５ａ〜１０５ｄ 信号生成回
路、１０７，１０７ａ〜１０７ｄ 出力ドライバ、１０
９，１０９ａ〜１０９ｄ 出力パッド、１１１ 信号線
束、１１３ 信号線対。
号線、１００ チップ、１０１ａ〜１０１ｄ メモリセ
ルアレイ、１０２ 半導体基板、１０３ａ〜１０３ｄ
プリアンプ、１０５，１０５ａ〜１０５ｄ 信号生成回
路、１０７，１０７ａ〜１０７ｄ 出力ドライバ、１０
９，１０９ａ〜１０９ｄ 出力パッド、１１１ 信号線
束、１１３ 信号線対。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮元 崇行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (4)
- 【請求項１】 半導体基板と、 メモリセルアレイと、 前記半導体基板の中央に所定間隔をおいて並設された複
数の出力パッドと、 前記複数の出力パッドに対応して設けられ、前記メモリ
セルアレイから読出された第１のデータ信号をもとに第
２のデータ信号を生成する複数の信号生成手段と、 前記複数の信号生成手段に対応して設けられ、前記メモ
リセルアレイと前記信号生成手段との間に接続され、前
記第１の信号を伝送する第１の数の第１の信号線と、 前記複数の出力パッドに対応して設けられ、前記信号生
成手段で生成された前記第２のデータ信号をもとに第３
のデータ信号を出力する複数の出力ドライバと、 前記複数の信号生成手段に対応して設けられ、前記出力
ドライバと前記信号生成手段との間に接続され、前記第
２のデータ信号を伝送する前記第１の数よりも少ない第
２の数の第２の信号線とを含み、 前記第１の信号線は前記第２の信号線よりも短い半導体
記憶装置。 - 【請求項２】 前記出力手段は、 ドレイン電極が外部電源に接続され、ソース電極が前記
出力パッドに接続された第１のＮチャネルＭＯＳトラン
ジスタと、 ドレイン電極が前記出力パッドに接続され、ソース電極
が接地された第２のＮチャネルＭＯＳトランジスタとを
含み、 前記第２の信号線は、 互いに相補なデータ信号を伝送する信号線対を含み、 前記信号線対のうちの一方の信号線は前記第１のＮチャ
ネルＭＯＳトランジスタのゲート電極に接続され、前記
信号線対のうちの他方の信号線は前記第２のＮチャネル
ＭＯＳトランジスタのゲート電極に接続された請求項１
に記載の半導体記憶装置。 - 【請求項３】 半導体基板と、 メモリセルアレイと、 前記半導体基板の中央に所定間隔をおいて並設された複
数の出力パッドと、 前記複数の出力パッドに対応して設けられ、前記メモリ
セルアレイから読出されたデータ信号をもとに互いに相
補な１対の信号を生成する複数の信号生成手段と、 前記複数の出力パッドに対応して設けられ、各々が対応
する前記出力パッドの近傍に配置され、対応する前記信
号生成手段で生成された前記１対の信号に応答して、対
応する前記出力パッドにデータを出力する複数の出力ド
ライバと、 前記複数の信号生成手段と、前記複数の信号生成手段に
対応する前記出力ドライバとの間に接続され、各々が前
記１対の信号を伝送する複数の信号線対とを含む半導体
記憶装置。 - 【請求項４】 前記出力手段は、ドレイン電極が外部電
源に接続され、ソース電極が前記出力パッドに接続され
た第１のＮチャネルＭＯＳトランジスタと、 ドレイン電極が前記出力パッドに接続され、ソース電極
が接地された第２のＮチャネルＭＯＳトランジスタとを
含み、 前記信号線対のうちの一方の信号線は、前記第１のＮチ
ャネルＭＯＳトランジスタのゲート電極に接続され、前
記信号線対のうちの他方の信号線は、前記第２のＮチャ
ネルＭＯＳトランジスタのゲート電極に接続された請求
項３に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299770A JPH09139082A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置 |
| US08/676,705 US5694352A (en) | 1995-11-17 | 1996-07-08 | Semiconductor memory device having layout area of periphery of output pad reduced |
| KR1019960027583A KR100203730B1 (ko) | 1995-11-17 | 1996-07-09 | 출력패드 주변의 레이아우트면적이 저감된 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299770A JPH09139082A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139082A true JPH09139082A (ja) | 1997-05-27 |
Family
ID=17876758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299770A Pending JPH09139082A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5694352A (ja) |
| JP (1) | JPH09139082A (ja) |
| KR (1) | KR100203730B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687182B2 (en) | 2001-10-30 | 2004-02-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
| CN100419978C (zh) * | 1998-06-12 | 2008-09-17 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270490A (zh) * | 2011-03-29 | 2011-12-07 | 西安华芯半导体有限公司 | 一种大容量dram芯片存储阵列结构 |
| CN103137187B (zh) * | 2011-11-28 | 2015-12-09 | 上海华虹宏力半导体制造有限公司 | 一种sram的旁路结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02186668A (ja) * | 1989-11-24 | 1990-07-20 | Nec Corp | 集積回路装置 |
| US5500817A (en) * | 1993-01-21 | 1996-03-19 | Micron Technology, Inc. | True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions |
| JPH07192470A (ja) * | 1993-03-08 | 1995-07-28 | Nec Ic Microcomput Syst Ltd | 半導体メモリの出力回路 |
| JPH07182864A (ja) * | 1993-12-21 | 1995-07-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-11-17 JP JP7299770A patent/JPH09139082A/ja active Pending
-
1996
- 1996-07-08 US US08/676,705 patent/US5694352A/en not_active Expired - Fee Related
- 1996-07-09 KR KR1019960027583A patent/KR100203730B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| US5694352A (en) | 1997-12-02 |
| KR100203730B1 (ko) | 1999-06-15 |
| KR970029833A (ko) | 1997-06-26 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051208 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060509 |