KR0154308B1 - 바이폴라 트랜지스터의 제조방법 - Google Patents

바이폴라 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 셀프-얼라인 형태로 베이스 및 에미터 영역이 형성되어 소자의 특성을 향상시켜 줄 뿐만 아니라 바이-씨모스 트랜지스터의 제조공정에 이용시 공정을 단순화시킬 수 있는 바이폴라 트랜지스터의 제조방법에 관한 것이다.
본 발명의 바이폴라 트랜지스터의 제조방법은 실리콘 기판으로 N형 불순물을 이온주입하여 N형 웰을 형성하는 공정과, 기판 전면에 걸쳐 제1절연막과 제1도전막을 형성하는 공정과, 제1도전막상에 제2절연막을 형성하는 공정과, 제2절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우를 통해 기판으로 저농도의 P-형 불순물 이온주입하여 진성 베이스 영역을 형성하는 공정과, 윈도우의 측벽에 폴리 스페이서를 형성하는 공정과, 윈도우내의 노출된 기판상에 제2도전막을 채워주는 공정과, 제2절연막을 제거하는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 P+형 불순물을 이온주입하여 진성 베이스 영역과 연결되는 외인성 베이스 영역을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 N+형 불순물을 이온주입하여 콜렉터 영역을 형성하는 공정을 포함한다.

Description

바이폴라 트랜지스터의 제조방법
제1도는 본 발명의 제1실시예에 따른 NPN 트랜지스터의 레이아웃도.
제2도는 제1도의 A-A'선에 따른 NPN 트랜지스터의 단면 구조도.
제3도 (a)-(f)는 제2도의 NPN 트랜지스터의 제조공정도.
제4도는 본 발명의 제2실시예에 따른 NPN 트랜지스터의 단면 구조도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 11 : N 웰
12 : 필드 산화막 13 : 열산화막
14, 20, 22 : N+폴리실리콘막 15, 31, 32 : 저온 산화막
16 : 윈도우 18 : 저농도 P형 불순물
19 : 진성 베이스 영역 17, 21, 25, 28 : 포토 레지스트막
23 : 살리사이드 26 : 고농도 P형 불순물
27 : 외인성 베이스 영역 29 : 고농도 N형 불순물
30 : 콜렉터 영역 33, 34 : 콘택홀
35, 36 : 베이스 및 콜렉터 전극
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 셀프-얼라인 형태로 베이스 및 에미터 영역이 형성되어 양호한 소자 특성을 얻을 수 있을 뿐만 아니라 바이-씨모스(Bi-CMOS) 제조공정에 이용시 공정을 단수화할 수 있는 바이폴라 트랜지스터의 제조방법에 관한 것이다.
종래의 바이-씨모스 공정에서 바이폴라 트랜지스터를 제조하기 위해서는 바이폴라 트랜지스터의 에미터를 위한 별도의 폴리실리콘층이 요구되고, 또한 에미터와 외인성(Extrinsic) 베이스를 연결하는 링크베이스(link base) 이온주입이 추가로 필요하여 공정이 복잡했었다.
또한, 사진장비의 공정능력 한계때문에 에미터폭을 좁게하는데 한계가 있었고, 이에 따라 전류집중현상(current crowding)이 에미터 가장자리에 발생하는 문제가 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위한 것으로서, 셀프 얼라인 형태로 베이스 및 에미터 영역이 형성되어 양호한 소자 특성을 얻을 수 있을 뿐만 아니라 사진장비의 공정능력에 관계없이 폴리스페이서 기술을 이용하여 에미터의 폭을 줄여 전류집중현상을 감소시킬 수 있으며, 바이-씨모스 제조공정에 이용시 공정을 단순화할 수 있는 바이폴라 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 바이폴라 트랜지스터의 제조방법은 실리콘 기판으로 N형 불순물을 이온주입하여 N형 웰을 형성하는 공정과, 기판 전면에 걸쳐 제1절연막과 제1도전막을 형성하는 공정과, 제1도전막상에 제2절연막을 형성하는 공정과, 제2절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우를 통해 기판으로 저농도의 P-형 불순물을 이온주입하여 진성 베이스 영역을 형성하는 공정과, 윈도우의 측벽에 폴리 스페이서를 형성하는 공정과, 윈도우내의 노출된 기판상에 제2도전막을 채워주는 공정과, 제2절연막을 제거하는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 P+형 불순물을 이온주입하여 진성 베이스 영역과 연결되는 외인성 베이스 영역을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 N+형 불순물을 이온주입하여 콜렉터 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도는 본 발명의 제1실시예에 따른 바이폴라 트랜지스터의 레이아웃도를 도시한 것이고, 제2도는 제1도의 A-A'선에 따른 단면구조를 도시한 것이다.
제1도 및 제2도를 참조하면, 본 발명의 제1실시예에 따른 바이폴라 트랜지스터는 기판(10)상에 형성된 N형 웰(11)과, 웰(11)내에 형성된, 진성 베이스 영역(19)과 진성 베이스 영역(19)과 직접 연결되는 외인성 베이스 영역(27)으로 이루어진 베이스 영역과, 베이스 영역과 필드 산화막(12)에 의해 분리되어 N형 웰(11)내에 형성된 N+형 콜렉터 영역(30)을 포함한다.
그리고, 기판(10)상에는 폴리 스페이서(20)와 폴리 스페이서(20) 사이에 형성된 N+폴리실리콘막(22)으로 된 에미터 전극이 형성되고, 에미터 전극 중 N+폴리실리콘막(22)의 하부의 진성 베이스 영역(19) 내에는 에미터 영역(24)이 형성되었다.
또한, 본 발명의 바이폴라 트랜지스터는 에미터 전극의 측벽에 형성된 스페이서(31) 및 기판 전면에 걸쳐 형성된 층간 절연막(32)과, 외인성 베이스 영역(27) 상부 및 콜렉터 영역(30) 상부의 층간 절연막(32) 상에 각각 형성된 콘택홀(33), (34)과, 각각의 콘택홀(33), (34)을 통해 외인성 베이스 영역(27) 및 콜렉터 영역(30)과 각각 연결되는 베이스 전극(35) 및 콜렉터 전극(36)을 더 포함한다.
제3도(a)-(f)는 제2도의 바이폴라 트랜지스터의 제조공정도를 도시한 것이다.
제3a도를 참조하면, 기판(10)의 NPN 트랜지스터가 형성될 부분을 제1도에 도시된 바와같은 N형 웰을 위한 마스크(11')을 사용하여 한정하고, 한정된 NPN 트랜지스터 영역으로 N형 불순물을 이온주입하여 N형 웰(11)을 형성한다.
N형 웰(11)을 형성한 후, 액티브영역을 위한 마스크(10')를 사용하여 로코스 공정을 수행하여 분리영역인 필드 산화막(12)을 형성하면 NPN 트랜지스터의 에미터, 베이스 및 콜렉터 영역이 정의된다. 열산화공정을 수행하여 기판(10)상에 150 내지 200Å의 두께를 갖는 산화막(13)을 성장시키고, 산화막(13)상에 500Å의 두께를 갖는 제1N+폴리실리콘막(14)을 증착한다.
이어서, 제1N+폴리실리콘막(14)상에 4000Å의 두께를 갖는 저온산화막(LTO, 15)을 증착하고, 제1도에 도시된 바와같은 게이트용 마스크(16')를 이용하여 저온산화막(15) 식각하여 윈도우(16)를 형성한다.
저온산화막(15)을 식각하여 윈도우(16) 형성시 제1N+폴리실리콘막(14)이 식각정지층으로서 작용한다.
다음, 진성(intrinsic) 베이스 영역을 형성하기 위한 이온주입공정을 수행하는데, 먼저 기판 전면에 포토 레지스트막(17)을 도포하고 제1도의 P+형 액티브 마스크(19')를 이용하여 포토 레지스트막(17)을 패터닝하여 베이스 영역을 오픈시켜 준다.
윈도우(16)를 통하여 오픈된 베이스 영역으로 보론(B)과 같은 P형 불순물(18)을 이온주입하여 P-형 진성 베이스 영역(19)을 형성한다.
따라서, 도면에 도시된 바와같이 P+형 액티브 마스크(19')가 미스얼라인(mis-align)되어도 베이스영역(19)은 처음에 정의된 윈도우(16)를 통해 불순물이 주입되므로 공정능력이 향상된다.
제3b도를 참조하면, 포토 레지스트막(17)을 제거한 후, 제2N+형 폴리실리콘막을 기판전면에 1000 내지 1500Å의 두께로 증착하고, 반응성 이온에칭법으로 식각하여 윈도우(16)의 측벽에 스페이서(20)를 형성한다.
이때, 측벽 스페이서(20)를 형성하기 위한 제2N+형 폴리실리콘막의 식각시 오버 에칭을 하여 윈도우(16)내의 제1N+형 폴리실리콘막(14)이 100Å 정도만 남도록 한다.
이어서, 포토 레지스트막(21)을 기판 전면에 도포하고, 제1도에 도시된 바와같은 에미터 윈도우용 마스크(21')를 이용하여 포토 레지스트막(21)을 패터닝하여 에미터 영역을 오픈시켜 준다. 이어서, 포토 레지스트막(21)을 마스크로 하여 남아있는 제1N+형 폴리실리콘막(14)과 열산화막(13)을 제거한다. 이때, 열산화막(13)의 식각시 열산화막(13)의 식각에 따른 기판의 손상을 방지하기 위하여 습식식각공정을 수행한다.
이와같이 오픈된 에미터영역은 에미터 윈도우용 마스크(21')가 미스얼라인되어도 정확히 진성 베이스영역안에 형성되게 된다. 또한, 후속공정에서 제3N+형 폴리실리콘막(22)을 오픈된 부분에 채워 에미터전극을 형성하는데, 이 공정에서도 셀프얼라인 시켜주는 역할을 한다.
제3c도와 같이, 포토 레지스트막(21)을 제거하고, 오픈된 윈도우(16)가 채워지도록 제3N+형 폴리실리콘막(22)을 기판전면에 증착한 다음 폴리싱 또는 에치백공정을 수행하여 저온 산화막(15)상의 제3N+형 폴리실리콘막(22)을 제거한다. 이때, 저온 산화막(15)상의 제3N+형 폴리실리콘막(22)의 식각시 저온 산화막(15)이 식각 정지층으로서의 역할을 한다.
이어서, 통상의 공정으로 윈도우(16)내의 제2 및 제3N+형 폴리실리콘막(20), (22)상에 살리사이드(23)를 형성한다. 이때, 제3N+형 폴리실리콘막(22)으로부터 N+형 불순물이 확산되어 진성 베이스 영역(19)내에 N+형 에미터 영역(24)이 형성된다.
이로써, 실질적인 에미터폭은 마스크에서 정의된 게이트 폴리폭에서 N+형 폴리스페이서(20)의 폭을 뺀 값이 되므로, 사진능력의 한계에 관계없이 좁은 폭으로 구현할 수 있다. 이로써, 본 발명에서는 고전류영역에서 발생하는 전류집중현상(current crowding)을 완화시킬 수 있는 장점이 있다.
여기서,윈도우(16)내에 형성된 제2 및 제3N+형 폴리실리콘막(20), (22)은 에미터 전극으로서 작용한다. 그리고, 살리사이드(23)는 에미터 전극의 저항을 낮춤과 동시에 후속의 외인성 베이스 영역을 형성하기 위한 P+형 불순물의 이온주입시 에미터 전극으로 P+형 불순물이 이온주입되는 것을 방지하여 주는 역할을 한다.
제3d도와 같이, 제1N+형 폴리실리콘막(14)을 식각정지층으로 하여 저온 산화막(15)을 습식식각하여 제거한다. 에미터 전극을 포함한 제1N+형 폴리실리콘막(14)상에 포토 레지스트막(25)을 도포하고, 제1도의 P+액티브 마스크(19')를 마스크로 하여 포토 레지스트막(25)을 식각하여 베이스 영역을 오픈시킨다.
오픈된 베이스 영역으로 보론(B)과 같은 고농도의 P+형 불순물(26)을 이온주입하여 베이스 전극이 형성될 외인성 베이스 영역(27)을 형성한다. 본 발명에서는 제3c도에 도시된 바와같이 에미터 영역(24)이 진성 베이스 영역(19)으로부터 제2폴리실리콘막(20)으로 된 스페이서의 폭만큼 안쪽으로 들어와 형성되어 있다.
따라서, 외인성 베이스 영역(27)과 진성 베이스 영역(19)을 연결하기 위한 별도의 이온주입공정없이 고농도의 P+형 불순물을 이온주입하면 직접 진성 베이스 영역(19)과 직접 연결되는 외인성 베이스 영역(27)이 형성되게 된다.
즉, 외인성 베이스 영역(27)과 진성 베이스 영역(19)을 연결하기 위한 추가의 이온주입공정이 배제되어 공정이 단순화된다.
제3e도와 같이, 포토 레지스트막(25)을 제거한 후 기판 전면에 걸쳐 다시 포토 레지스트막(28)을 도포하고, 제1도의 N+액티브용 마스크(30)를 사용하여 콜렉터 영역을 오픈시켜 준다.
오픈된 콜렉터 영역으로 비소(As)와 같은 고농도의 N+형 불순물(29)을 이온주입하여 N+형 콜렉터 영역(30)을 웰(11)내에 형성하여 준다.
제3f도와 같이, 포토 레지스트막(28)을 제거한 다음 기판 전면에 저온 산화막을 2000Å의 두께로 증착하고, 이를 반응성 이온 에칭법으로 식각하여 폴리 스페이서(20)의 측벽에 고온 산화막으로 된 스페이서(31)를 형성한다. 이때, 스페이서(31) 형성시 버퍼 및 식각정지층으로서 작용하였던 제1N+폴리실리콘막(14)을 식각하여 그 하부의 열산화막(13)을 노출시킨다.
이후, 약간의 어닐링으로 에미터, 베이스, 콜렉터 불순물을 안정화시킨다. 이어서, 통상의 방법으로 층간 절연막(32)을 형성한 후 외인성 베이스 영역(27) 상부 및 콜렉터 영역(30) 상부의 층간 절연막(32)을 식각하여 콘택홀(33), (34)을 각각 형성한다.
통상의 전극 형성공정으로 콘택홀(33), (34)을 통해 각각 베이스 영역(27)과 콜렉터 영역(30)과 연결되는 베이스 전극(35)과 콜렉터 전극(36)을 형성하면 제2도에 도시된 바와같은 본 발명의 제1실시예에 따른 NPN 트랜지스터가 얻어진다.
따라서, 상기한 바와같은 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 게이트 형성시 에미터 전극을 동시에 형성하여 줄 수 있게 된다.
그러므로, 종래에는 모스 트랜지스터의 게이트 전극을 형성하여 주기 위한 폴리실리콘막과 에미터 전극을 형성하여 주기 위한 폴리실리콘막이 별도로 요구되어졌다.
그러나, 본 발명에서는 게이트 전극을 형성하기 위한 폴리실리콘막을 이용하여 에미터 전극을 형성하여 줌으로써 에미터 전극을 형성하기 위한 별도의 추가 층없이 NPN 트랜지스터의 에미터 전극과 모스 트랜지스터의 게이트를 동시에 형성하여 줄 수 있다. 즉, 본 발명의 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터의 제조방법에 적용시 공정의 단순화를 이룰 수 있게 된다.
또한, 셀프-얼라인방법으로 에미터-베이스영역이 형성되어 공정마진(margin)을 높였고, 에미터의 폭을 사진공정 능력한계에 관계없이 폴리스페이스형성기술을 이용해 줄일 수 있게 되어 전류집중현상을 완화시킬 수 있게 되었다.
제4도는 본 발명의 제2실시예에 따른 NPN 트랜지스터의 단면 구조를 도시한 것이다.
제4도를 참조하면, 제2실시예에 따른 NPN 트랜지스터는 제1실시예의 P형 웰(11) 대신에 기판(10)상에 형성된 N+형 매몰층(40)과 매몰층(40)상에 형성된 N형 에피택셜층(41)을 포함한다. 그리고, 에피태셜층(41)상에 형성된 소자의 구조는 제1실시예에서와 동일한 구조를 갖는다.
이러한 구조를 갖는 NPN 트랜지스터의 제조방법은 기판(10)상에 통상의 공정으로 N+형 매몰층(40)을 형성하고, 매몰층(40)상에 에피택셜층(41)을 성장시킨다.
에피택셜층(41)을 성장시킨 후의 공정은 제3a도 내지 제3f도에 도시된 바와같은 동일한 공정을 진행하여 제2실시예에 따른 NPN 트랜지스터를 제조한다.
상기한 바와같은 본 발명에 따르면, 에미터-베이스 영역을 셀프 얼라인 형태로 형성하여 줌으로써 소자의 특성을 향상시킬 수 있으며, 스페이서를 이용하여 진성 베이스 영역을 형성하여 줌으로써 외인성 베이스 영역과 진성 베이스 영역을 연결하여 주기 위한 별도의 이온주입공정이 추가되지 않으므로 종래의 바이폴라 트랜지스터의 제조공정보다 공정을 단순화할 수 있다.
또한, 상기한 바와같은 본 발명의 바이폴라 트랜지스터의 제조방법을 바이-씨모스 트랜지스터의 제조공정에 이용시 게이트와 에미터 전극을 동시에 형성하여 줌으로써 공정을 단순화할 수 있는 이점이 있다.
또한, 셀프-얼라인방법으로 에미터-베이스영역이 형성되어 공정마진(margin)을 높였고, 에미터의 폭을 사진공정 능력한계에 관계없이 폴리스페이스형성기술을 이용해 줄일 수 있게 되어 전류집중현상을 완화시킬 수 있게 되었다.

Claims (18)

  1. 실리콘 기판(10)으로 N형 불순물을 이온주입하여 N형 웰(11)을 형성하는 공정과, 기판 전면에 걸쳐 제1절연막(13)과 제1도전막(14)을 형성하는 공정과, 제1도전막(14)상에 제2절연막(15)을 형성하는 공정과, 제2절연막(15)을 식각하여 윈도우(16)를 형성하는 공정과, 윈도우(16)를 통해 기판으로 저농도의 P-형 불순물(18)을 이온주입하여 진성 베이스 영역(19)을 형성하는 공정과, 윈도우(16)의 측벽에 도전성의 스페이서(20)를 형성하는 공정과, 윈도우(16)내의 노출된 기판상에 제2도전막(22)을 채워주는 공정과, 제2절연막(15)을 제거하는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 P+형 불순물(26)을 이온주입하여 진성 베이스 영역(19)과 직접 연결되는 외인성 베이스 영역(27)을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 N+형 불순물(29)을 이온주입하여 콜렉터 영역(30)을 형성하는 공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  2. 제1항에 있어서, 제1절연막(13)은 열산화공정에 의해 형성된 열산화막인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  3. 제1항에 있어서, 제1도전막(14)으로 N+폴리실리콘막이 사용되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  4. 제1항에 있어서, 제2절연막(15)으로 저온 산화막이 사용되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  5. 제1항에 있어서, 제2절연막(15)의 식각시 그 하부의 제1도전막이 식각정지층으로 작용하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  6. 제1항에 있어서, 제2도전막(22)은 기판전면에 N+폴리실리콘막을 증착한 다음 에치백공정을 수행하여 형성되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  7. 제6항에 있어서, N+폴리실리콘막의 에치백공정시 제2절연막(15)이 식각정지층으로 작용하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  8. 제1항에 있어서, 기판전면에 N+형 폴리실리콘막을 기판전면에 증착하고, 이방성식각하여 윈도우(16)내의 제2절연막(15) 측벽에 N+형 폴리실리콘막으로된 스페이서(20)를 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  9. 제8항에 있어서, N+형 폴리실리콘막으로된 스페이서(20)의 폭에 의해 에미터영역(24)의 폭이 결정되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  10. 제8항에 있어서, N+폴리실리콘막의 이방성식각시 오버에칭하여 윈도우(16)내의 제1도전막(14)과 제1절연막(13)이 식각되어 기판이 노출되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  11. 제10항에 있어서, 제1절연막(13)을 습식식각법을 이용하여 제거하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  12. 제1항에 있어서, 제2도전막(22)을 형성한 후 베이스 영역을 오픈시키기는 공정을 수행하기 전에 폴리 스페이서(20) 및 제2도전막(22)상에 살리사이드(23)를 형성하는 공정을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  13. 제12항에 있어서, 살리사이드(23)는 외인성 베이스 영역(27)을 형성하기 위한 고농도 P+형 불순물(26) 이온주입시 그 하부의 폴리 스페이서(20) 및 제2도전막(22)으로 불순물이 이온주입되는 것을 방지하기 위한 마스크로 작용하는 바이폴라 트랜지스터의 제조방법.
  14. 제1항에 있어서, 콜렉터 영역(30) 형성후 스페이서(21)의 측벽에 스페이서(31)를 형성하는 공정과, 층간 절연막(32)을 형성하는 공정과, 외인성 베이스 영역(27) 및 콜렉터 영역(30) 상부의 층간 절연막(32)을 식각하여 콘택홀(33), (34)을 각각 형성하는 공정과, 콘택(33), (34)을 통해 외인성 베이스 영역(27) 및 콜렉터 영역(30)과 각각 연결되는 베이스 및 콜렉터 전극(34, 36)을 형성하는 공정을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  15. 제14항에 있어서, 스페이서(31)는 기판전면에 걸쳐 저온 산화막의 증착한 후 반응성 이온에칭법으로 식각하여 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  16. 제13항에 있어서, 스페이서(31) 형성을 위한 반응성 이온에칭시 제1도전막(14)이 오버에칭되어 그 하부의 제1절연막(13)이 노출되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  17. 제1항에 있어서, 스페이서(20) 및 제2도전막(22)은 에미터 전극으로 사용되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  18. 실리콘 기판(10)상에 N+형 매몰층(40)을 형성하는 공정과, N+형 매몰층(40)상에 N형 에피택셜층(41)을 형성하는 공정과, 에피택셜층(41)상에 제1절연막(13)과 제1도전막(14)을 형성하는 공정과, 제1도전막(14)상에 제2절연막(15)을 형성하는 공정과, 제2절연막(15)을 식각하여 윈도우(16)를 형성하는 공정과, 윈도우(16)를 통해 기판으로 저농도의 P-형 불순물(18)을 이온주입하여 진성 베이스 영역(19)을 형성하는 공정과, 윈도우(16)의 측벽에 폴리 스페이서(20)를 형성하는 공정과, 윈도우(16)내의 노출된 기판상에 제2도전막(22)을 채워주는 공정과, 제2절연막(15)을 제거하는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 P+형 불순물(26)을 이온주입하여 진성 베이스 영역(19)과 연결되는 외인성 베이스 영역(27)을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 N+형 불순물(29)을 이온주입하여 콜렉터 영역(30)을 형성하는 공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
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