KR0163088B1 - Npn 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 NPN 바이폴라 트랜지스터를 백엔드 공정에서 형성하여 종래와 같은 매몰층, 싱크영역 및 에피택셜층을 위한 별도의 공정이 완전히 배재함으로써, 이를 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 특성을 최적화할 수 있으며, 생산성을 향상시킬 수 있는 바이폴라 트랜지스터의 제조방법에 관한 것이다.
본 발명의 NPN 트랜지스터의 제조방법은 P형 실리콘 기판상에 형성된 제1절연막과, 상기 절연막에 형성된N+폴리실리콘막과, 상기 N+폴리실리콘막상에 형성된 N-폴리실리콘막과, N-폴리실리콘막에 형성된 P-형 진성 베이스 영역과 P-형 진성 베이스 영역양측에 인접하여 형성된 P+형 외인성 베이스 영역으로 된 베이스 영역과, 상기 진성 베이스 영역내에 형성된 P+형 에미터 영역과, 베이스 영역 및 콜렉터 콘택을 제외한 N+폴리실리콘막상에 형성된 제2절연막과, 상기 절연막상에 형성된 P+폴리실리콘막과, P+폴리실리콘막을 포함한 제2절연막상에 형성된 에미터 식각창 및 콜렉터 콘택을 갖는 제3절연막과, 에미터 식각창의 측벽에 형성된 스페이서와, 에미터 식각창에서 에미터 영역과 콘택되는 N+폴리실리콘막과 콜렉터 콘택에서 N-폴리실리콘막과 콘택되는 N+폴리실리콘막을 포함한다.
Description
제1도는 종래의 NPN 트랜지스터의의 단면 구조도.
제2도(a)-(f)는 제1도의 NPN 트랜지스터의 제조공정 단면도.
제3도는 본 발명의 실시예에 따른 NPN 트랜지스터의 단면 구조도.
제4도(a)-(e)는 제3도의 NPN 트랜지스터의 제조공정 단면도.
제5도는 제3도의 본 발명의 NPN 트랜지스터를 바이-씨모스 트랜지스터에 적용한 경우의 단면 구조도.
* 도면의 주요부분에 대한 부호의 설명
30 : P형 기판 31, 34, 36, 43 : 산화막
32, 42 : N+폴리실리콘막 33 : N-폴리실리콘막
35 : P+폴리실리콘막 37 : 베이스 영역
38 : 에미터 식각창 39 : P형 불순물
40 : 산화막 스페이서 41 : 콜렉터 콘택
44 : 에미터 영역 45 : 금속 콘택
46 : 금속 전극
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 백엔드(back end)공정에서 형성하여 바이-씨모스(Bi-CMOS) 제조공정에 적용시 모스 트랜지스터의 특성을 최적화할 뿐만 아니라 우수한 생산성(throughput)을 얻을 수 있는 NPN 트랜지스터를 제조하는 방법에 관한 것이다.
종래의 NPN 바이폴라 소자는 대부분의 공정에서 주요 공정조건을 결정짓는 소자이므로, NPN 바이폴라 트랜지스터와 모스 트랜지스터 등의 소자를 동시에 집적시킬 때, NPN 바이폴라 트랜지스터를 제외한 다른 소자의 최적화를 이룰 수 없었다.
특히, 바이-씨모스 공정에서 NPN 트랜지스터에 의해 공정조건이 결정되어 모스 트랜지스터를 최적화시킬 수 없었다.
제1도는 종래의 NPN 트랜지스터의 단면 구조를 도시한 것이다.
제1도를 참조하면, 종래의 NPN 트랜지스터는 P형 실리콘 기판(10)내에 N+매몰층(11)이 형성되고, 그 위에는 N형 에피택셜층(12)이 형성되며, N형 에피택셜층(12)에는 콜렉터용 N+싱크(13)가 형성되고, 기판상에는 소자 분리용 필드산화막(14)이 형성된다.
그리고, N형 에피택셜층(12)내에는 P-형 진성 베이스 영역(17-2)과 진성베이스 영역(17-2)양측에 인접하여 형성된 P+형 외인성 베이스 영역(17-1)으로 된 베이스 영역(17)이 형성되고, 이 진성 베이스 영역(17-2)내에는 N+형 에미터 영역(24)이 형성된다.
또한, 외인성 베이스 영역(17-1) 상부의 기판상에는 P+형 폴리실리콘막(15)이 형성되고, 그위에는 에미터 식각창(18) 및 콜렉터 콘택(21)을 갖는 저온 산화막(16)이 형성되고, 에미터 식각창(18)내의 측벽에는 산화막 스페이서(20)가 형성된다.
에미터 식각창(18)에 에미터 영역(24)과 콘택되는 N+폴리실리콘막(22-1)과 콜랙터 콘택(21)에 N+형 싱크(13)과 콘택되는 N+폴리실리콘막(22-2)이 형성되며, 각 콘택(25)을 갖는 저온 산화막(23)이 기판 전면에 걸쳐 형성되고, 저온 산화막(23)상에는 각 콘택(25)을 통해 각각의 P+형 폴리실리콘막(15)과 N+폴리실리콘막(22-1), (22-2)과 콘택되는 금속 전극(26)이 형성된 구조를 갖는다.
제2도(a)-(f)는 종래의 NPN 트랜지스터의 제조공정 단면도를 도시한 것이다.
제2도(a)를 참조하면, 통상의 공정으로 P형 기판(10)상에 N+매몰층(11)을 형성하고, 그위에 에피택셜층(13)을 형성한다. 이어서, 에피택셜층(13)에 콜렉터용 N+싱크(13)을 형성한다.
N+싱크 영역(13)을 형성한 후 액티브 영역을 한정한 후 통상의 로코스 공정을 수행하여 소자 분리용 필드 산화막(14)을 형성한다.
제2도(b)를 참조하면, 기판 전면에 P+폴리실리콘막(15)을 형성한 후, 패터닝하여 외인성(extrinsic) 베이스 영역이 형성된 부분에만 남겨둔다. 이어서, P+폴리실리콘막(15)을 포함한 기판 전면에 걸쳐 저온산화막(LTO)(16)를 증착한다.
제2도(c)와 같이, 저온산하막(16)을 기판 전면에 증착한 후, 확산공정을 수행하면 P+폴리실리콘막(15)으로부터 P+형 불순물이 확산되어 에피택셜층(12)내에 P+형 외인성 베이스 영역(17-1)이 형성된다.
저온 산화막(16)을 식각하여 에미터 영역이 형성될 부분에 에미터용 시각창(window)(18)을 형성하고, 이 식각층(18)을 통해 BF2(19)를 이온주입하여 P+형 외인성 베이스 영역(17-1)사이에 P-형 진성(intrinsic) 베이스 영역(17-2)을 형성한다. 이로써, 진성 베이스 영역(17-2)과 진성 베이스 영역(17-2)의 양측에 인접하여 형성된 외인성 베이스 영역(17-1)으로 된 베이스 영역(17)이 형성된다.
제2도(d)와 같이, 산화막을 기판 전면에 증착하고, 드라이 에칭하여 식각창(18)내의 측벽에 산화막 스페이서(20)를 형성한다. 제2도(e)와 같이, N+싱크(13) 상부의 저온 산화막(16)을 식각하여 콜렉터용 콘택(21)을 형성한다. N+폴리실리콘막을 증착한 후, 패터닝하여 상기 식각창(18)과 콜렉터 콘택(21)에만 각각 N+폴리실리콘막(22-1), (22-2)을 남겨 둔다.
제2도(f)와 같이, 기판전면에 걸쳐 저온 산화막(23)을 증착한 후 확산 공정을 수행하면, N+폴리실리콘막(22)으로부터 N+형 불순물이 이온주입되어 셀프 얼라인 형태로 N+형 에미터 영역(24)이 진성 베이스 영역(17-2)내에 형성된다.
최종적으로, 상기 저온 산화막(23)을 식각하여 각 영역에 콘택(25)을 형성한 후 메탈을 이용한 각 금속전극(26)을 형성하면 종래의 NPN 트랜지스터가 완료된다.
상기한 바와같은 종래의 방법으로 제작되는 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터에 적용하였을 경우, 상기 바이폴라 트랜지스터와 씨모스 트랜지스터가 동일한 단결정 기판상에 집적되기 때문에, 바이폴라 트랜지스터의 공정에 의해 씨모스 트랜지스터의 공정조건이 좌우되어 모스 트랜지스터를 최적화할 수 없는 문제점이 있었다.
즉, 씨모스 트랜지스터의 소오스/드레인 영역을 형성하기 위한 N+형 또는 P+형 불순물의 이온주입량등이 바이폴라 트랜지스터의 베이스 영역을 형성하기 위한 불순물의 이온 주입량에 의해 좌우되므로, 씨모스 트랜지스터의 소오스/드레인 영역을 위한 최적화된 불순물을 이온주입할 수 없게 된다.
또한, 모스 트랜지스터의 제조공정과는 관계없이 바이폴라 트랜지스터만을 위한 N+형 매몰층과 싱크 영역 및 에피택셜층의 형성공정이 요구되므로, 이를 바이-씨모스 트랜지스터에 적용시 생산성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위항 것으로서, NPN 바이폴라 트랜지스터를 백엔드 공정에서 형성하여 종래와 같은 매몰층, 싱트영역 및 에피택셜층을 위한 별도의 공정을 완전히 배재함으로써, 이를 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 특성을 최적화할 수 있으며, 생산성을 향상시킬 수 있는 바이폴라 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 NPN 트랜지스터는 P형 실리콘 기판상에 형성된 제1절연막과, 상기 절연막상에 형성된 N+폴리실리콘막과, 상기 N+폴리실리콘막상에 형성된 N-폴리실리콘막과, N-폴리실리콘막에 형성된 P-형 진성 베이스 영역과 P-형 진성 베이스 영역양측에 인접하여 형성된 P+형 외인성 베이스 영역으로 된 베이스 영역과, 상기 진성 베이스 영역내에 형성된 P+형 에미터 영역과, 베이스 영역 및 콜랙터 콘택을 제외한 N+폴리실리콘막상에 형성된 제2절연막과, 상기 제2절연막상에 형성된 P+폴리실리콘막과, P+폴리실리콘막을 포함한 제2절연막상에 형성된 에미터 식각창 및 콜렉터 콘택을 갖는 제3절연막과, 에미터 식각창의 측벽에 형성된 스페이서와, 에미터 식각창에서 에미터 영여과 콘택되는 N+형 폴리실리콘막과 콜렉터 콘택에서 N-형 폴리실리콘막과 콘택되는 N+형 폴리실리콘막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 NPN 트랜지스터의 제조방법은 P형 기판상에 제1절연막을 형성하는 공정과, 제1절연막상에 N+폴리실리콘막과 N-폴리실리콘막를 순차 형성하는 공정과, 액티브 베이스 영역이 될 부분을 제외한 N-폴리실리콘막상에 제2절연막을 형성하는 공정과, 제2절연막상에 P+폴리실리콘막을 형성하는 공정과, P+폴리실리콘막을 포함한 제2절연막상에 제3절연막을 형성하는 공정과, 확산공정을 수행하여 N-폴리실리콘막내에 P+형 외인성 베이스 영역을 형성하는 공정과, 제3절연막을 식각하여 에미터 영역이 형성될 부분에 에미터용 식각창을 형성하는 공정과, 상기 식각창을 통해 P형 불순물을 이온주입하여 P+형 외인성 베이스 영역사이에 P-형 진성 베이스 영역을 형성하는 공정과, 식각창내의 측벽에 스페이서를 형성하는 공정과, 제3산화막을 식각하여 콜렉터용 콘택을 형성하는 공정과, 상기 식각창과 콜렉터 콘택에만 N+폴리실리콘막을 형성하는 공정과, 기판 전면에 걸쳐 제4절연막을 형성하는 공정과, 확산공정을 수행하여 진성 베이스 영역내에 N+형 에미터 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 실시예에 따른 NPN 트랜지스터의 단면 구조를 도시한 것이다.
제3도를 참조하면, 본 발명의 실시예에 따른 NPN 트랜지스터는 P형 실리콘 기판(30)내에 산화막 또는 필드 산화막으로 된 절연막(31)이 형성되고, 절연막(31)상에는 매몰층으로 사용되는 N+폴리실리콘막(32)이 형성되고, 그위에는 에피택셜층 대신에 N-폴리실리콘막(33)이 형성된다.
그리고, N-폴리실리콘막(33)에는 P-형 진성 베이스 영역(37-2)과 P-형 진성 베이스 영역(37-2)양측에 인접하여 형성된 P+형 외인성 베이스 영역(37-1)으로 된 베이스 영역(37)이 형성되고, 이 진성 베이스 영역(37-2)내에는 P+형 에미터 영역(44)이 형성된다.
또한, 베이스 영역(37) 및 콜렉터 콘택(41)을 제외한 N-폴리실리콘막(33)상에는 산화막으로 된 절연막(34)이 형성되고, 상기 절연막(34)상에는 P+폴리실리콘막(35)이 형성되며, 그위에는 에미터 식각창(38) 및 콜렉터 콘택(41)을 갖는 저온 산화막(36)이 형성되고, 에미터 식각창(38)내의 측벽에는 산화막 스페이서(40)가 형성된다.
에미터 식각창(38)에서 에미터 영역(44)과 콘택되는 N+폴리실리콘막(42-1)과 콜렉터 콘택(41)에서 N-폴리실리콘막(33)과 콘택되는 N+폴리실리콘막(42-2)이 형성되며, 각 콘택(45)을 갖는 산화막(43)이 기판 전면에 걸쳐 형성되고 산화막(43)상에는 각 콘택(45)을 통해 각각의 P+폴리실리콘막(35)과 N+폴리실리콘막(42-1), (42-2)과 콘택되는 금속 전극(46)이 형성된 구조를 갖는다.
제4도(a)-(e)는 본 발명의 실시예에 따른 NPN 트랜지스터의 제조공정 단면도를 도시한 것이다.
제4도(a)를 참조하면, P형 기판(30)상에 산화막을 형성하거나 또는 로코스 공정을 수행하여 필드 산화막을 형성하여 절연막(31)을 형성한다. 절연막(31)상에 매몰층으로서의 역할을 하는 N+폴리실리콘막(32)과 에피택셜층으로서의 역할을 하는 N-폴리실리콘막(33)을 형성한다.
제4도(b)를 참조하면, N-폴리실리콘막(33)상에 산화막(34)을 증착하고, 패터닝하여 액티브 베이스 영역의 산화막(34)을 제거한다. 기판 전면에 P+폴리실리콘막(35)을 증착하고, 패터닝한다.
P+폴리실리콘막(35)을 포함한 기판 전면에 걸쳐 열산화막(36)을 형성하고, 확산공정을 수행하면, P+폴리실리콘막(35)으로부터 P+형 불순물이 확산되어 N-폴리실리콘막(33)내에 P+형 외인성 베이스 영역(37-1)이 형성된다.
제4도(c)를 참조하면, 산화막(36)을 식각하여 에미터 영역이 형성될 부분에 에미터용 식각창(38)을 형성하고, 이 식각창(38)을 통해 BF2(39)를 이온주입하여 P+형 외인성 베이스 영역(37-1)사이에 P-형 진성 베이스 영역(37-2)을 형성한다. 이로써, 진성 베이스 영역(37-2)과 진성 베이스 영역(37-2)의 양측에 인접하여 형성된 외인성 베이스 영역(37-1)으로 된 베이스 영역(37)이 형성된다.
제4도(d)와 같이, 산화막을 기판 전면에 증착하고, 반응성 이온 에칭하여 식각창(38)내의 측벽에 산화막 스페이서(40)를 형성한다. 산화막 스페이서(40)를 형성한 다음, 산화막(36)을 식각하여 콜렉터용 콘택(41)을 형성한다.
제4도(e)와 같이, N+폴리실리콘막을 증착한 후, 패터닝하여 상기 식각창(38)과 콜렉터 콘택(41)에만 각각 N+폴리실리콘막(42-1), (42-2)을 남겨둔다. 폴리실리콘막을 패터닝한 후 확산공정을 수행하면 식각창(38)에 형성된 N+폴리실리콘막(42)으로부터 N+형 불순물이 이온주입되어 셀프얼라인 형태로 N+형 에미터 영역(44)이 진성 베이스 영역(37-2)내에 형성된다.
최종적으로, 상기 저온 산화막(43), (36)을 식각하여 P+폴리실리콘막(35), N+폴리실리콘막(42-1), (42-2)상에 각각 콘택(45)을 형성한 후 금속전극(46)을 형성하면 본 발명의 실시예에 따른 NPN 트랜지스터가 완료된다.
제5도는 본 발명의 NPN 트랜지스터를 적용한 바이-씨모스 트랜지스터의 단면 구조를 개략적으로 도시한 것이다.
본 발명의 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터에 적용하면, 제5도에 도시된 바와같이 씨모스 트랜지스터를 단결정 실리콘 기판(30)상에 형성하는 공정을 완료한 후, 백 엔드 공정에서 제4도에 도시된 바와같은 방법으로, 소자 분리용 필드 산화막(31)상에 N+형 폴리실리콘막(32)과 N-형 폴리실리콘막(33)을 순차 형성하여 본 발명의 NPN 트랜지스터를 제조한다.
따라서, 본 발명에서는 씨모스 트랜지스터 공정이 완료된 후 상기 NPN 트랜지스터를 제조하므로, 바이폴라 트랜지스터의 공정조건과 관계없이 씨모스 트랜지스터 자체의 공정조건에 따라 제조가 가능하다. 이로써, 본 발명의 NPN 트랜지스터를 이용하여 씨모스 트랜지스터를 제조하면, 씨모스 트랜지스터의 공정을 최적화할 수 있다.
상기한 바와같은 본 발명에 따르면, 바이 씨모스 트랜지스터의 제조공정에 적용시 씨모스 트랜지스터 공정이 완료된 후 백 엔드공정에서 상기 NPN 트랜지스터를 제조함으로써 바이폴라 트랜지스터의 공정조건에 관계없이 씨모스 트랜지스터 자체의 공정조건에 따라 제조가 가능하여 모스 트랜지스터의 공정을 최적화 할 수 있을 뿐만 아니라 고성능의 NPN 트랜지스터를 용이하게 형성할 수 있는 이점이 있다.
또한, 본 발명의 NPN 트랜지스터는 종래에서와 같은 매몰층 및 싱크 형성공정 및 에피택셜층 형성공정이 배제되므로, 생산성이 우수한 NPN 바이폴라 트랜지스터를 제조할 수 있는 이점이 있다.
Claims (8)
- P형 실리콘 기판(30)상에 형성된 제1절연막(31)과, 상기 절연막(31)상에 형성된 N+폴리실리콘막(32)과, 상기 N+폴리실리콘막(32)상에 형성된 N-폴리실리콘막(33)과, N-폴리실리콘막(33)에 형성된 P-형 진성 베이스 영역(37-2)과 P-형 진성 베이스 영역(37-2)양측에 인접하여 형성된 P+형 외인성 베이스 영역(37-1)으로 된 베이스 영역(37)과, 상기 진성 베이스 영역(37-2)내에 형성된 P+형 에미터 영역(44)과, 베이스 영역(37) 및 콜렉터 콘택(41)을 제외한 N+폴리실리콘막(33)상에 형성된 제2절연막(34)과, 상기 절연막(34)상에 형성된 P+폴리실리콘막(35)과, P+폴리실리콘막(35)을 포함한 제2절연막(34)상에 형성된 에미터 식각창(38) 및 콜렉터 콘택(41)을 갖는 제3절연막(36)과, 에미터 식각창(38)의 측벽에 형성된 스페이서(40)와, 에미터 식각창(38)에서 에미터 영역(44)과 콘택되는 N+폴리실리콘막(42-1)과 콜렉터 콘택(41)에서 N-폴리실리콘막(33)과 콘택되는 N+폴리실리콘막(42-2)을 포함하는 것을 특징으로하는 NPN 트랜지스터.
- 제1항에 있어서, N+형 폴리실리콘막(32)은 매몰층으로서의 역할을 하는 것을 특징으로하는 NPN 트랜지스터.
- 제1항에 있어서, N-형 폴리실리콘막(33)은 에피택셜층으로서의 역할을 하는 것을 특징으로 하는 NPN 트랜지스터.
- 제1항에 있어서, 제1절연막(31)이 필드 산화막인 것을 특징으로 하는 NPN 트랜지스터.
- 제1항에 있어서, 제2절연막(34)은 소자분리영역의 역할을 하는 것을 특징으로 하는 NPN 트랜지스터.
- 제1항에 있어서, N+폴리실리콘막(32)과 N-폴리실리콘막(33)은 콜렉터 영역으로 작용하는 것을 특징으로 하는 NPN 트랜지스터.
- P형 기판(30)상에 제1절연막(31)을 형성하는 공정과, 제1절연막(31)상에 N+폴리실리콘막(32)과 N-폴리실리콘막(33)를 순차적으로 형성하는 공정과, 액티브 베이스 영역이 될 부분을 제외한 N-폴리실리콘막(33)상에 제2절연막(34)을 형성하는 공정과, 제2절연막(34)상에 P+폴리실리콘막(35)을 형성하는 공정과, P+폴리실리콘막(35)을 포함한 제2절연막(34)상에 제3절연막(36)을 형성하는공정과, 확산공정을 수행하여 N-형 폴리실리콘막(33)내에 P+형 외인성 베이스 영역(37-1)을 형성하는 공정과, 제3절연막(36)을 식각하여 에미터 영역이 형성될 부분에 에미터용 식각창(38)을 형성하는 공정과, 상기 식각창(38)을 통해 P 형 불순물(39)을 이온주입하여 P+형 외인성 베이스 영역(37-1)사이에 P-형 진성 베이스 영역(37-2)을 형성하는 공정과, 식각창(38)내의 측벽에 스페이서(40)를 형성하는 공정과, 제3산화막(36)을 식각하여 콜렉터용 콘택(41)을 형성하는 공정과, 상기 식각창(38)과 콜렉터 콘택(41)에만 N+폴리실리콘막(42-1), (42-2)을 형성하는 공정과, 기판 전면에 걸쳐 제4절연막(43)을 형성하는 공정과, 확산 공정을 수행하여 진성 베이스 영역(37-2)내에 N+형 에미터 영역(44)을 형성하는 공정을 포함하는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제7항에 있어서, 제2절연막(31)을 산화막을 증착시켜 형성하거나 또는 로코스 공정을 수행하여 형성하는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950067573A KR0163088B1 (ko) | 1995-12-29 | 1995-12-29 | Npn 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950067573A KR0163088B1 (ko) | 1995-12-29 | 1995-12-29 | Npn 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052994A KR970052994A (ko) | 1997-07-29 |
| KR0163088B1 true KR0163088B1 (ko) | 1999-02-18 |
Family
ID=19447809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950067573A KR0163088B1 (ko) | 1995-12-29 | 1995-12-29 | Npn 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0163088B1 (ko) |
-
1995
- 1995-12-29 KR KR1019950067573A patent/KR0163088B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052994A (ko) | 1997-07-29 |
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