KR0154309B1 - Method of fabricating npn transistor - Google Patents
Method of fabricating npn transistor Download PDFInfo
- Publication number
- KR0154309B1 KR0154309B1 KR1019950047956A KR19950047956A KR0154309B1 KR 0154309 B1 KR0154309 B1 KR 0154309B1 KR 1019950047956 A KR1019950047956 A KR 1019950047956A KR 19950047956 A KR19950047956 A KR 19950047956A KR 0154309 B1 KR0154309 B1 KR 0154309B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- film
- base region
- insulating film
- conductive film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 셀프-얼라인 형태로 베이스 및 에미터 영역이 형성되어 소자의 특성을 향상시켜 줄 뿐만 아니라 바이-씨모스 트랜지스터의 제조공정에 이용시 공정을 단순화시킬 수 있는 NPN 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing an NPN transistor, in which base and emitter regions are formed in a self-aligned form to improve device characteristics, and to simplify the process when used in the manufacturing process of a bi-MOS transistor. .
본 발명의 NPN 트랜지스터의 제조방법은 실리콘 기판으로 n형 불순물을 이온주입하여 n형 웰을 형성하는 공정과, 기판 전면에 걸쳐 제1절연막과 제1도전막을 형성하는 공정과, 제1도전막상에 제2절연막을 형성하는 공정과, 제2절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우를 통해 기판으로 저농도의 p-형 불순물을 이온주입하여 진성 베이스 영역을 형성하는 공정과, 윈도우내의 제1도전막과 제1절연막을 제거하는 공정과, 윈도우내의 기판상에 제2도전막을 형성하는 공정과, 제2절연막을 제거하는 공정과, 제2도전막의 측벽에 스페이서를 형성하고, 기판을 노출시키는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 p+형 불순물을 이온주입하여 외인성 베이스 영역을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 n+형 불순물을 이온주입하여 콜렉터 영역을 형성하는 공정을 포함한다.The method of manufacturing an NPN transistor of the present invention comprises the steps of forming an n-type well by implanting n-type impurities into a silicon substrate, forming a first insulating film and a first conductive film over the entire surface of the substrate, and on the first conductive film. Forming a second insulating film, etching the second insulating film to form a window, ion implanting a low concentration of p − -type impurities into the substrate through the window, and forming an intrinsic base region; Removing the conductive film and the first insulating film, forming a second conductive film on the substrate in the window, removing the second insulating film, forming spacers on the sidewalls of the second conductive film, and exposing the substrate. the steps and, a step of the step and the open collector region to form a step, the extrinsic base region by the p + type impurities into the open base region of the ion implantation for the base region opening, O The ion-implanted n + type impurity in the collector region comprises a step of forming a collector region.
Description
제1도는 본 발명의 제1실시예에 따른 NPN 트랜지스터의 레이아웃도.1 is a layout diagram of an NPN transistor according to a first embodiment of the present invention.
제2도는 제1도의 A-A'선에 따른 NPN 트랜지스터의 단면 구조도.2 is a cross-sectional structure diagram of the NPN transistor along the line AA ′ of FIG. 1.
제3도 (a)-(f)는 제2도의 NPN 트랜지스터의 제조공정도.3A to 3F are manufacturing process diagrams of the NPN transistor of FIG.
제4도는 본 발명의 제2실시예에 따른 NPN 트랜지스터의 단면 구조도.4 is a cross-sectional structure diagram of an NPN transistor according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 실리콘 기판 11 : n형 웰10 silicon substrate 11: n-type well
12 : 필드 산화막 13 : 열산화막12: field oxide film 13: thermal oxide film
14, 19 : N+폴리실리콘막 15, 22 : 저온 산화막14, 19: N + polysilicon film 15, 22: low temperature oxide film
16 : 윈도우 17, 21 : 저농도 p형 불순물16: Windows 17, 21: low concentration p-type impurity
18 : 진성 베이스 영역 20, 25, 28 : 포토 레지스트막18: intrinsic base region 20, 25, 28: photoresist film
26 : 고농도 p형 불순물 27 : 외인성 베이스 영역26 high concentration p-type impurity 27 exogenous base region
29 : 고농도 n형 불순물 30 : 콜렉터 영역29: high concentration n-type impurity 30: collector region
31 : 층간 절연막 32, 33 : 콘택홀31: interlayer insulating film 32, 33: contact hole
34, 35 : 베이스 및 콜렉터 전극34, 35: base and collector electrodes
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 셀프-얼라인 형태로 제조되어 양호한 소자 특성을 얻을 수 있을 뿐만 아니라 바이-씨모스(Bi-CMOS) 제조공정에 이용시 공정을 단수화할 수 있는 NPN 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, is manufactured in a self-aligned form to obtain good device characteristics and to shorten the process when used in a bi-CMOS manufacturing process. A method for manufacturing an NPN transistor.
종래의 바이-씨모스 공정에서 NPN 트랜지스터를 제조하기 위해서는 바이폴라 트랜지스터의 에미터를 위한 별도의 폴리실리콘층이 요구되고, 또한 에미터 콘택을 형성하기 위해서는 추가 층(layer)가 필요하므로 공정이 복잡하고 단가가 비싼 문제점이 있었다.The fabrication of NPN transistors in a conventional bi-MOS process requires a separate polysilicon layer for the emitters of the bipolar transistors, and additional layers are required to form the emitter contacts, making the process complicated. There was a problem that the unit price is expensive.
본 발명은 상기한 바와같은 문제점을 해결하기 위한 것으로서, 셀프 얼라인 형태로 제조되어 양호한 소자 특성을 얻을 수 있을 뿐만 아니라 바이-씨모스 제조공정에 이용시 공정을 단순화할 수 있는 NPN 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems described above, and is manufactured in a self-aligned form to obtain a good device characteristics, as well as a method of manufacturing an NPN transistor that can simplify the process when used in the bi- CMOS manufacturing process The purpose is to provide.
상기 목적을 달성하기 위하여 본 발명은 실리콘 기판으로 n형 불순물을 이온주입하여 n형 웰을 형성하는 공정과, 기판 전에 걸쳐 제1절연막과 제1도전막을 형성하는 공정과, 제1도전막상에 제2절연막을 형성하는 공정과, 제2절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우를 통해 기판으로 저농도의 p-형 불순물을 이온주입하여 진성 베이스 영역을 형성하는 공정과, 윈도우내의 제1도전막과 제1절연막을 제거하는 공정과, 윈도우내의 기판상에 제2도전막을 형성하는 공정과, 제2절연막을 제거하는 공정과, 제2도전막의 측벽에 스페이서를 형성하고, 기판을 노출시키는 공정과, 노출된 기판상에 제3절연막을 형성하는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 p+형 불순물을 이온주입하여 외인성 베이스 영역을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 n+형 불순물을 이온주입하여 콜렉터 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a process for forming an n-type well by implanting n-type impurities into a silicon substrate, forming a first insulating film and a first conductive film over the substrate, and forming a first insulating film on the first conductive film. A process of forming an insulating film, a process of forming a window by etching the second insulating film, a process of forming an intrinsic base region by ion implanting a low concentration of p − type impurities into the substrate through the window, and a first conduction in the window Removing the film and the first insulating film, forming a second conductive film on the substrate in the window, removing the second insulating film, forming a spacer on the sidewall of the second conductive film, and exposing the substrate. Forming a third insulating film on the exposed substrate, opening the base region, and ion-implanting p + impurities into the open base region to form an exogenous base region. And a step of opening the collector region, and forming a collector region by ion implanting n + -type impurities into the open collector region.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명의 제1실시예에 따른 NPN 트랜지스터의 레이아웃도를 도시한 것이고, 제2도는 제1도의 A-A'선에 따른 단면구조를 도시한 것이다.FIG. 1 shows a layout diagram of an NPN transistor according to a first embodiment of the present invention, and FIG. 2 shows a cross-sectional structure along the line AA ′ of FIG. 1.
제1도 및 제2도를 참조하면, 본 발명의 제1실시예에 따른 NPN 트랜지스터는 기판(10)상에 형성된 n형 웰(11)과, 웰(11)내에 형성된, 진성 베이스 영역(18)과 진성 베이스 영역(18)과 연결층(18a)을 통해 연결되는 외인성 베이스 영역(27)으로 이루어진 베이스 영역과, 베이스 영역과 진성 베이스 영역(18)내에 형성된 n+형 에미터 영역(24)과, 베이스 영역과 필드 산화막(12)에 의해 분리되어 n형 웰(11)내에 형성된 n+형 콜렉터 영역(30)을 포함한다.1 and 2, the NPN transistor according to the first embodiment of the present invention includes an n-type well 11 formed on the substrate 10 and an intrinsic base region 18 formed in the well 11. ) And a base region consisting of an exogenous base region 27 connected through the intrinsic base region 18 and the connecting layer 18a, and an n + type emitter region 24 formed in the base region and the intrinsic base region 18. And an n + type collector region 30 formed in the n type well 11 separated by the base region and the field oxide film 12.
그리고, 에미터 영역(24)상에 형성된 에미터 전극용 제2N+폴리실리콘막(19)과, 폴리시리콘막(19)의 측벽에 형성된 스페이서를 포함한다.And a second N + polysilicon film 19 for emitter electrodes formed on the emitter region 24 and a spacer formed on the sidewalls of the polysilicon film 19.
폴리실리콘막(19)의 측벽에 형성된 스페이서는 연결층(18a)상에 형성된 열산화막(13) 및 제1N+폴리실리콘막(14)과, 제1N+형 폴리실리콘막(14)상에 형성된 저온 산화막(22)으로 이루어졌다.Spacers formed on the sidewalls of the polysilicon film 19 are formed on the thermal oxide film 13 and the 1N + polysilicon film 14 formed on the connection layer 18a and on the 1N + type polysilicon film 14. A low temperature oxide film 22 was formed.
또한, 본 발명의 NPN 트랜지스터는 기판 전면에 걸쳐 형성된 층간 절연막(31)과, 외인성 베이스 영역(27) 상부 및 콜렉터 영역(30) 상부의 층간 절연막(31) 상에 각각 형성된 콘택홀(32), (33)과 각각의 콘택홀(32), (33)을 통해 외인성 베이스 영역(27) 및 콜렉터 영역(30)과 각각 연결되는 베이스 전극(34) 및 콜렉터 전극(35)을 더 포함한다.In addition, the NPN transistor of the present invention includes an interlayer insulating film 31 formed over the entire surface of the substrate, contact holes 32 formed on the interlayer insulating film 31 on the exogenous base region 27 and on the collector region 30, respectively. And a base electrode 34 and a collector electrode 35 connected to the exogenous base region 27 and the collector region 30 through the 33 and the respective contact holes 32 and 33.
제3도(a)-(f)는 제2도의 NPN 트랜지스터의 제조공정도를 도시한 것이다.3 (a)-(f) show a manufacturing process diagram of the NPN transistor of FIG.
제3도(a)를 참조하면, 기판(10)의 NPN 트랜지스터가 형성될 부분을 제1도에 도시된 바와같은 N형 웰을 위한 마스크(11')을 사용하여 한정하고, 한정된 NPN 트랜지스터 영역으로 N형 불순물을 이온주입하여 N형 웰(11)을 형성한다.Referring to FIG. 3 (a), the portion where the NPN transistor of the substrate 10 is to be formed is defined using a mask 11 'for the N-type well as shown in FIG. N-type impurities are ion implanted to form an N-type well 11.
N형 웰(11)을 형성한 후, 액티브영역을 위한 마스크(10')를 사용하여 로코스 공정을 수행하여 분리영역(12)을 형성하면 NPN 트랜지스터의 에미터, 베이스 및 콜렉터 영역이 정의된다. 열산화공정을 수행하여 기판(10)상에 150 내지 200Å의 두께를 갖는 산화막(13)을 성장시키고, 산화막(13)상에 500Å의 두께를 갖는 제1N+폴리실리콘막(14)을 증착한다.After the N-type well 11 is formed, the isolation region 12 is formed by performing a LOCOS process using a mask 10 'for the active region to define the emitter, base, and collector regions of the NPN transistor. . A thermal oxidation process is performed to grow an oxide film 13 having a thickness of 150 to 200 GPa on the substrate 10, and deposit a 1N + polysilicon film 14 having a thickness of 500 GPa on the oxide film 13. .
제3도(b)를 참조하면, N+폴리실리콘막(14)상에 3000 내지 4000Å의 두께를 갖는 저온산화막(LTO, 15)을 증착하고, 제1도에 도시된 바와같은 게이트용 마스크(12')를 이용하여 저온산화막(15) 식각하여 윈도우(16)를 형성한다.Referring to FIG. 3 (b), a low temperature oxide film (LTO) 15 having a thickness of 3000 to 4000 kPa is deposited on the N + polysilicon film 14, and a gate mask as shown in FIG. 12 ') to form the window 16 by etching the low-temperature oxide film 15.
저온산화막(15)을 식각하여 윈도우 형성시 제1N+폴리실리콘막(14)이 식각정지층으로서 작용하며, 윈도우의 형성에 따라 오픈된 부분은 후속의 공정에서 에미터가 형성될 부분이다.When the low-temperature oxide film 15 is etched to form a window, the 1N + polysilicon film 14 serves as an etch stop layer, and an open portion according to the formation of the window is a portion where an emitter is to be formed in a subsequent process.
진성(intrinsic) 베이스 영역을 형성하기 위하여 윈도우(16)를 통하여 보론(B)과 같은 p형 불순물(17)을 이온주입하여 p-형 진성 베이스 영역(18)을 형성한다.In order to form an intrinsic base region, p-type impurities 17 such as boron B are ion-implanted through the window 16 to form the p − type intrinsic base region 18.
제3도(c)를 참조하면, 윈도우(16)내의 제1N+폴리실리콘막(14)과 열산화막(13)을 제거하여 P-형 불순물 주입영역(18)을 노출시킨다. 이때, 열산화막(13)의 식각시 열산화막(13)의 식각에 따른 기판의 손상을 방지하기 위하여 습식식각공정을 수행한다.Referring to FIG. 3C, the P − type impurity implantation region 18 is exposed by removing the 1N + polysilicon film 14 and the thermal oxide film 13 in the window 16. In this case, a wet etching process is performed to prevent damage to the substrate due to the etching of the thermal oxide film 13 during the etching of the thermal oxide film 13.
이어서, 5000Å의 두께를 갖는 제2N+형 폴리실리콘막(19)을 기판상에 증착하고, 그위에 포토 레지스트막(도면상에는 도시되지 않음)을 도포한 후 에치백공정을 수행하여 윈도우(13)내의 p-형 진성 베이스 영역(18)상에만 제2N+폴리실리콘막(19)을 남겨둔다.Subsequently, a 2N + type polysilicon film 19 having a thickness of 5000 kPa is deposited on the substrate, a photoresist film (not shown) is applied thereon, followed by an etch back process to perform a window 13 The 2N + polysilicon film 19 is left only on the p − type intrinsic base region 18 in the chamber.
상기의 N+ 폴리실리콘막(19)의 에치백공정시 저온산화막(15)이 식각정지층으로서의 역할을 한다.During the etch back process of the N + polysilicon film 19, the low temperature oxide film 15 serves as an etch stop layer.
제3도(d)와 같이, 저온 산화막(15)을 제거한 후 기판 전면에 포토레지스트막(20)을 도포하고, 제1도의 p+액티브 마스크(18')를 마스크로 하여 포토 레지스트막(20)을 식각하여 베이스 영역을 오픈시킨다.As shown in FIG. 3D, after removing the low temperature oxide film 15, the photoresist film 20 is applied to the entire surface of the substrate, and the photoresist film 20 is formed using the p + active mask 18 'of FIG. ) To open the base area.
오픈된 베이스 영역으로 보론(B)과 같은 고농도의 p-형 불순물(21)을 이온주입한다. 이 이온주입공정은 진성 베이스 영역(18)과 후속공정에서 형성될 외인성(extrinsic) 베이스 영역을 연결하기 위하여 수행되는 것이다.Ion implantation of a high concentration of p − type impurities 21 such as boron (B) into the open base region is carried out. This ion implantation process is performed to connect the intrinsic base region 18 with the extrinsic base region to be formed in a subsequent process.
제3도(e)와 같이, 포토 레지스트막(20)을 제거한 후 기판 전면에 저온산화막을 1500 내지 2000Å의 두께로 증착하고, 이를 반응성 이온에칭법으로 식각하여 폴리실리콘막(19)의 측벽에 저온 산화막으로 된 스페이서(22)를 형성한다. 이때, 스페이서(22) 형성시 제1N+ 폴리실리콘막(14)도 식각되도록 한다.As shown in FIG. 3E, after removing the photoresist film 20, a low-temperature oxide film is deposited on the entire surface of the substrate to a thickness of 1500 to 2000 GPa, which is etched by reactive ion etching to form a sidewall of the polysilicon film 19. A spacer 22 made of a low temperature oxide film is formed. In this case, the first N + polysilicon layer 14 may also be etched when the spacer 22 is formed.
기판 전면에 걸쳐 포토 레지스트막(25)을 도포한다. 제1도의 p+액티브용 마스크(18)를 이용하여 포토 레지스트막(25)을 식각하여 베이스 영역을 오픈시킨다. 오픈된 베이스 영역으로 p+형 불순물(26)을 이온주입하여 외인성 베이스 영역(27)을 형성하여 준다.The photoresist film 25 is applied over the entire substrate. The photoresist film 25 is etched using the p + active mask 18 of FIG. 1 to open the base region. The exogenous base region 27 is formed by ion implantation of the p + type impurity 26 into the open base region.
제3도(f)와 같이, 포토 레지스트막(25)을 제거한 다음 기판 전면에 걸쳐 다시 포토 레지스트막(28)을 도포하고, 제1도의 n+액티브용 마스크(30)를 사용하여 콜렉터 영역을 오픈시켜 준다.As shown in FIG. 3 (f), after removing the photoresist film 25, the photoresist film 28 is again applied over the entire surface of the substrate, and the collector region is formed by using the n + active mask 30 of FIG. Open it.
오픈된 콜렉터 영역으로 비소(As)와 같은 고농도의 n+형 불순물(29)을 이온주입하여 n+형 콜렉터 영역(30)을 웰(11)내에 형성하여 준다.N + type impurity 29 such as arsenic (As) is ion-implanted into the open collector region to form n + type collector region 30 in the well 11.
이후, 적당한 열공정을 가하여 에미터, 베이스 및 콜렉터 영역의 불순물을 안정화시킨다(어닐링).Appropriate thermal processes are then applied to stabilize the impurities in the emitter, base and collector regions (annealing).
제2도와 같이, 기판 전면에 층간 절연막(31)을 형성한 후 외인성 베이스 영역(27) 상부 및 콜렉터 영역(30) 상부의 층간 절연막(31)을 식각하여 콘택홀(32), (33)을 각각 형성한다.As shown in FIG. 2, the interlayer insulating layer 31 is formed on the entire surface of the substrate, and then the contact holes 32 and 33 are etched by etching the interlayer insulating layer 31 over the exogenous base region 27 and the collector region 30. Form each.
통상의 전극 형성공정으로 콘택홀(32), (33)을 통해 각각 베이스 영역(27)과 콜렉터 영역(30)과 연결되는 베이스 전극(34)과 콜렉터 전극(35)을 형성하면 본 발명의 실시예에 따른 NPN 트랜지스터가 얻어진다.When the base electrode 34 and the collector electrode 35 connected to the base region 27 and the collector region 30 are formed through the contact holes 32 and 33 in the usual electrode forming process, the present invention is implemented. An NPN transistor according to the example is obtained.
이때, 에미터 영역(24)상에 남아있는 제2N+폴리실리콘막(19)은 에미터 전극으로 사용되어진다.At this time, the 2N + polysilicon film 19 remaining on the emitter region 24 is used as the emitter electrode.
따라서, 상기한 바와같은 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 게이트 형성시 에미터 전극을 동시에 형성하여 줄 수 있게 된다.Therefore, when the NPN transistor manufacturing method as described above is applied to the bi-MOS transistor, it is possible to simultaneously form the emitter electrode when the gate of the MOS transistor is formed.
그러므로, 종래에는 모스 트랜지스터의 게이트 전극을 형성하여 주기 위한 폴리실리콘막과 에미터 전극을 형성하여 주기 위한 폴리실리콘막이 별도로 요구되어졌다.Therefore, conventionally, a polysilicon film for forming a gate electrode of a MOS transistor and a polysilicon film for forming an emitter electrode have been separately required.
그러나, 본 발명에서는 게이트 전극을 형성하기 위한 폴리실리콘막을 이용하여 에미터 전극을 형성하여 줌으로써 에미터 전극을 형성하기 위한 별도의 추가 층없이 NPN 트랜지스터의 에미터 전극과 모스 트랜지스터의 게이트를 동시에 형성하여 줄 수 있다. 즉, 본 발명의 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터의 제조방법에 적용시 공정의 단순화를 이룰 수 있게 된다.However, in the present invention, the emitter electrode is formed using a polysilicon film for forming the gate electrode, thereby simultaneously forming the gate of the emitter electrode and the MOS transistor of the NPN transistor without an additional layer for forming the emitter electrode. Can give That is, the process can be simplified when the NPN transistor manufacturing method of the present invention is applied to the bi-MOS transistor manufacturing method.
제4도는 본 발명의 제2실시예에 따른 NPN 트랜지스터의 단면 구조를 도시한 것이다.4 illustrates a cross-sectional structure of an NPN transistor according to a second embodiment of the present invention.
제4도를 참조하면, 제2실시예에 따른 NPN 트랜지스터는 제1실시예의 p형 웰(11) 대신에 기판(10)상에 형성된 n+형 매몰층(40)과 매몰층(40)상에 형성된 n형 에피택셜층(41)을 포함한다. 그리고, 에피택셜층(41)상에 형성된 소자의 구조는 제1실시예에서와 동일한 구조를 갖는다.Referring to FIG. 4, the NPN transistor according to the second embodiment is formed on the n + type buried layer 40 and the buried layer 40 formed on the substrate 10 instead of the p type well 11 of the first embodiment. And an n-type epitaxial layer 41 formed thereon. The structure of the element formed on the epitaxial layer 41 has the same structure as in the first embodiment.
이러한 구조를 갖는 NPN 트랜지스터의 제조방법은 기판(10)상에 통상의 공정으로 n+형 매몰층(40)을 형성하고, 매몰층(40)상에 에피택셜층(41)을 성장시킨다.In the method of manufacturing an NPN transistor having such a structure, an n + type buried layer 40 is formed on a substrate 10 by a normal process, and the epitaxial layer 41 is grown on the buried layer 40.
에피택셜층(41)을 성정시킨 후의 공정은 제3도(a) 내지 (f)에 도시된 바와같은 동일한 공정을 진행하여 제2실시예에 따른 NPN 트랜지스터를 제조한다.After the epitaxial layer 41 is formed, the same process as shown in Figs. 3A to 3F is performed to manufacture the NPN transistor according to the second embodiment.
상기한 바와같은 본 발명에 따르면, 에미터와 베이스 영역을 셀프 얼라인 형태로 형성하여 줌으로써 소자의 특성을 향상시킬 수 있으며, 이를 바이-씨모스 트랜지스터의 제조공정에 이용시 게이트와 에미터 전극을 동시에 형성하여 줌으로써 공정을 단순화할 수 있는 이점이 있다.According to the present invention as described above, the characteristics of the device can be improved by forming the emitter and the base region in a self-aligned form, and when the gate and emitter electrodes are used simultaneously in the manufacturing process of the bi-MOS transistor, Forming has the advantage of simplifying the process.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950047956A KR0154309B1 (en) | 1995-12-08 | 1995-12-08 | Method of fabricating npn transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950047956A KR0154309B1 (en) | 1995-12-08 | 1995-12-08 | Method of fabricating npn transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052999A KR970052999A (en) | 1997-07-29 |
| KR0154309B1 true KR0154309B1 (en) | 1998-12-01 |
Family
ID=19438713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950047956A KR0154309B1 (en) | 1995-12-08 | 1995-12-08 | Method of fabricating npn transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0154309B1 (en) |
-
1995
- 1995-12-08 KR KR1019950047956A patent/KR0154309B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052999A (en) | 1997-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4960726A (en) | BiCMOS process | |
| US5196356A (en) | Method for manufacturing BICMOS devices | |
| KR20040071949A (en) | Method for manufacturing self-aligned BiCMOS | |
| EP0369336A2 (en) | Process for fabricating bipolar and CMOS transistors on a common substrate | |
| JPH04226033A (en) | Bipolar transistor formation method | |
| US5045493A (en) | Semiconductor device and method of manufacturing the same | |
| JP2708027B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6362025B1 (en) | Method of manufacturing a vertical-channel MOSFET | |
| JPH0669431A (en) | Method for manufacture of bipolar transistor and cmos transistor on soi substrate and these transistors | |
| US5057455A (en) | Formation of integrated circuit electrodes | |
| JP2953425B2 (en) | Method for manufacturing semiconductor device | |
| US6265276B1 (en) | Structure and fabrication of bipolar transistor | |
| US5348896A (en) | Method for fabricating a BiCMOS device | |
| JPH0199257A (en) | Manufacture of bipolar semiconductor device in silicide contact | |
| KR0154309B1 (en) | Method of fabricating npn transistor | |
| JPH08274201A (en) | Semiconductor integrated circuit device and its manufacture | |
| JP3163694B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR0154308B1 (en) | Method of fabricating bipolar transistor | |
| KR0163088B1 (en) | Method of fabricating npn transistor | |
| JP3278493B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPS63284854A (en) | Semiconductor device and its manufacture | |
| JP3055781B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2697631B2 (en) | Method for manufacturing semiconductor device | |
| JP3189722B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| KR940005726B1 (en) | Npn transistor of bicmos device and making method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090615 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |