KR100843143B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
반도체 소자 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR100843143B1 KR100843143B1 KR1020060125061A KR20060125061A KR100843143B1 KR 100843143 B1 KR100843143 B1 KR 100843143B1 KR 1020060125061 A KR1020060125061 A KR 1020060125061A KR 20060125061 A KR20060125061 A KR 20060125061A KR 100843143 B1 KR100843143 B1 KR 100843143B1
- Authority
- KR
- South Korea
- Prior art keywords
- logic
- metal electrode
- bit line
- film
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000000034 method Methods 0.000 title claims description 47
- 229910052751 metal Inorganic materials 0.000 claims abstract description 231
- 239000002184 metal Substances 0.000 claims abstract description 231
- 239000010410 layer Substances 0.000 claims abstract description 156
- 239000003990 capacitor Substances 0.000 claims abstract description 73
- 239000011229 interlayer Substances 0.000 claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 19
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 16
- 239000002356 single layer Substances 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 15
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 229910052788 barium Inorganic materials 0.000 claims description 8
- 229910052804 chromium Inorganic materials 0.000 claims description 8
- 229910052735 hafnium Inorganic materials 0.000 claims description 8
- 229910052745 lead Inorganic materials 0.000 claims description 8
- 229910052748 manganese Inorganic materials 0.000 claims description 8
- 229910052750 molybdenum Inorganic materials 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910052712 strontium Inorganic materials 0.000 claims description 8
- 229910052715 tantalum Inorganic materials 0.000 claims description 8
- 229910052727 yttrium Inorganic materials 0.000 claims description 8
- 229910052726 zirconium Inorganic materials 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000011109 contamination Methods 0.000 abstract description 5
- 230000008569 process Effects 0.000 description 23
- 230000006870 function Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 229910052741 iridium Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
로직 유전막은 메모리 영역의 비트라인 상에는 존재하지 않는 반도체 소자 및 이의 제조 방법을 제공한다. 반도체 소자는 트랜지스터를 포함하고 메모리 영역과 로직 영역으로 구분되는 기판, 메모리 영역에서 적어도 하나의 트랜지스터와 전기적으로 연결되는 비트라인 및 로직 영역 상에 형성된 로직 커패시터를 포함하되, 로직 커패시터는 로직 하부 금속 전극, 로직 유전막 및 로직 상부 금속 전극을 포함하며, 비트라인과 로직 하부 금속 전극은 동일한 층간 절연막 상에 형성된다.
MIM 커패시터, 비트라인, 하부 금속 전극, 유전막, 캐패시터
Description
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 단면도들이다.
도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 단면도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
110: 게이트 전극 112: 측벽 스페이서
120: 제1 금속 콘택 홀 122: 제1 금속 전극 콘택
140: 제1 층간 절연막 150: 식각 정지막
200: 로직 커패시터 210: 로직 하부 금속 전극
220: 제2 금속 콘택홀 222: 제2 금속 콘택
230: 로직 유전막 240: 제2 층간 절연막
250: 로직 상부 금속 전극 270: 하드마스크
320: 제3 금속 콘택홀 322: 제3 금속 콘택
340: 제3 층간 절연막 400: 셀 커패시터
410: 셀 커패시터의 하부 금속 전극
430: 셀 커패시터의 유전막 450: 셀 커패시터의 상부 금속 전극
500: 금속 배선
A: 메모리 영역(DRAM 영역) B: 로직 영역
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히 로직 회로와 DRAM을 혼재한 엠비디드 DRAM 소자 및 그 제조 방법에 관한 것이다.
종래부터, 시스템 LSI에 있어서, 그 동작을 고속으로 하는 것이 요구되고 있다. 그 때문에, 기능이 서로 다른 복수 종류의 소자가 단일의 반도체 기판 위에 탑재된다. 그 일례로 DRAM과 DRAM을 제어하는 로직 회로 등을 포함하는 로직 회로를 하나의 칩 내에 탑재하고 있는 시스템 LSI가 있다. 이와 같이, 로직 회로와 DRAM을 혼재한 시스템 LSI를 DRAM 혼재 소자, 즉 엠비디드 DRAM(embedded DRAM, 이하 단순히 eDRAM이라고 함)라고 한다.
eDRAM은 DRAM의 메모리 어레이가 형성되는 메모리 영역과, 메모리의 동작의 제어나 연산 등을 행하는 로직 회로가 형성되는 로직 영역으로 형성된다.
메모리 소자에 이용되는 셀 커패시터 및 비트라인과 로직 소자에 이용되는 로직 커패시터는 기능, 성능 및 구조가 다르다. 일반적으로, 서로 다른 구조를 갖는 커패시터를 포함한 반도체 소자를 단일의 반도체 기판 위에 형성하기 위해서는 각각 별개의 제조 공정이 필요하게 된다. 예를 들어, 로직 영역에서 필요한 로직 커패시터는 일반적으로 금속 배선 단계에서 형성된다. 그러나 금속 배선 공정에서 로직 영역에서의 MIM 커패시터를 형성하는 과정에서 사용되는 금속에 의한 오염이 발생할 수 있다. 특히 금속 배선으로 예를 들어, 구리 등을 사용하는 경우 구리 오염의 가능성 때문에 고유전 물질을 로직 커패시터의 로직 유전막으로 사용하기 어려웠다. 게다가, 로직 영역에 로직 커패시터가 형성될 때 여러 번의 포토리소그라피 공정을 거치게 되어 보다 단순한 공정이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 보다 향상된 전기적 특성을 지닌 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 바와 같은 반도체 소자를 제공하고, 보다 단순한 공정을 거치게 하는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 반도체 소자는 트랜지스터를 포함하고 메모리 영역과 로직 영역으로 구분되는 기판, 메모리 영역에서 적어도 하나의 트랜지스터와 전기적으로 연결되는 비트라인 및 로직 영역 상에 형성된 로직 커패시터를 포함하되, 로직 커패시터는 로직 하부 금속 전극, 로직 유전막 및 로직 상부 금속 전극을 포함하며, 비트라인과 로직 하부 금속 전극은 동일한 층간 절연막 상에 형성된다.
상기 다른 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 트랜지스터를 포함하고 메모리 영역과 로직 영역으로 구분되는 기판을 제공하고, 메모리 영역에서 적어도 하나의 트랜지스터와 전기적으로 연결되는 비트라인과 로직 영역에서 로직 커패시터를 형성하되, 로직 커패시터를 형성하는 것은 로직 하부 금속, 유전막을 형성하고, 유전막 상에 상부 금속 전극을 형성하는 것을 포함하며, 비트라인과 로직 하부 금속은 동일한 층간 절연막 상에 형성하는 반도체 소자 제조 방법을 포함한다.
상기 다른 기술적 과제들을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은 트랜지스터를 포함하고 메모리 영역과 로직 영역으로 구분되는 기판을 제공하고, 기판 상에 층간 절연막을 형성하고, 층간 절연막 상에 비트라인 및 로직 하부 금속 전극용 금속막을 형성하고, 비트라인 및 로직 하부 금속 전극용 금속막 상에 로직 유전막용 절연막을 형성하고, 로직 유전막용 절연막 상에 로직 상부 금속 전극용 금속막을 형성하고, 로직 상부 금속 전극용 금속막 및 로직 유전막용 절연막을 패터닝하여 로직 상부 금속 전극 및 로직 유전막을 완성하고, 비트라인 및 로직 하부 금속 전극용 금속막을 패터닝하여 층간 절연막을 관통하는 콘택을 통해 트랜지스터와 전기적으로 연결하는 비트라인 및 패터닝된 로직 유전막 아래에서 로직 하부 금속 전극을 완성하여 로직 커패시터를 완성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이 상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대하여 상세히 설명하기로 한다.
먼저, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 구조에 대해 설명하면 다음과 같다.
도 1을 예시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 COB(Capacitor Over the Bitline) 구조일 수 있다. 본 발명의 일 실시예에 따른 반도체 소자는 트랜지스터를 포함하고 메모리 영역(A)과 로직 영역(B)으로 구분되는 기판(100), 메모리 영역(A) 상의 적어도 하나의 트랜지스터와 전기적으로 연결되는 비트라인(290)과 셀 커패시터(400)를 포함하는 DRAM 셀 및 로직 영역(B) 상의 로직 커패시터(200)를 포함한다.
기판(100)은 그 표면이 메모리 셀이 형성되는 메모리 영역(A)과 이 메모리 셀을 제어하기 위한 로직 회로를 형성하는 로직 영역(B)으로 구분된다. 더욱 상세히 설명하면 기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 또는 상기 열거된 물질들의 선택적으로 조합된 혼합물로 이루어질 수 있다. 나아가, 반도체 기판(100)은 상기 열거된 반도체 물질층과 절연층이 적어도 2층 이상 적층된 적층 기판일 수 있다. 하나의 예로서, SOI(Silicon On Insulator) 기판을 들 수 있다. 이러한 반도체 기판(100) 내에는 활성 영역을 정의하는 소자 분리막(102)이 형성되어 있다.
우선, 메모리 영역(A)은 휘발성 메모리(volatile memory)가 존재하는 영역으로, 가장 대표적으로는 DRAM(Dynamic Random Access Memory)이 사용될 수 있다.
기판(100)의 메모리 영역(A) 상에 존재하는 DRAM 셀에 대하여 설명한다. DRAM 셀은 일반적으로 매트릭스 형상으로 배치되어 메모리 어레이를 형성한다. DRAM 셀은 로우(row) 어드레스에 의해 구동되는 워드 라인(word line, 미도시)과 칼럼(column) 어드레스에 의해 구동되는 비트 라인(220)을 포함하며, 비트라인(290) 및 워드 라인에 연결된 셀 트랜지스터와 셀 트랜지스터에 연결되어 데이터가 기록되는 셀 커패시터(400)를 포함한다.
기판(100)의 메모리 영역(A)의 상면에는 게이트 전극(110) 및 소스/드레인 영역(111)을 포함하는 트랜지스터들이 형성된다. 소스/드레인 영역(111)은 게이트 전극(110)들 사이의 반도체 기판(100)내로 불순물 이온을 주입된 불순물에 의해 형성된다. 게이트 구조는 게이트 절연막을 개재하여 기판(100) 상에 형성되고, 그 상 부에 실리사이드막(미도시)을 포함하는 게이트 전극(110) 및 측벽 스페이서(112) 등으로 이루어진다. 게이트 전극(110)은 예를 들어 폴리실리콘막, 금속막, 금속 실리사이드막 등으로 이루어진 단일막이거나, 이들의 적층막일 수 있다. 측벽 스페이서(112)는 실리콘 질화막일 수 있다.
제1 층간 절연막(140) 및 식각 정지막(150)은 순차적으로 트랜지스터들이 형성된 반도체 기판(100) 상에 형성될 수 있다. 이 때, 제1 층간 절연막(140)으로는 예를 들어, 실리콘 산화물(SiO2) 즉 USG(Undoped Silicate Glass), BPSG(BoroPhospho Silicate Glass)등으로 형성할 수 있다. 그리고 식각 정지막(150)은 SiON 또는 SiN의 물질일 수 있다. 필요에 따라 식각 정지막(150)은 생략될 수 있다.
제1 금속 콘택홀(120a~120c) 및 제1 금속 콘택(122a~122c)은 제1 층간 절연막(140) 및 식각정지막(150) 내에 형성되어 트랜지스터의 소오스 및 드레인 영역(111)과 접촉할 수 있다. 제1 금속 콘택들(122a~122c)은 제1 금속 콘택홀(120a~120c) 내부가 도전성 물질로 채워진 형태이며, 접촉하는 상 하층의 전기적 연결이 가능하게 한다. 제1 금속 콘택홀들 내에 채워지는 도전성 물질로는 W, Ti 또는 TiN이거나 이들의 조합 물질을 들 수 있다. 제1 금속 콘택(122a~122c)은 전기적으로 연결되는 소자의 종류에 따라, 셀 커패시터(400)와 연결되는 콘택(Buried Contact, 122a), 비트라인(290)과 연결되는 비트 라인용 콘택(Direct Contact, 122b) 및 금속 배선(500)과 연결되는 금속 콘택(Metal Contact, 122c) 등으로 구분될 수 있다.
이 때 콘택홀(120a~120c) 내부에 배리어 금속막(미도시)이, 콘택의 접촉성을 향상시키고, 금속 물질 증착시 불순물이 확산되는 것을 방지하기 위해 형성될 수 있다. 배리어 금속막은 예를 들어 TiN 또는 Ti+TiN 등의 물질이 사용될 수 있다.
비트라인(290)은 트랜지스터의 소스/드레인 영역(111)과 제1 층간 절연막에 형성된 제1 금속 콘택(122b)을 통해 전기적으로 연결되며 칼럼(column) 어드레스에 의해 구동된다. 비트라인(290)은 W 또는 TiN일 수 있다.
비트 라인(290) 및 제1 층간 절연막(140) 상에는 제2 층간 절연막(240)이 형성될 수 있다. 제2 층간 절연막(240)은 실질적으로 제1 층간 절연막(140)과 동일할 수 있으므로 이에 대한 설명은 생략한다.
제2 층간 절연막을 관통하는 제2 금속 콘택들(220a~220d)이 형성될 수 있다.
셀 커패시터(400)는 도 1에 도시된 바와 같이, 메모리 영역(A)에서 제2 층간 절연막(240) 상에 형성될 수 있다. 셀 커패시터(400)는 실린더 형일 수 있다. 셀 커패시터(400)는 금속-유전막-금속 구조의 MIM 커패시터로 셀 하부 금속 전극(410), 셀 유전막(430), 셀 상부 금속 전극(450)을 포함할 수 있다.
셀 하부 금속 전극(410) 및 셀 상부 금속 전극(450)은 금속막으로써 W, TiN, TaN, WN, Ru, Pt, Ir 등으로 형성되거나 이들의 조합으로 형성될 수 있다.
셀 유전막(430)은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 막일 수 있다. 셀 커패시터(400)의 셀 유전막(430)과 후술할 로직 커패시터(200)의 유전막(230)은 동일한 물질일 수 있다.
셀 유전막(430)으로 상기 열거한 물질중 고유전율을 가진 물질(High-k)인 Al2O3막, HfO2막, TiO2막, La2O3막, Ta2O5막, PrO2, Al2O3, 또는 이들의 조합을 사용하는 경우 동일 면적에서 정전용량이 높아질 수 있다. 달리 말해, 동일 정전 용량을 얻기 위해 필요한 면적이 작아지므로, 반도체 소자의 전기적 특성을 향상시키거나 반도체 소자의 집적화에 도움이 될 수 있다.
셀 커패시터(400)상에는 제3 층간 절연막(340)이 형성될 수 있고, 제3 층간 절연막 상에 금속 배선(500)이 형성될 수 있다.
로직 영역(B)은 로직 트랜지스터(미도시) 및 로직 커패시터(200)를 포함한다. 로직 트랜지스터는 DRAM을 제어하는 주변 회로 뿐 아니라, 각종 다른 고속 연산 기능부를 구성한다. 로직 커패시터(200)는 로직 하부 금속 전극(210), 로직 유전막(230), 로직 상부 금속 전극(250)을 포함할 수 있다. 로직 커패시터(200)는 평판(planar)형태일 수 있다.
이하, 로직 영역(B)과 메모리 영역(A)에 공통으로 존재하는 부분은 메모리 영역(A) 상의 구조 설명에서 한 바와 공통되므로, 자세한 설명을 생략한다.
로직 영역(B) 상의 로직 트랜지스터(미도시)의 구조와 기능은 메모리 영역(A)의 트랜지스터와 실질적으로 다를 수 있으나, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
로직 트랜지스터 상에는 메모리 영역(A)에서와 실질적으로 동일한 제1 층간 절연막(140) 및 식각 정지막(150)이 형성될 수 있다. 제1 층간 절연막을 관통하는 제1 금속 콘택(122c)형성될 수 있다.
로직 하부 금속 전극(210)은 제1 층간 절연막(140) 및 식각 정지막(150) 상에 형성될 수 있다. 로직 하부 금속 전극(210)은 금속막으로써 TiN, TaN, W, WN, Ru, Pt, Ir 등으로 형성되거나 이들의 조합으로 형성될 수 있다.
로직 하부 금속 전극(210)은 후술하게 될 메모리 영역(A)에서의 비트라인(290)과 동일한 물질일 수 있다. 예를 들어, W, TiN일 수 있다. 로직 하부 금속 전극(210)과 메모리 영역(A)의 비트라인(290)은 제1 층간 절연막(140) 내에 형성될 수 있고, 동일한 층(layer)에 존재할 수 있다.
로직 유전막(230)은 로직 하부 금속 전극(210)보다 적은 영역으로 형성될 수 있다. 즉, 로직 하부 금속 전극(210)이 로직 유전막(230)보다 넓은 영역이므로, 후술하겠지만 로직 하부 금속 전극(210)과 로직 상부 금속 전극(250)에 각각 접촉하는 제2 금속 콘택들(222c, 222d)이 동일 층에 형성될 수 있다.
로직 유전막(230)은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 막일 수 있다. 로직 유전막(230)은 셀 유전막(430)과 실질적으로 동일할 수 있고, 따라서 이에 대한 설명은 생략한다. 다만, 로직 유전막(230)은 메모리 영역(A) 상에 존재하지 않는다. 보다 구체적으로는 메모리 영역(A)의 비트라인(290) 상에 존재하지 않는다.
로직 커패시터(200)의 상부 금속 전극(250)은 하부 금속 전극(210)보다 적은 면적을 차지할 수 있다. 상부 금속 전극(250)은 유전막(230) 상에 형성되며, 유전막(230)에 얼라인될 수 있다. 상부 금속 전극(250)은 금속막으로써 TiN, TaN, WN, Ru, Pt, Ir, 등으로 형성되거나 이들의 조합으로 형성될 수 있다.
제2 층간 절연막(240)이 메모리 영역(A)에서와 마찬가지로 로직 커패시터(200) 상에 형성될 수 있다. 제2 금속 콘택(222a~222d)들은 제2 층간 절연막(240)을 관통하여 형성된다. 로직 영역(B)의 로직 커패시터(200)와의 전기적 연결을 콘택(222c, 222d)등이 로직 영역(B)의 제2 층간 절연막(240)을 관통하여 형성된다. 보다 구체적으로, 로직 커패시터(200)의 하부 금속 전극(210)과 전기적으로 연결되는 하부 금속 전극 콘택(222c) 및 상부 금속 전극(250)과 전기적으로 연결되는 상부 금속 전극 콘택(222d)을 포함한다. 하부 금속 전극(210)은 상부 금속 전극(250)보다 차지하는 면적이 크기 때문에, 하부 금속 전극 콘택(222c) 및 상부 금속 전극 콘택(222d)은 동시에 형성될 수 있으므로, 동일한 층에 존재할 수 있다.
제3 층간 절연막(340)과 제 3 층간 절연막(340)을 관통하는 제3 금속 콘택(322)이 로직 영역(B)의 제2 층간 절연막(240) 및 식각 저지막(미도시) 상에 형성될 수 있다. 제 3층간 절연막(340) 및 제3 금속 콘택(322) 상에 금속 배선(500)이 형성되어 완성된 반도체 소자가 된다.
이하 도 2를 참조하여 본 발명의 다른 실시예를 설명한다. 도 2는 본 발명의 다른 실시예에 따른, 하드마스크를 포함하는 반도체 소자의 단면도이다. 설명의 편의상, 상기 일 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 반도체 소자는 도 2에 나타낸 바와 같이, 일 실시예의 반도체소자와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
본 발명의 다른 실시예에 따른 반도체 소자는 하드마스크(270)가 메모리 영역(A)의 비트라인(290) 및 로직 영역(B)의 로직 커패시터(200) 상에 형성될 수 있다. 하드마스크막(270, hard mask)이란 비트라인의 패터닝 공정에 적용되는 것으로 포토레지스트만 사용하여 패터닝하는 것에 비해 식각이 용이하며, 미세 패턴이 가능하게 하는 물질일 수 있다. 예를 들어 실리콘질화막, 실리콘 산화막, 폴리실리콘막 등 또는 이들의 조합으로 형성된 막일 수 있으나 이에 제한되지 않음은 물론이다.
도 2에 예시된 바와 같이, 메모리 영역(A)의 비트라인(290) 상에는 로직 커패시터(200)에 사용된 로직 유전막(230)이 존재하지는 않는다. 따라서 하드마스크(270)는 메모리 영역(A)의 비트라인(290) 상면 및 로직 영역(B)의 로직 상부 금속 전극(250), 로직 유전막(230) 및 로직 하부 금속 전극(210)의 상면 또는 측면에 형성될 수 있다. 즉, 하드마스크(270)가 로직 유전막(230)의 개재 없이 비트라인(290) 상에 존재하게 된다.
이하 도 3을 참조하여 본 발명의 또 다른 실시예를 설명한다. 도 3은 본 발명의 또 다른 실시예에 따른, 제1 금속 콘택과 비트라인이 동일한 금속인 반도체 소자의 단면도이다. 설명의 편의상, 상기 일 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실 시예의 반도체 소자는 도 3에 나타낸 바와 같이, 다른 실시예의 반도체소자와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
본 발명의 또 다른 실시예에 따른 반도체 소자는 제1 금속 콘택들(122a~122c)과 메모리 영역(A)의 비트라인(290)이 동일한 물질일 수 있다. 따라서, 제1 금속 콘택들(122a~122c)과 메모리 영역(A)의 비트라인(290) 및 로직 영역(B)의 로직 하부 금속 전극(210)이 모두 동일한 물질이게 된다.
이하, 도 4 내지 도 5h를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다. 도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이나, 하드 마스크층 형성(S60)단계를 제외하면 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 순서도와 동일하므로, 이하의 설명에서 원용하여 참조될 것이다. 도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 단면도들이다.
먼저, 도 4 및 도 5a를 참조하면, 반도체 기판(100)에 트랜지스터를 형성하고 트랜지스터를 덮는 제1 층간 절연막(140)을 형성한다(S10).
더욱 상세히 설명하면, 도 5a에 도시된 바와 같이, 반도체 기판(100)의 메모리 영역(A)과 로직 영역(B)에 각각 소자 분리 공정으로 셀의 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어 소자 분리막(102)은 셀로우 트렌치(Shallow trench)형일 수 있다.
트랜지스터는 게이트 전극(110)과 소오스/드레인 영역(111)으로 이루어진다. 게이트 전극(110)은 게이트 절연막(미도시)을 개재하여 기판(100) 상에 형성되고 그 상부에 실리사이드막(미도시) 또는 측벽 스페이서를 포함할 수 있다. 트랜지스터는 메모리 영역의 트랜지스터와 로직 영역의 로직 트랜지스터(미도시)로 구분될 수 있다.
다음으로 트랜지스터들이 형성된 반도체 기판(100) 상에 층간 절연막(140) 및 식각 정지막(150)을 순차적으로 형성한다. 층간 절연막(140)으로는 예를 들어, 실리콘 산화물(SiO2) 즉 USG(Undoped Silicate Glass), BPSG(BoroPhospho Silicate Glass)등으로 형성할 수 있다. 그리고 식각 정지막(150)은 SiON 또는 SiN의 물질일 수 있다. 필요에 따라 식각 정지막(150)은 생략될 수 있다.
제1 층간 절연막(140)은 게이트 전극(110), 하부 도전 패턴 사이를 모두 매립할 수 있도록 갭 필(gap fill) 특성이 우수한 물질로 형성될 수 있다. 예를 들면, 제1 층간 절연막(140)은 O3-TEOS, SOG, PDL(Pulsed Deposition Layer)-SiO2 등일 수 있다.
다음으로 트랜지스터의 소오스 및 드레인 영역(111)과 각각 접촉하는 제1금속 콘택(122)을 형성한다(S20).
구체적으로, 반도체 기판(100)의 소스/드레인 영역(111)과 전기적으로 연결되는 제1 금속 전극 콘택(122a~122c)을 층간 절연막(140) 및 식각 정지막(150) 내에 형성한다.
제1 금속 전극 콘택(122a~122c)은 예컨대 다음의 방법으로 형성될 수 있다. 즉, 먼저 제1 금속 전극 콘택(122a~122c)이 형성될 영역을 한정하는 식각 마스크를 형성한다. 이어서, 식각 마스크에 의해 노출된 층간 절연막(140) 및 식각 정지막(150)을 식각함으로써, 하부의 소스/드레인 영역(111)을 노출하는 제1 금속 콘택 홀(120a~120c)이 완성된다.
다음으로, 이와 같이 형성된 제1 금속 전극 콘택 홀(120a~120c) 내부에 도전성 물질을 채워 넣고 화학 기계적 연마(CMP) 또는 에치백(etch-back)하여 제1 금속 콘택(122a~122c)을 형성한다. 제1 금속 콘택(122a~122c) 내에 채워지는 도전성 물질로는 W, Ti 또는 TiN이거나 이들의 조합 물질을 들 수 있다.
이 때 콘택홀(120a~120c) 내부에 금속 물질을 채우기 전에 배리어 금속막(미도시)을 증착할 수 있다. 배리어 금속막은 콘택의 접촉성을 향상시키고(glue layer), 금속 물질 증착시 불순물이 확산 되는 것을 방지하기 위한 것으로, 예를 들어 TiN 또는 Ti+TiN 등의 물질이 사용될 수 있다.
다음으로, 도 5b에 예시한 바와 같이 비트라인 및 하부 금속 전극용 금속막(210a)을 형성한다(S30).
로직 커패시터(200)에 사용되는 비트라인 및 하부 금속 전극용 금속막(210a)은 예를 들어, 화학 기상 증착(CVD: Chemical Vapor Deposition), 저압 화학 기상 증착(LPCVD: Low Pressure Chemical Vapor Deposition), 유기 금속 화학 기상 증착(MOCVD: Metal Organic Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition), 물리 기상 증착 (PVD: Physical Vapor Deposition) 등의 방법으로 형성될 수 있으나, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정들에 따라 다양하게 형성될 수 있으므로 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
비트라인 및 하부 금속 전극용 금속막(210a)은 W, TiN, TaN, WN, Ru, Pt, Ir 등으로 형성되거나 이들의 조합일 수 있다. 바람직하게는 비트라인 및 하부 금속 전극용 금속막(210a)은 W 또는 TiN일 수 있다. 비트라인(도 1의 290 참조)을 텅스텐으로 제조하는 경우, 일반 알루미늄의 비트라인보다 그 두께를 얇게 조정할 수 있어, 비트라인간 커플링 노이즈를 줄일 수 있다.
계속해서, 도 5c 및 도 5d를 참조하면, 도 5b의 결과물인 비트라인 및 하부 금속 전극용 금속막(210a) 상에 로직 유전막용 절연막(230a) 및 로직 상부 금속 전극막(250a)을 형성한다(S40).
로직 유전막용 절연막(230a)의 형성은 예를 들어 원자층 증착 방법(ALD: Atomic Layer Deposition), 플라즈마 원자층 증착 방법(plasma Enhanced Atomic Layer Deposition: PEALD) 또는 화학기상증착(CVD: chemical vapor deposition) 등의 방법으로 형성될 수 있으나, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정들에 따라 다양하게 형성될 수 있으므로 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
로직 유전막용 절연막(230a)은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 다층막으로 형성될 수 있다. 도 1 및 도 5d에 예시된 바와 같이, 유전막(230)은 고유전막의 다층구조(231, 232, 233)일 수 있다. 예를 들어 지르코늄산화막/알루미나/지르코늄 산화막 등이 사용될 수 있으나 이에 제한되지 않음은 물론이다.
이후, 도 5d에 예시된 바와 같이, 로직 상부 금속 전극막(250a)을 도 5c의 결과물 상에 형성한다(S40).
로직 유전막용 절연막(230a) 상에 로직 상부 금속 전극막(250a)을 형성하는 방법은 비트라인 및 하부 금속 전극용 금속막(210a)을 반도체 기판 상에 형성하는 것과 실질적으로 동일할 수 있다. 예를 들어, 로직 상부 금속 전극막(250a)도 비트라인 및 하부 금속 전극용 금속막(210a)과 마찬가지로 TiN, TaN, WN, Ru, Pt, Ir 등으로 형성되거나 이들의 조합으로 형성될 수 있다.
다음으로, 도 5e에 예시된 바와 같이, 로직 상부 금속 전극막(250a) 및 로직 유전막용 절연막(230a)을 패터닝하여 로직 상부 금속 전극(250) 및 로직 유전막(230)을 완성한다(S50).
로직 상부 금속 전극막(250a) 및 로직 유전막용 절연막(230a)은 순차적으로 패터닝할 수 있지만, 동시에 패터닝할 수도 있다. 로직 상부 금속 전극막(250a) 및 로직 유전막용 절연막(230a)을 동시에 패터닝하는 경우, 이에 사용되는 포토리소그라피 공정이 1회가 되므로, 보다 공정이 단순해진다. 또한 로직 상부 금속 전극막(250a) 및 로직 유전막용 절연막(230a)이 동시에 패터닝되는 경우 로직 상부 금속 전극막(250a) 및 로직 유전막용 절연막(230a)이 얼라인될 수 있다. 로직 상부 전극막(250a) 및 로직 유전막용 절연막(230a)을 패터닝할 때, 메모리 영역(A)에 존재하는 로직 상부 금속 전극막(250a) 및 로직 유전막용 절연막(230a) 부분이 식각되므로, 비트라인(도 1의 290 참조) 상에는 로직 커패시터(200)에 사용되는 로직 상부 금속 전극(250) 및 로직 유전막(230)이 존재하지 않게 된다.
도 5f에 예시한 바와 같이, 비트라인 및 하부 금속 전극용 금속막(210a)을 패터닝하여 비트라인(290) 및 로직 하부 금속 전극(210)을 완성한다. 완성된 로직 하부 금속 전극(210)은 로직 하부 금속 전극(210)의 상면에 존재하는 로직 유전막(230) 및 로직 유전막(230)의 상면에 존재하는 로직 상부 금속 전극(250)보다 넓은 영역을 차지할 수 있다. 그 결과 후술할 공정에서 로직 상부 금속 전극 콘택(122d) 및 로직 하부 금속 전극 콘택(122c)을 동시에 형성할 수 있게 된다.
이어서 도 5g에 예시된 바와 같이, 도 5f의 결과물에 제2 층간 절연막(240) 및 제2 금속 콘택(222a~222d)을 형성한다(S80).
제2 층간 절연막(240)의 형성은 제1 층간 절연막(140)의 형성과 실질적으로 동일한 공정일 수 있다.
제2 금속 콘택(222a~222d)들은 제2 층간 절연막(240)을 관통하여 형성할 수 있다. 제2 금속 콘택(222a~222d)들은 메모리 영역(A)에서 셀 커패시터(400)와의 전기적 연결을 위한 콘택(222a), 로직 영역(B)의 로직 커패시터(200)와의 전기적 연결을 콘택(222c, 222d) 등을 포함한다. 보다 구체적으로, 로직 커패시터(200)의 하부 금속 전극(210)과 전기적으로 연결되는 하부 금속 전극 콘택(222c) 및 상부 금속 전극(250)과 전기적으로 연결되는 상부 금속 전극 콘택(222d)을 포함한다. 하부 금속 전극(210)은 상부 금속 전극(250)보다 차지하는 면적이 크기 때문에, 하부 금속 전극 콘택(222c) 및 상부 금속 전극 콘택(222d)은 동시에 형성될 수 있으므로, 공정이 단순해진다.
이어서, 도 5h를 참조하면 도 5g의 결과물의 메모리 영역(A)에 셀 커패시터(400)를 형성한다(S90).
셀 커패시터(400)는 도 1 및 도 10에 도시된 바와 같은 실린더 형일 수 있다. 셀 커패시터(400)는 금속-유전막-금속 구조의 MIM 커패시터로 셀 하부 금속 전극(410), 셀 유전막(430), 셀 상부 금속 전극(450)을 포함할 수 있다.
셀 커패시터(400)를 구성하는 금속-유전막-금속의 구조 형성은 로직 커패시터(200)와 실질적으로 동일할 수 있다.
특히, 셀 커패시터(400)의 셀 유전막(430) 또한 로직 커패시터(200)의 유전막(230)과 동일하게 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 막일 수 있다. 엄밀히 말하자면, 로직 커패시터(200)의 유전막(230)을 셀 커패시터의 셀 유전막(430)과 동일한 물질을 사용함으로써 동일한 설비내에서 셀 유전막을 형성할 수 있다. 특히 고유전율을 가진 물질을 유전막으로 형성하는 경우, 셀 커패시터(400) 및 로직 커패시터(200)의 전기적 특성이 향상될 수 있다.
이후, 도 5h에 예시된 바와 같이, 제3 층간 절연막(340)을 도 5g의 결과물에 형성하고 도 5h의 결과물 상에 금속 배선(도 1의 500 참조)을 형성하는 등의 후속 공정을 수행하여 반도체 소자를 완성한다(S100).
이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널 리 알려진 공정 단계들에 따라 각 트랜지스터 및 커패시터 등의 로직 소자에 각각 전기적 신호의 입출력이 가능하도록 하는 금속 배선(500)들을 형성하는 단계, 패시베이션층을 형성하는 단계 및 패키지하는 단계를 더 수행하여 반도체 소자를 완성한다.
이하 도 4, 도 5a 내지 도 6b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 과정을 설명한다. 도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 6a 및 도 6b에 예시되어 있는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 나타내는 공정 중간 단계 구조물들의 단면도이다. 도 6a 내지 도 6b에 도시된 부재 중 도 5a 및 도 5h에서 설명한 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고 공통되는 설명은 생략한다.
도 6a 및 도 6b를 참고하여 설명할 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 도 5a 내지 도 5h를 참고하여 설명한 제조 방법과 실질적으로 동일하나, 로직 상부 금속 전극막(250a) 및 로직 유전막용 절연막(230a)을 패터닝한 이후 하드 마스크층(270a)을 형성한다는 점에서 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법과 다르다.
도 6a를 참조하면, 도 5e의 결과물 상에 하드마스크층(270a)을 형성한다.(S60) 하드마스크막(270, hard mask)이란 비트라인의 패터닝 공정에 적용되는 것으로 예를 들어 실리콘질화막, 실리콘 산화막, 폴리실리콘막 등 또는 이들의 조합으로 형성된 막일 수 있으나 이에 제한되지 않음은 물론이다. 하드마스크층(270a)은 PVD, CVD, LPCVD(Low Pressure Chemical Vapor Deposition) 등의 방식으로 형성될 수 있으나 형성될 수 있으나, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정들에 따라 다양하게 형성될 수 있으므로 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
메모리 영역(A)의 비트라인 및 하부 금속 전극용 금속막(210a) 상에는 로직 커패시터에 사용된 유전막(230)이 존재하지 않으므로 하드마스크층(270a)을 형성하는 경우, 하드마스크층(270a)은 메모리 영역(A)의 비트라인(도 2의 290 참조) 상면 및 로직 영역(B)의 로직 상부 금속 전극(250), 로직 유전막(230) 및 로직 하부 금속 전극(도 2의 210 참조)의 상면 또는 측면에 형성될 수 있다. 즉, 하드마스크(270)가 로직 유전막(230)의 개재 없이 비트라인(290) 상에 존재하게 된다.
하드마스크층(270a)을 형성한 후, 하드 마스크층(270a) 및 비트라인 및 하부 금속 전극용 금속막(210a)을 패터닝한다(S70).
하드마스크층(270a)이 존재하므로 포토레지스트만 사용하여 패터닝하는 것에 비해 식각이 용이하며, 미세 패턴이 가능해진다. 비트라인(290)과 하부 금속 전극(210)이 동일한 금속막으로 동시에 형성되고, 유전막(230)이 비트라인(290) 상에는 형성되지 않으므로, 비트라인(290) 상에 하드마스크층(270a)을 형성하는 것이 가능해진다. 그 결과 비트라인(290)의 미세 패턴이 가능해지므로, 반도체 소자의 집적화 및 공정의 단순화를 가져온다.
이하 도 3, 도 5a 내지 도 5h 및 도 7을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 과정을 설명한다. 도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 공정을 나타내는 공정 중간 단계 구조물들의 단면도이다. 도 7에 도시된 부재 중 도 5a 및 도 5h에서 설명한 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고 공통되는 설명은 생략한다.
도 7을 참고하여 설명할 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 도 5a 내지 도 5h를 참고하여 설명한 제조 방법과 실질적으로 동일하나, 제1 금속 콘택(122a~122c) 및 비트 라인 및 하부 금속 전극용 금속막(210a)이 하나의 단계로 형성된다는 점에서 본 발명의 일 실시예에 따른 반도체 소자의 제조방법에 비해 보다 간단한 공정이 될 수 있다.
즉, 도 7에서 보듯이 반도체 기판(100)에 트랜지스터를 형성하고, 상기 트랜지스터를 덮는 제1 층간 절연막(140)을 형성한 뒤에 제1 금속 콘택, 비트라인 및 하부 금속 전극용 금속막(211)을 형성한다. 제1 금속 콘택, 비트라인 및 하부 금속 전극용 금속막(211) 상에 로직 유전막용 절연막(도 5c의 230a 참조)을 형성하는 이후 공정은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법과 동일하다.
이에 의해 반도체 소자에서 제1 금속 콘택(122a~122c) 과 비트라인(290) 및 하부 금속 전극(210)은 동일한 금속으로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 또한, 본 발명의 특징이 몇 개의 실시 예들중 단지 하나와 관련하여 설명되었지만, 이러한 특징은 다른 실시예들의 하나 이상의 특징들과 결합될 수 있다.
상기한 바와 같이 본 발명은 보다 단순한 공정으로 제조된 반도체 소자를 제공 한다. 메모리 영역의 비트라인과 로직 영역의 로직 하부 금속 전극을 동시에 형성함으로써, 종전에 금속 배선시 로직 하부 금속 전극이 형성될 때보다 금속 오염이 감소 된다.
게다가 금속 오염의 문제로 인해 사용하기 어려웠던 고유전물질을 로직 커패시터의 유전막으로 사용할 수 있으며, 메모리 영역의 비트라인 상에도 하드마스크 층을 형성할 수 있다. 그결과 반도체 소자의 전기적 특성이 향상되며, 메모리 영역의 비트라인에 미세 패터닝이 가능해진다.
Claims (23)
- 트랜지스터를 포함하고 메모리 영역과 로직 영역으로 구분되는 기판;상기 메모리 영역에서 적어도 하나의 상기 트랜지스터와 전기적으로 연결되는 비트라인; 및상기 로직 영역 상에 형성된 로직 커패시터를 포함하되,상기 로직 커패시터는 로직 하부 금속 전극, 로직 유전막 및 로직 상부 금속 전극을 포함하며, 상기 비트라인과 상기 로직 하부 금속 전극은 동일한 층간 절연막 상에 동일한 물질로 형성되는 반도체 소자.
- 제1 항에 있어서,상기 로직 유전막은 상기 메모리 영역의 상기 비트라인 상에는 존재하지 않는 반도체 소자.
- 삭제
- 제1 항에 있어서,상기 비트라인 및 상기 로직 상부 금속 전극 상에서 상기 비트라인 및 상기 로직 상부 금속 전극과 얼라인된(aligned) 하드마스크층을 더 포함하는 반도체 소 자.
- 제1 항에 있어서,상기 유전막은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 다층막인 반도체 소자.
- 제1 항에 있어서,상기 로직 상부 금속 전극은 상기 로직 유전막에 얼라인된 반도체 소자.
- 제1 항에 있어서,상기 로직 유전막은 상기 로직 하부 금속 전극보다 적은 영역으로 형성되는 반도체 소자.
- 제1 항에 있어서,상기 트랜지스터와 전기적으로 연결되는 셀 커패시터를 더 포함하되,상기 셀 커패시터는 셀 하부 금속 전극, 셀 유전막, 셀 상부 금속 전극을 포함하고 상기 셀 커패시터의 상기 셀 유전막과 상기 로직 유전막은 동일한 물질인 반도체 소자.
- 제1 항에 있어서,상기 트랜지스터와 상기 비트라인을 연결하는 비트라인용 콘택과 상기 비트라인 및 상기 로직 하부 금속 전극은 동일한 금속인 반도체 소자.
- 제1 항에 있어서,상기 비트라인 및 상기 로직 하부 금속 전극은 W 또는 TiN인 반도체 소자.
- 트랜지스터를 포함하고 메모리 영역과 로직 영역으로 구분되는 기판을 제공하고,상기 메모리 영역에서 적어도 하나의 상기 트랜지스터와 전기적으로 연결되는 비트라인과 상기 로직 영역 상에 형성된 로직 커패시터를 형성하되,상기 로직 커패시터를 형성하는 것은 로직 하부 금속, 로직 유전막, 로직 상부 금속 전극을 형성하는 것을 포함하며, 상기 비트라인과 상기 로직 하부 금속은 동일한 층간 절연막 상에 동일한 물질로 형성하는 반도체 소자 제조 방법.
- 제11 항에 있어서,상기 로직 유전막은 상기 로직 영역에만 존재하고, 상기 메모리영역에서는 존재하지 않는 반도체 소자 제조 방법.
- 삭제
- 제11 항에 있어서,상기 로직 유전막은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 다층막인 반도체 소자의 제조 방법.
- 제11 항에 있어서,상기 트랜지스터와 상기 비트라인을 연결하는 비트라인용 콘택과 상기 비트라인 및 상기 로직 하부 금속 전극은 동일한 금속인 반도체 소자의 제조 방법.
- 제11 항에 있어서,상기 비트라인 및 상기 로직 하부 금속 전극은 W 또는 TiN인 반도체 소자의 제조 방법.
- 트랜지스터를 포함하고 메모리 영역과 로직 영역으로 구분되는 기판을 제공하고,상기 기판 상에 층간 절연막을 형성하고,상기 층간 절연막 상에 비트라인 및 로직 하부 금속 전극용 금속막을 형성하고,상기 비트라인 및 로직 하부 금속 전극용 금속막 상에 로직 유전막용 절연막 을 형성하고,상기 로직 유전막용 절연막 상에 로직 상부 금속 전극용 금속막을 형성하고,상기 로직 상부 금속 전극용 금속막 및 상기 로직 유전막용 절연막을 패터닝하여 로직 상부 금속 전극 및 로직 유전막을 완성하고,상기 비트라인 및 로직 하부 금속 전극용 금속막을 패터닝하여 상기 층간 절연막을 관통하는 콘택을 통해 상기 트랜지스터와 전기적으로 연결하는 비트라인 및 상기 패터닝된 로직 유전막 아래에서 로직 하부 금속 전극을 완성하여 로직 커패시터를 완성하는 것을 포함하는 반도체 소자 제조 방법.
- 제17 항에 있어서,상기 로직 상부 금속 및 상기 로직 유전막을 패터닝하여 상기 로직 상부 금속 전극 및 상기 로직 유전막을 완성한 후,상기 로직 상부 금속 전극 및 상기 비트라인 및 로직 하부 금속 전극용 금속막 상에 하드마스크층을 형성하는 것을 더 포함하되상기 하드마스크층을 형성한 후 상기 비트라인 및 로직 하부 금속 전극용 금속막을 패터닝하는 것은 상기 하드마스크층을 패터닝하여 상기 하드마스크층이 상기 비트라인 및 상기 로직 하부 금속 전극 또는 상기 로직 상부 금속 전극에 얼라인되는 것을 포함하는 반도체 소자 제조 방법.
- 제17 항에 있어서,상기 로직 유전막은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 다층막인 반도체 소자 제조 방법.
- 제17 항에 있어서,상기 로직 상부 금속 전극과 상기 로직 유전막은 동시에 패터닝하여 상기 로직 상부 금속 전극과 상기 로직 유전막은 얼라인되는 반도체 소자 제조 방법.
- 제17 항에 있어서,상기 로직 하부 금속 전극을 완성하는 것은 상기 로직 유전막보다 넓은 영역으로 상기 로직 하부 금속 전극을 패터닝하는 것을 포함하고,상기 비트라인 및 상기 로직 커패시터를 완성한 후에, 상기 비트라인 및 로직 커패시터 상에 제2 층간 절연막을 형성하고,상기 제2 층간 절연막 내에 상기 로직 커패시터의 상기 로직 상부 금속 전극 및 상기 로직 하부 금속 전극에 각각 전기적으로 연결되는 로직 상부 금속 전극 콘택 및 로직 하부 금속 전극 콘택을 동시에 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
- 제17 항에 있어서,상기 제2 층간 절연막 상에 상기 트랜지스터와 전기적으로 연결되는 셀 커패 시터를 더 포함하되,상기 셀 커패시터는 셀 하부 금속 전극, 셀 유전막, 셀 상부 금속 전극을 포함하고 상기 셀 유전막과 상기 로직 유전막은 동일한 물질인 반도체 소자 제조 방법.
- 제22 항에 있어서,상기 셀 유전막 및 상기 로직 유전막은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Mn의 산화물이나 질화물, 이들의 조합물로 이루어진 단층막 또는 단층막의 조합으로 이루어진 다층막인 반도체 소자 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060125061A KR100843143B1 (ko) | 2006-12-08 | 2006-12-08 | 반도체 소자 및 이의 제조 방법 |
| US11/999,555 US20080135910A1 (en) | 2006-12-08 | 2007-12-06 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060125061A KR100843143B1 (ko) | 2006-12-08 | 2006-12-08 | 반도체 소자 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100843143B1 true KR100843143B1 (ko) | 2008-07-02 |
Family
ID=39496942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060125061A KR100843143B1 (ko) | 2006-12-08 | 2006-12-08 | 반도체 소자 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080135910A1 (ko) |
| KR (1) | KR100843143B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010078051A3 (en) * | 2008-12-30 | 2010-09-02 | Intel Corporation | Embedded memory cell and method of manufacturing same |
| KR20180049845A (ko) * | 2016-11-03 | 2018-05-14 | 삼성전자주식회사 | 반도체 소자 |
| KR20200117051A (ko) * | 2016-07-19 | 2020-10-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이브리드 하이-k 유전체 재료 막 스택들 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231445A (ja) * | 2008-03-21 | 2009-10-08 | Toshiba Corp | 半導体記憶装置 |
| KR101095724B1 (ko) * | 2010-02-05 | 2011-12-21 | 주식회사 하이닉스반도체 | 저장 캐패시터를 포함하는 반도체 장치 및 그의 형성 방법 |
| US9111795B2 (en) * | 2011-04-29 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor connected to memory element through oxide semiconductor film |
| US20150214480A1 (en) * | 2014-01-28 | 2015-07-30 | Winbond Electronics Corp. | Resistive random-access memory and method for fabricating the same |
| US11189538B2 (en) * | 2018-09-28 | 2021-11-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure with polyimide packaging and manufacturing method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020082547A (ko) * | 2001-04-24 | 2002-10-31 | 주식회사 하이닉스반도체 | 복합 반도체 소자의 제조방법 |
| KR20020082995A (ko) * | 2001-04-25 | 2002-11-01 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치에서의 기준전압 발생 장치 |
| KR20030002202A (ko) | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 복합 반도체 메모리소자의 제조방법 |
| KR100415537B1 (ko) * | 2001-11-03 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168285A (ja) * | 1999-12-06 | 2001-06-22 | Nec Corp | 半導体装置およびその製造方法 |
| CN100336226C (zh) * | 2001-12-14 | 2007-09-05 | 株式会社日立制作所 | 半导体器件 |
| KR100476694B1 (ko) * | 2002-11-07 | 2005-03-17 | 삼성전자주식회사 | 반도체 장치의 퓨즈 구조물 및 그 제조 방법 |
| US6713840B1 (en) * | 2003-02-27 | 2004-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-insulator-metal device structure inserted into a low k material and the method for making same |
| KR100585115B1 (ko) * | 2003-12-10 | 2006-05-30 | 삼성전자주식회사 | 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법 |
| KR100568515B1 (ko) * | 2004-12-06 | 2006-04-07 | 삼성전자주식회사 | 저항 소자를 구비한 반도체소자 및 그 제조방법 |
| KR100683492B1 (ko) * | 2005-12-28 | 2007-02-15 | 주식회사 하이닉스반도체 | 반도체소자의 콘택식각 방법 |
-
2006
- 2006-12-08 KR KR1020060125061A patent/KR100843143B1/ko not_active IP Right Cessation
-
2007
- 2007-12-06 US US11/999,555 patent/US20080135910A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020082547A (ko) * | 2001-04-24 | 2002-10-31 | 주식회사 하이닉스반도체 | 복합 반도체 소자의 제조방법 |
| KR20020082995A (ko) * | 2001-04-25 | 2002-11-01 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치에서의 기준전압 발생 장치 |
| KR20030002202A (ko) | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 복합 반도체 메모리소자의 제조방법 |
| KR100415537B1 (ko) * | 2001-11-03 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010078051A3 (en) * | 2008-12-30 | 2010-09-02 | Intel Corporation | Embedded memory cell and method of manufacturing same |
| KR20200117051A (ko) * | 2016-07-19 | 2020-10-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이브리드 하이-k 유전체 재료 막 스택들 |
| US11145683B2 (en) | 2016-07-19 | 2021-10-12 | Applied Materials, Inc. | Hybrid high-k dielectric material film stacks comprising zirconium oxide utilized in display devices |
| KR102318375B1 (ko) * | 2016-07-19 | 2021-10-26 | 어플라이드 머티어리얼스, 인코포레이티드 | 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이브리드 하이-k 유전체 재료 막 스택들 |
| KR20210132217A (ko) * | 2016-07-19 | 2021-11-03 | 어플라이드 머티어리얼스, 인코포레이티드 | 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이브리드 하이-k 유전체 재료 막 스택들 |
| KR102455485B1 (ko) * | 2016-07-19 | 2022-10-14 | 어플라이드 머티어리얼스, 인코포레이티드 | 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이브리드 하이-k 유전체 재료 막 스택들 |
| US11742362B2 (en) | 2016-07-19 | 2023-08-29 | Applied Material, Inc. | Hybrid high-k dielectric material film stacks comprising zirconium oxide utilized in display devices |
| KR20180049845A (ko) * | 2016-11-03 | 2018-05-14 | 삼성전자주식회사 | 반도체 소자 |
| KR102582423B1 (ko) * | 2016-11-03 | 2023-09-26 | 삼성전자주식회사 | 반도체 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080135910A1 (en) | 2008-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7262108B2 (en) | Methods for forming resistors for integrated circuit devices | |
| KR0146639B1 (ko) | 반도체 기억장치 및 그의 제조방법 | |
| US7052983B2 (en) | Method of manufacturing a semiconductor device having selective epitaxial silicon layer on contact pads | |
| US7273779B2 (en) | Method of forming a double-sided capacitor | |
| KR100843143B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100416608B1 (ko) | 반도체 메모리 장치 및 그의 제조방법 | |
| US20040173836A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2003188281A (ja) | 半導体装置及びその製造方法 | |
| KR20030066859A (ko) | 반도체 장치의 커패시터 및 그 제조 방법 | |
| JPH1074905A (ja) | 半導体装置の製造方法 | |
| US20020055222A1 (en) | Semiconductor memory device having self-aligned contact and fabricating method thereof | |
| JP2000340772A (ja) | Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
| JPH10242422A (ja) | 半導体記憶装置およびその製造方法 | |
| US11812601B2 (en) | Semiconductor device including an interface film | |
| US6784474B2 (en) | Semiconductor memory device and method for fabricating the same | |
| US6198122B1 (en) | Semiconductor memory and method of fabricating the same | |
| KR20010089214A (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| US20040077143A1 (en) | Semiconductor device and method for fabricating the same using damascene process | |
| US6709915B2 (en) | Methods of fabricating integrated circuit memory devices | |
| US7456455B2 (en) | Semiconductor memory device and method for fabricating the same | |
| KR100385951B1 (ko) | 다중층의 스토리지 노드 콘택 플러그를 갖는 반도체메모리 소자 및 그 제조방법 | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US20100078697A1 (en) | Semiconductor device including capacitor and method for manufacturing the same | |
| KR20030037215A (ko) | 반도체 소자 제조 방법 | |
| US20040197990A1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |