JPH0888335A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0888335A
JPH0888335A JP6224996A JP22499694A JPH0888335A JP H0888335 A JPH0888335 A JP H0888335A JP 6224996 A JP6224996 A JP 6224996A JP 22499694 A JP22499694 A JP 22499694A JP H0888335 A JPH0888335 A JP H0888335A
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JP
Japan
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memory cell
storage node
conductive layer
semiconductor substrate
bit line
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Application number
JP6224996A
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English (en)
Inventor
Takahisa Sakaemori
貴尚 栄森
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

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  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 メモリセルの容量性素子のストレージノード
における設計デザインからの消失部分を少なくでき、所
望の容量値を確保できる高集積化及び大容量化された半
導体記憶装置を得る。 【構成】 各メモリセルの容量性素子のストレージノー
ド１１０が、半導体基板１００の一主面上にビット線１
０８が形成される第２の導電層より上方に位置する第３
の導電層にて形成され、対応のメモリセルのトランジス
タ素子の他方のソース／ドレイン領域に電気的に接続さ
れ、対応のメモリセルが接続されるワード線１０７とこ
のワード線に対して対応のメモリセルのトランジスタ素
子の他方のソース／ドレイン領域側にて隣接するワード
線１０７との間に配置されるとともに対応のメモリセル
が接続されるビット線１０８上を横断して配置される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に係
わり、特にメモリセルの容量性素子としてスタックト型
キャパシタを有するＤＲＡＭ（Dynamic Random Access
Memory）に関するものである。
【０００２】
【従来の技術】ＤＲＡＭは、近年、ますます、半導体技
術の進歩、その中でも微細加工技術の進歩により、高集
積化及び大容量化が進んでいる。そして、高集積化及び
大容量化に伴い、情報（電荷）を蓄積する容量性素子
（キャパシタ）の占有面積が減少し、その結果、蓄積さ
れた記憶内容が誤って読み出されたり、あるいはα線な
どにより記憶内容が破壊されることに起因するソフトエ
ラー生じるため、容量性素子の実質的面積を増加させる
ため、容量性素子を構成する一方の電極となるストレー
ジノード及び他方の電極となるセルプレートを半導体基
板の一主面上に形成するタイプ、スタックト型キャパシ
タと呼ばれるタイプのメモリセルが提案されて来てい
る。
【０００３】図１９ないし図２１は従来の典型的なスタ
ックト型キャパシタを有するＤＲＡＭを示すものであ
り、半導体基板１の一主面に形成される複数のメモリセ
ルそれぞれは、１つのトランジスタ素子（ＭＯＳトラン
ジスタからなるトランスファゲートトランジスタ）と１
つの容量性素子（ストレージノードとセルプレートとに
よって構成されるキャパシタ）とによって構成される。
【０００４】各メモリセルのトランジスタ素子は、半導
体基板１の一主面に形成された素子間分離用絶縁膜２に
よって囲まれた半導体基板１の一主面における素子形成
領域（活性領域）に形成された一対のソース／ドレイン
領域３及び４と、これら一対のソース・ドレイン領域に
挟まれたチャネル上にゲート酸化膜を介して形成された
対応のワード線５の一部にて構成されるゲート電極とに
よって構成されている。各ワード線５は互いに並行に配
置されるとともに、対応の複数のメモリセル、つまり同
じ行に設けられるメモリセルのトランジスタ素子のゲー
ト電極と電気的に接続、つまり、物理的に一体的に形成
されているものである。
【０００５】各メモリセルの容量性素子は、対応のトラ
ンジスタ素子の他方のソース・ドレイン領域４と電気的
に接続され、対応のトランジスタ素子のゲート電極上か
ら素子間分離用絶縁膜２上に位置する隣接のワード線上
まで延在して形成されたストレージノード６と、このス
トレージノード６の表面上に誘電体膜８を介して対向配
置されたセルプレート７とによって構成されている。セ
ルプレート７はメモリセルのトランジスタ素子の一方の
ソース／ドレイン領域３上に開口部７ａが形成された平
板状に形成されているものである。
【０００６】各ビット線９はワード線５と直交し、か
つ、互いに並行に配置されるとともに、対応の複数のメ
モリセル、つまり同じ列に設けられるメモリセルのトラ
ンジスタ素子の一方のソース／ドレイン領域３と電気的
に接続され、上記セルプレート７上に層間絶縁層１０を
介して形成されている。なお、１１はビット線上に形成
された層間絶縁層である。
【０００７】このように構成されたＤＲＡＭの特徴は、
メモリセルの容量性素子が、対応のトランジスタ素子の
ゲート電極上及び隣接のワード線上まで延在して形成し
ていることにより、各メモリセルの平面的占有面積が小
さくとも、容量性素子の電極間対向面積を増加させ、容
量値を増加させている点にある。
【０００８】一方、さらなる高集積化に伴う素子の微細
化が進むにつれ、メモリセルの容量性素子を構成するス
トレージノードをビット線の上層に配置し、容量性素子
の電極間対向面積を増加させ、容量値を増加させるもの
が提案されている（例えば、「1990 Symposium on VLSI
Technology P.13」または特開平5-29579 号公報）。
【０００９】図２２ないし図２６は、このような考え方
に基づいて提案されるＤＲＡＭを示すものである。半導
体基板１００の一主面に形成される複数のメモリセルそ
れぞれは、１つのトランジスタ素子（ＭＯＳトランジス
タからなるトランスファゲートトランジスタ）と１つの
容量性素子（ストレージノードとセルプレートとによっ
て構成されるキャパシタ）とによって構成される。
【００１０】各メモリセルのトランジスタ素子は、半導
体基板１００の一主面に形成された素子間分離用絶縁膜
１０１によって囲まれた半導体基板１００の一主面にお
ける素子形成領域（活性領域）１０２（図２２にて一点
鎖線にて囲まれた図示斜めに形成された領域）に形成さ
れた一対のソース／ドレイン領域１０３及び１０４と、
これら一対のソース・ドレイン領域１０３及び１０４に
挟まれたチャネル１０５上にゲート酸化膜１０６を介し
て形成された対応のワード線１０７の一部にて構成され
るゲート電極とによって構成されている。各ワード線１
０７は半導体基板１００の一主面上に第１の導電層にて
形成され、互いに並行に配置されるとともに、対応の複
数のメモリセル、つまり回路構成上同じ行に設けられる
メモリセルのトランジスタ素子のゲート電極と電気的に
接続、つまり、物理的に一体的に形成されているもので
ある。
【００１１】各ビット線１０８は半導体基板１００の一
主面上にワード線１０７を形成するための第１の導電層
より上方に位置する第２の導電層にて形成され、ワード
線１０７と直交し、かつ、互いに並行に配置されるとと
もに、対応の複数のメモリセル、つまり回路構成上同じ
列に設けられるメモリセルのトランジスタ素子の一方の
ソース／ドレイン領域１０３と電気的に接続され、上記
ワード線１０７上に層間絶縁層１０９を介して形成され
ている。
【００１２】各メモリセルの容量性素子は、対応のトラ
ンジスタ素子の他方のソース／ドレイン領域１０４と電
気的に接続されるストレージノード１１０と、このスト
レージノード１１０の表面上に誘電体膜１１２を介して
対向配置されたセルプレート１１１とによって構成され
ている。各ストレージノード１１０は、半導体基板１０
０の一主面上にビット線１０８が形成される第２の導電
層より上方に層間絶縁層１１３を介して位置する第３の
導電層にて形成され、対応のメモリセルのトランジスタ
素子の他方のソース／ドレイン領域１０４に電気的に接
続され、対応のメモリセルが接続されるビット線とこの
ビット線に対して対応のメモリセルのトランジスタ素子
の他方のソース／ドレイン領域１０４側にて隣接するビ
ット線との間に配置されるとともに対応のメモリセルが
接続されるワード線上を横断して配置されている。セル
プレート１１１は平板状に形成されているものである。
【００１３】なお、図２２において、１１４（黒丸にて
示される）はメモリセルのトランジスタ素子の一方のソ
ース／ドレイン領域１０３とビット線１０８との電気的
接続部分を示すビット線コンタクト、１１５（白丸にて
示す）はメモリセルのトランジスタ素子の一方のソース
／ドレイン領域１０４とメモリセルの容量性素子のスト
レージノード１１０との電気的接続部分を示すストレー
ジノードコンタクトである。また、図２２において、ス
トレージノード１１０の周囲を黒く塗り潰して示す部分
（符号１１６にて示す）は、ストレージノード１１０の
設計デザインから実際の仕上がりとして消失した消失部
分を示し、消失部分１１６の外周がストレージノード１
１０の設計デザインを示し、内周が実際に仕上がったス
トレージノード１１０の外周を示している。
【００１４】
【発明が解決しようとする課題】上記のように構成され
たＤＲＡＭにおいては、メモリセルの容量性素子のスト
レージノード１１０をビット線１０８の上の層にて形成
した構成としたため、ストレージノード１１０とセルプ
レート１１１との対向面積を大きくとれ、容量値を大き
くとれるものの、メモリセルを最も高い密度で配列する
ために、ワード線１０７とビット線１０８のそれぞれの
配列ピッチをほぼ等しくして設計した場合、次のような
問題が生じた。
【００１５】すなわち、ストレージノード１１０を隣接
した２本のビット線１０８間の谷間に形成するため、ス
トレージノード１１０の長辺が層間絶縁層１１３の斜面
に位置する設計になる。そのため、ストレージノード１
１０形成のためのレジストパターンを形成するための露
光の際に、図２７ないし図２９に示すように、層間絶縁
層１１３の斜面からの反射光によって設計デザインより
内側にも露光され、レジストパターンが細ってしまい、
その結果、ストレージノード１１０の実際の仕上がり
は、長辺部にて設計デザインからの消失部分が生じてし
まう。したがって、容量性素子として設計デザインより
も小さな容量値しか得られず、容量性素子の蓄積電荷保
持時間等のＤＲＡＭとしての特性劣化につながるととも
に、ソフトエラー特性も劣化するという問題を生じるも
のであった。
【００１６】なお、図２７は、ストレージノード１１０
形成のためのレジストパターンを形成するための露光を
示したものであり、具体的には、ビット線１０８上の層
間絶縁層１１６上全面にストレージノード１１０を形成
するための第３の導電層１１０ａを形成し、この第３の
導電層１１０ａ上にレジスト１１７ａを塗布し、このレ
ジスト１１７ａに対してストレージノード用マスク１１
８を用いてレジスト１１７ａに光を照射している状態を
示しているものである。ストレージノード用マスク１１
８は、ストレージノード１１０を形成するための光を通
さない遮光部分１１８ａとその他の透光部分１１８ｂと
を有しているものである。レジスト１１７ａはポジ型の
フォトレジストである。また、レジスト１１７ａにおけ
る斜線にて示す部分はマスク１１８の透光部分１１８ｂ
を通過した光によって露光された部分を示し、レジスト
１１７ａにおける格子状の斜線にて示す部分はビット線
１０８によって生じた層間絶縁層１１３の斜面からの反
射光１１９ａによって露光された部分を示している。
【００１７】図２８はレジスト１１７ａを現像してレジ
ストパターン１１７を得た状態を示しているものであ
り、マスク１１８の透光部分１１８ｂを通過した光及び
層間絶縁層１１３の斜面からの反射光１１９によって露
光された部分が取り除かれた状態を示しており、ストレ
ージノード１１０を形成するために残されたレジスト１
１７はマスク１１８の遮光部分１１８ａの幅より細って
いるものである。
【００１８】図２９はレジストパターン１１７に基づい
て第３の導電層１１０ａをエッチングしてストレージノ
ード１１０を得た状態を示しているものであり、ストレ
ージノードの幅はレジストパターン１１７の幅とほぼ一
致しているものの、レジスト１１７はマスク１１８の遮
光部分１１８ａの幅より細っているものである。また、
ストレージノード１１０の短辺部の実際の仕上がりは、
設計デザインからの消失部分が生じるが、これは、レジ
スト１１７ａからレジストパターン１１７を得る際に、
矩形の短辺側端部での光の回析効果の強度が強いことに
起因しているものである。
【００１９】次に、ストレージノード１１０の実際の仕
上がりにおいて、設計デザインからの消失部分が具体的
にどの程度のものであったかについて図３０を用いて説
明を加える。この図３０に示されたものは、デザインル
ールが０．２５μで設計し、ワード線１０７及びビット
線１０８の幅を０．２５μｍ、基本ピッチ（ワード線１
０７間の間隔及びビット線１０８間の間隔）を０．６μ
ｍ、ストレージノード１１０の設計デザインを０．３５
μｍ（短辺の長さ）×０．９５μｍ（長辺の長さ）とし
たものである。この場合、ストレージノード１１０の短
辺部の縮みｘ及び長辺部の縮みｙは、０．０２〜０．０
５μｍ以上（ｘ＞ｙ≧０．０２〜０．０５μｍ）であ
り、消失部分１１６の面積は設計デザインの面積に対し
て２０％以上であった。
【００２０】ところで、上記のように構成されたＤＲＡ
Ｍにおいて、ストレージノード１１０の長辺部分での消
失を防ぐために、つまり、ストレージノード１１０の長
辺部分が層間絶縁層１１３の斜面からの反射光１１９に
よって影響を受けないように、ストレージノード１１０
の長辺をビット線１０８上にのり上げるように設計デザ
インとすることも考えられる。しかるに、デザインルー
ルが０．２５μで設計した場合、隣接するストレージノ
ード１１０の長辺間に位置するレジストパターン１１７
の間隔がビット線幅より狭くなり、隣接するストレージ
ノード１１０の長辺間に位置するレジスト１１７ａに対
して解像できず、つながってしまい、結果として隣接す
るストレージノード１１０の長辺間がつながってしまう
という問題が生じるものであった。
【００２１】この発明は、上記した点に鑑みてなされた
ものであり、高集積化及び大容量化を図っても、メモリ
セルの容量性素子のストレージノードにおける設計デザ
インからの消失部分を少なくでき、所望の容量値を確保
できる高集積化及び大容量化された半導体記憶装置を得
ることを目的とするものである。
【００２２】
【課題を解決するための手段】この発明の第１の発明に
係わる半導体記憶装置は、１つのトランジスタ素子と１
つの容量性素子とからなるメモリセルを複数有したもの
において、各メモリセルの容量性素子のストレージノー
ドが、半導体基板の一主面上にビット線を形成する第２
の導電層より上方に位置する第３の導電層にて形成さ
れ、対応のメモリセルのトランジスタ素子の他方のソー
ス／ドレイン領域に電気的に接続され、隣接する２本の
ワード線間に、長辺がワード線と並行に、短辺がビット
線と並行に配置されるとともにビット線上を横断して配
置されるものとしたものである。
【００２３】この発明の第２の発明に係わる半導体記憶
装置は、１つのトランジスタ素子と１つの容量性素子と
からなるメモリセルを複数有したものにおいて、各メモ
リセルの容量性素子のストレージノードが、半導体基板
の一主面上にビット線を形成する第２の導電層より上方
に位置する第３の導電層にて形成され、対応のメモリセ
ルのトランジスタ素子の他方のソース／ドレイン領域に
電気的に接続され、対応のメモリセルが接続されるワー
ド線とこのワード線に対して対応のメモリセルのトラン
ジスタ素子の他方のソース／ドレイン領域側にて隣接す
るワード線との間に配置されるとともに対応のメモリセ
ルが接続されるビット線上を横断して配置されるものと
したものである。
【００２４】この発明の第３の発明に係わる半導体記憶
装置は、さらに、メモリセルの容量性素子の一方の電極
を構成するストレージノードの短辺部が対応のメモリセ
ルが接続されるビット線と隣接するビット線の上にのり
上げているものとしたものである。
【００２５】この発明の第４の発明に係わる半導体記憶
装置の製造方法は、１つのトランジスタ素子と１つの容
量性素子とからなるメモリセルを複数有したものにおい
て、各メモリセルの容量性素子の一方の電極を構成する
ストレージノードの製造方法が、メモリセルのトランジ
スタ素子の他方のソース／ドレイン領域に電気的に接続
される第３の導電層を、ビット線の上方に層間絶縁層を
介して形成する工程と、第３の導電層上にフォトレジス
ト層を形成する工程と、フォトレジスト層を、各ストレ
ージノードに対応して、対応のメモリセルが接続される
ワード線とこのワード線に対して対応のメモリセルのト
ランジスタ素子の他方のソース／ドレイン領域側にて隣
接するワード線との間に位置し、対応のメモリセルのト
ランジスタ素子の他方のソース／ドレイン領域に電気的
に接続される第３の導電層の接続部分から、対応のメモ
リセルが接続されるビット線上を横断しかつこのビット
線に隣接するビット線の上にのり上げて延在する第３の
導電層の部分に対応する遮光部分を有するマスクを用い
て露光する工程と、露光されたフォトレジスト層を現像
して露光されていない部分を残したレジストパターンを
形成する工程と、レジストパターンを用いて第３の導電
層をエッチングしてストレージノードを形成する工程と
を有するものとしたものである。
【００２６】
【作用】この発明の第１の発明においては、メモリセル
の容量性素子のストレージノードがビット線の上の層に
て形成され、ストレージノードとセルプレートとの対向
面積を大きくとれ、さらに、ストレージノードの長辺部
がワード線と並行に配置され、ストレージノードにおけ
る設計デザインからの消失部分を少なくなさしめる。
【００２７】この発明の第２の発明においては、メモリ
セルの容量性素子のストレージノードがビット線の上の
層にて形成され、ストレージノードとセルプレートとの
対向面積を大きくとれ、さらに、ストレージノードが対
応のメモリセルが接続されるワード線とこのワード線に
対して対応のメモリセルのトランジスタ素子の他方のソ
ース／ドレイン領域側にて隣接するワード線との間に配
置されるとともに対応のメモリセルが接続されるビット
線上を横断して配置され、ストレージノードにおける設
計デザインからの消失部分を少なくなさしめる。
【００２８】この発明の第３の発明においては、さら
に、ストレージノードの短辺部が対応のメモリセルが接
続されるビット線と隣接するビット線の上にのり上げ、
容量値を増加せしめる。
【００２９】この発明の第４の発明においては、ストレ
ージノードを形成するためのフォトレジスト層を、各ス
トレージノードに対応して、対応のメモリセルが接続さ
れるワード線とこのワード線に対して対応のメモリセル
のトランジスタ素子の他方のソース／ドレイン領域側に
て隣接するワード線との間に位置し、対応のメモリセル
のトランジスタ素子の他方のソース／ドレイン領域に電
気的に接続される第３の導電層の接続部分から、対応の
メモリセルが接続されるビット線上を横断しかつこのビ
ット線に隣接するビット線の上にのり上げて延在する第
３の導電層の部分に対応する遮光部分を有するマスクを
用いて露光し、ストレージノードにおける設計デザイン
からの消失部分を少なくなさしめる。
【００３０】
【実施例】
実施例１．以下に、この発明の実施例１を図１ないし図
５を用いて説明する。図において、１００は例えばＰ型
のシリコン基板からなる半導体基板、１０１はこの半導
体基板１００の一主面に形成されたシリコン酸化膜から
なる素子間分離用絶縁膜で、上記半導体基板１００の一
主面における素子形成領域（活性領域）１０２（図１に
て一点鎖線にて囲まれた図示斜めに形成された領域）を
囲うように形成され、各素子形成領域１０２間に形成さ
れるトランジスタ素子を電気的に絶縁するためのもので
ある。
【００３１】１０３及び１０４は半導体基板１００の各
素子形成領域１０２に形成されたメモリセルのトランジ
スタ素子の一対のソース／ドレイン領域で、例えば、Ｎ
型の不純物がイオン注入されることによって形成された
Ｎ型の拡散領域によって構成され、また、一方のソース
／ドレイン領域１０３は２つのメモリセルのトランジス
タ素子の一方のソース／ドレイン領域を兼用しているも
のである。なお、これら一対のソース／ドレイン領域１
０３及び１０４は半導体基板１００の一主面に形成され
たウェル領域に形成されたものであっても良い。
【００３２】１０７は上記半導体基板１００の一主面上
に、ポリシリコン、タングステンシリサイド（ＷＳi）
またはチタンシリサイド（ＴiＳi2）などの金属（高融
点金属）シリサイド、あるいはタングステン（Ｗ）また
はアルミニウム（Ａｌ）などの金属等のいずれかの層か
らなる第１の導電層にて形成され、それぞれが互いに並
行に配置されるとともに、対応の複数のメモリセル（つ
まり回路構成上同じ行に設けられるメモリセル）のトラ
ンジスタ素子のゲート電極と電気的に接続される（つま
り、物理的に一体的に形成されているのトランジスタ素
子のゲート電極を含む）複数のワード線で、ゲート電極
部分は対応のトランジスタ素子の一対のソース／ドレイ
ン領域１０３及び１０４に挟まれたチャネル１０５上に
ゲート酸化膜１０６を介して形成されたものであり、こ
のゲート電極と一対のソース／ドレイン領域１０３及び
１０４とによってメモリセルの１つのトランジスタ素子
（ＭＯＳトランジスタからなるトランスファゲートトラ
ンジスタ）を構成しているものである。
【００３３】１０８は上記半導体基板の一主面上に上記
ワード線１０７を形成するための第１の導電層より上方
に位置する、ポリシリコン、タングステンシリサイド
（ＷＳi）またはチタンシリサイド（ＴiＳi2）などの金
属（高融点金属）シリサイド、あるいはタングステン
（Ｗ）またはアルミニウム（Ａｌ）などの金属等のいず
れかの層からなる第２の導電層にて形成され、それぞれ
が、互いに並行に配置されるとともに上記ワード線１０
７と交差、この実施例１においては直交して配置される
とともに、対応の複数のメモリセル（つまり回路構成上
同じ列に設けられるメモリセル）のトランジスタ素子の
一方のソース／ドレイン領域１０３にビット線コンタク
ト１１４（図１において、黒丸にて示す）にて電気的に
接続され、上記ワード線１０７上に層間絶縁層１０９を
介して形成されている複数のビット線である。
【００３４】１１０は上記半導体基板１００の一主面上
にビット線１０８が形成される第２の導電層より上方に
層間絶縁層１１３を介して位置する、ポリシリコン、あ
るいはタングステン（Ｗ）、白金（Ｐｔ）またはアルミ
ニウム（Ａｌ）などの金属等のいずれかの層からなる第
３の導電層にて形成され、それぞれが、対応のメモリセ
ルのトランジスタ素子の他方のソース／ドレイン領域１
０４にストレージノードコンタクト１１５（図１におい
て、白丸にて示す）にて電気的に接続され、隣接する２
本のワード線１０７間、この実施例１においては対応の
メモリセルが接続されるワード線１０７とこのワード線
１０７に対して対応のメモリセルのトランジスタ素子の
他方のソース／ドレイン領域１０４側にて隣接するワー
ド線１０７との間に、長辺がワード線１０７と並行に、
短辺がビット線１０８と並行に配置されるとともにビッ
ト線１０８上、この実施例１においては対応のメモリセ
ルが接続されるビット線１０８上を横断して配置される
ストレージノードである。
【００３５】１１１は上記各ストレージノード１１０の
表面上に誘電体膜１１２を介して対向配置され、ポリシ
リコン、あるいはタングステン（Ｗ）、白金（Ｐｔ）ま
たはアルミニウム（Ａｌ）などの金属等のいずれかの層
からなる平板状のセルプレートで、上記各ストレージノ
ード１１０とでメモリセルの１つの容量性素子（キャパ
シタ）を構成しているものである。上記誘電体膜１１２
はシリコン酸化膜／シリコン窒化膜（ＳiＯ2 ／ＳiＮ）
複合膜、あるいはＰＺＴ膜またはＢＳＴ膜などの高誘電
率膜等のいずれかの膜によって構成されている。１１７
は上記素子間分離用絶縁膜１０２の直下に上記半導体基
板１００と同一導電型の不純物がイオン注入によって形
成されたチャネルストッパ領域である。
【００３６】なお、図１において、ストレージノード１
１０の短辺部周囲を黒く塗り潰して示す部分（符号１１
６にて示す）は、ストレージノード１１０の設計デザイ
ンから実際の仕上がりとして消失した消失部分を示し、
消失部分１１６の外辺がストレージノード１１０の短辺
部分の設計デザインを示し、消失部分１１６の内辺が実
際に仕上がったストレージノード１１０の短辺部分の外
辺を示している。
【００３７】次に、このように構成されたＤＲＡＭの各
メモリセルの容量性素子の一方の電極を構成するストレ
ージノードの製造方法について説明する。まず、ビット
線１０８上の層間絶縁層１１６上全面にストレージノー
ド１１０を形成するための第３の導電層を形成する。こ
の第３の導電層はストレージノードコンタクト１１５に
て層間絶縁層１１６及び１０９に設けられたコンタクト
ホールを介してメモリセルのトランジスタ素子の他方の
ソース／ドレイン領域１０４に電気的に接続されてい
る。なお、層間絶縁層１１６及び１０９に設けられたコ
ンタクトホール内に金属等の導電体を埋め込んだ後、層
間絶縁層１１６上全面に導電層を形成して第３の導電層
を形成するものであっても良い。
【００３８】次に、第３の導電層上にポジ型のフォトレ
ジストを塗布し、塗布、形成されたフォトレジスト層に
対してストレージノード用マスクを用いて光を照射し、
フォトレジスト層を露光する。ストレージノード用マス
クは、ストレージノード１１０を形成するための光を通
さない遮光部分とその他の透光部分とを有しているもの
である。そして、ストレージノード用マスクの各遮光部
分の設計デザインは、フォトレジスト層における光の未
照射部分が各ストレージノード１１０に対応して、対応
のメモリセルが接続されるワード線１０７とこのワード
線に対して対応のメモリセルのトランジスタ素子の他方
のソース／ドレイン領域１０４側にて隣接するワード線
１０７との間に位置し、対応のメモリセルのトランジス
タ素子の他方のソース／ドレイン領域１０４に電気的に
接続される第３の導電層の接続部分（ストレージノード
コンタクト１１５）から、対応のメモリセルが接続され
るビット線１０８上を横断しかつこのビット線に隣接す
る２本のビット線１０８の間に位置するように、つま
り、短辺が隣接する２本のワード線の間隔に、長辺が対
応のメモリセルが接続されるビット線１０８に隣接する
２本のビット線１０８の間隔に基づいた矩形にされてい
るものである。
【００３９】この時、ストレージノード１１０の長辺が
位置するところが、ワード線１０７の辺上に位置するよ
うにフォトレジスト層に対して光が照射される。ワード
線１０７とストレージノード１１０との間には、ビット
線１０８とワード線１０７との間に設けられた層間絶縁
層１０９とワード線とストレージノード１１０との間に
設けられた層間絶縁層１１３とが存在するため、ワード
線１０７の辺上にワード線１０７と直交する方向に傾斜
する段差、つまり斜面がなく、２本のワード線１０８間
に谷間は存在せず、ワード線１０７と直交する方向に略
平坦面となっているものである。
【００４０】したがって、フォトレジスト層において、
ストレージノード１１０の長辺が位置するところが従来
例で説明したような反射光によって設計デザインより内
側まで露光されることはなく、略設計デザインどおりの
露光である。また、ストレージノード１１０の短辺が位
置するフォトレジスト層においては、短辺側端部での光
の回析効果の強度が強いことに起因して設計デザインよ
り内側まで露光されることになる。
【００４１】次に、露光されたフォトレジスト層を現像
して露光されていない部分を残したレジストパターンを
形成する。この時、マスク１１８の透光部分１１８ｂを
通過した光によって露光された部分及び短辺側端部での
光の回析効果によって露光された部分が取り除かれ、ス
トレージノード１１０に相当する部分のレジストパター
ンは、長辺が略設計デザインどおりに、短辺が設計デザ
インより内側に後退した楕円状になっている。
【００４２】その後、レジストパターンを用いてストレ
ージノード１１０を形成するための第３の導電層をエッ
チングしてストレージノード１１０を形成する。この
時、ストレージノード１１０の形状は、レジストパター
ンの形状とほぼ一致しているものである。以後、レジス
トパターンを除去し、メモリセルの容量性素子の誘電体
膜１１２及びセルプレート１１３を形成する。
【００４３】次に、ストレージノード１１０の実際の仕
上がりにおいて、設計デザインからの消失部分が具体的
にどの程度のものであったかについて図６を用いて説明
を加える。この図６に示されたものは、デザインルール
が０．２５μで設計し、ワード線１０７及びビット線１
０８の幅を０．２５μｍ、基本ピッチ（ワード線１０７
間の間隔及びビット線１０８間の間隔）を０．６μｍ、
ストレージノード１１０の設計デザインを０．３５μｍ
（短辺の長さ）×０．９５μｍ（長辺の長さ）としたも
のである。この場合、ストレージノード１１０の長辺部
の縮みはほとんどなく、ストレージノード１１０の短辺
部の縮みｘが、上記従来例で説明したものとほぼ同様に
０．０２〜０．０５μｍ以上であった。
【００４４】この図６と提案例として示した図３０とを
比較すれば明らかな如く、この実施例１のもののストレ
ージノード１１０は、その長辺部での消失部分がほとん
どなく、同じデザインルールで設計した場合、実施例１
のストレージノード１１０の表面積が提案例のストレー
ジノード１１０の表面積より大きいものである。その結
果、高集積化及び大容量化を図っても、メモリセルの容
量性素子のストレージノードにおける設計デザインから
の消失部分を少なくでき、所望の容量値を確保できる高
集積化及び大容量化された半導体記憶装置を得られたも
のである。
【００４５】実施例２．図７及び図８はこの発明の実施
例２を示すものであり、上記した実施例１のものに対し
て、メモリセルの容量性素子のストレージノード１１０
の短辺部が対応のメモリセルが接続されるビット線１０
８と隣接するビット線１０８の上にのり上げている構成
にしたものである。それ以外の構成については上記した
実施例１と同様である。実施例１に示した図１のII−II
断面図（図２）、III −III 断面図（図３）、Ｖ−Ｖ断
面図（図５）に相当するものはこの実施例２においても
同様の構成になっている。
【００４６】また、ストレージノードの製造に際して、
上記した実施例１のものに対して、ストレージノード用
マスクの各遮光部分の設計デザインを次のようにしたも
のである。つまり、フォトレジスト層における光の未照
射部分が各ストレージノード１１０に対応して、対応の
メモリセルが接続されるワード線１０７とこのワード線
に対して対応のメモリセルのトランジスタ素子の他方の
ソース／ドレイン領域１０４側にて隣接するワード線１
０７との間に位置し、対応のメモリセルのトランジスタ
素子の他方のソース／ドレイン領域１０４に電気的に接
続される第３の導電層の接続部分（ストレージノードコ
ンタクト１１５）から、対応のメモリセルが接続される
ビット線１０８上を横断しかつこのビット線に隣接する
２本のビット線１０８の上にのり上げたところまで位置
するように、つまり、短辺が隣接する２本のワード線の
間隔に、長辺が対応のメモリセルが接続されるビット線
１０８に隣接する２本のビット線１０８の間隔を越えた
値に基づいた矩形にされているものである。
【００４７】このように構成されたＤＲＡＭにおいて、
デザインルール０．２５μｍで設計し、ストレージノー
ド１１０のビット線１０８ののり上げる長さを０．０２
μｍ、隣接するストレージノード１１０の短辺間の間隔
を０．２１μｍの設計デザインにした場合、図９に示す
ような実際の仕上がりのストレージノード１１０が得ら
れ、この図９と上記実施例１における図６とを比較すれ
ば明らかな如く、長辺に沿った長さが長くなった分だけ
容量性素子の容量値が実施例１のものに対して大きくな
っているものである。
【００４８】なお、この実施例２において、ストレージ
ノード１１０の短辺が近接する２つのストレージノード
１１０の短辺間に相当する設計デザインは、デザインル
ール（図９に示したものにあっては０．２５μｍ）より
狭くなるものの、２つのストレージノード１１０が短辺
間でつながることなく、確実に形成できた。確実に形成
できた理由は次のことによるものと考えられる。
【００４９】すなわち、ストレージノード１１０をエッ
チングするためのレジスト膜を、光を用いたリソグラフ
ィによって長方形のパターンを残存させようとした場
合、残存させようとする長方形の端部が光の回析効果、
光の強度、レジスト膜の感光特性等によって内側に後退
し、楕円状に形成されることになる。そのため、短辺が
近接する長方形の短辺間の間隔が設計デザインより短く
とも、長方形のパターンの短辺間がつながることなくレ
ジスト膜を解像できることになる。この確実に解像でき
たレジストパターンを用いて第３の導電層をエッチング
してストレージノード１１０を得ているので、２つのス
トレージノード１１０が短辺間でつながることなく、確
実に形成できることになる。
【００５０】実施例３．図１０ないし図１３はこの発明
の実施例３を示すものであり、この実施例３は、上記し
た実施例１のものが、各素子形成領域１０２間を電気的
に絶縁するために、半導体基板１００の一主面に形成さ
れたシリコン酸化膜からなる素子間分離用絶縁膜で行っ
ているのに対して、半導体基板１００の一主面上にワー
ド線を形成するための第１の導電層より下方に位置する
第４の導電層にて形成され、各素子形成領域１０２を囲
って形成されるとともに、所定電位が印加される素子間
分離用導電層１１８によって構成した点、つまり、フィ
ールドシールドを用いた点が異なるだけでその他の点に
おいては同じものである。
【００５１】このように構成されたＤＲＡＭにおいて
も、上記した実施例１と同様な効果を奏する他、大集積
化されるＤＲＡＭにおいて、フィールドシールドによる
段差及び端部が急峻になったものにあっても、ストレー
ジノード１１０の表面積の消失部分の削減が図れるとい
う効果を有するものである。なお、実施例２に示したも
のに対して、この実施例３にて示したフィールドシール
ドを適用しても良いものである。
【００５２】実施例４．図１４はこの発明の実施例４を
示すものであり、この実施例４は、上記した実施例１の
ものに対して、ストレージノード１１０の表面を粗面１
１０ａにして、容量値を増大させたものであり、それ以
外の構成については上記した実施例１と同様である。ス
トレージノード１１０の表面における粗面１１０は、例
えば「Japanese Journal of Applied Physics Vol.29,
No.12, December, 1990, pp.L2345-L2348」に示された
方法によって形成されるものであり、この方法によって
ストレージノード１１０の表面を粗面１１０ａにしたと
ころ、実施例１に示したものに対してストレージノード
１１０の表面積は１．５〜２倍に増大した。
【００５３】実施例５．図１５ないし図１８はこの発明
の実施例５を示すものであり、この実施例５は、上記し
た実施例２のものに対して、ストレージノード１１０を
さらに半導体基板１００の一主面に対して垂直方向に延
在する筒状部１１０ｂを有しているものとしたものであ
り、それ以外の構成については上記した実施例２と同様
である。
【００５４】このストレージノード１１０の筒状部１１
０ｂにおける短辺部に位置する立壁は、対応のメモリセ
ルが接続されるビット線１０８と隣接するビット線１０
８の上にのり上げている構成、つまり、ビット線１０８
の直上に位置して設けられているものである。また、こ
のストレージノード１１０の筒状部１１０ｂは、例え
ば、「三菱電機技報・Ｖol. ６３・Ｎo.１１・１９８
９、Ｐ１７〜Ｐ２２」に示された方法によって形成され
るものである。このように構成された実施例５のものに
あっても、上記に示した実施例２と同様の効果を奏する
他、さらにメモリセルの容量性素子の容量値を増大させ
ることができるという効果を有するものである。
【００５５】なお、上記実施例１〜５において、ワード
線１０７の低抵抗化を図るため、セルプレート１１１上
に層間絶縁層を介してワード線１０７と平行に上部配線
を設け、上部配線とワード線１０７とを電気的に接続し
たものでも良い。
【００５６】
【発明の効果】この発明の第１の発明は、１つのトラン
ジスタ素子と１つの容量性素子とからなるメモリセルを
複数有したものにおいて、各メモリセルの容量性素子の
ストレージノードが、半導体基板の一主面上にビット線
を形成する第２の導電層より上方に位置する第３の導電
層にて形成され、対応のメモリセルのトランジスタ素子
の他方のソース／ドレイン領域に電気的に接続され、隣
接する２本のワード線間に、長辺がワード線と並行に、
短辺がビット線と並行に配置されるとともにビット線上
を横断して配置されるものとしたので、高集積化及び大
容量化に適し、かつ高集積化及び大容量化を図っても、
メモリセルの容量性素子のストレージノードにおける設
計デザインからの消失部分を少なくでき、所望の容量値
を確保できるという効果を有する。
【００５７】この発明の第２の発明は、１つのトランジ
スタ素子と１つの容量性素子とからなるメモリセルを複
数有したものにおいて、各メモリセルの容量性素子のス
トレージノードが、半導体基板の一主面上にビット線を
形成する第２の導電層より上方に位置する第３の導電層
にて形成され、対応のメモリセルのトランジスタ素子の
他方のソース／ドレイン領域に電気的に接続され、対応
のメモリセルが接続されるワード線とこのワード線に対
して対応のメモリセルのトランジスタ素子の他方のソー
ス／ドレイン領域側にて隣接するワード線との間に配置
されるとともに対応のメモリセルが接続されるビット線
上を横断して配置されるものとしたので、高集積化及び
大容量化に適し、かつ高集積化及び大容量化を図って
も、メモリセルの容量性素子のストレージノードにおけ
る設計デザインからの消失部分を少なくでき、所望の容
量値を確保できるという効果を有する。
【００５８】この発明の第３の発明は、さらに、メモリ
セルの容量性素子の一方の電極を構成するストレージノ
ードの短辺部が対応のメモリセルが接続されるビット線
と隣接するビット線の上にのり上げたものとしたので、
メモリセルの容量性素子の容量値の増大を図れるという
効果を有する。
【００５９】この発明の第４の発明は、１つのトランジ
スタ素子と１つの容量性素子とからなるメモリセルを複
数有したものにおいて、各メモリセルの容量性素子の一
方の電極を構成するストレージノードの製造方法が、メ
モリセルのトランジスタ素子の他方のソース／ドレイン
領域に電気的に接続される第３の導電層を、ビット線上
に層間絶縁層を介して形成する工程と、第３の導電層上
にフォトレジスト層を形成する工程と、フォトレジスト
層を、各ストレージノードに対応して、対応のメモリセ
ルが接続されるワード線とこのワード線に対して対応の
メモリセルのトランジスタ素子の他方のソース／ドレイ
ン領域側にて隣接するワード線との間に位置し、対応の
メモリセルのトランジスタ素子の他方のソース／ドレイ
ン領域に電気的に接続される第３の導電層の接続部分か
ら、対応のメモリセルが接続されるビット線上を横断し
かつこのビット線に隣接するビット線の上にのり上げて
延在する第３の導電層の部分に対応する遮光部分を有す
るマスクを用いて露光する工程と、露光されたフォトレ
ジスト層を現像して露光されていない部分を残したレジ
ストパターンを形成する工程と、レジストパターンを用
いて第３の導電層をエッチングしてストレージノードを
形成する工程とを有するものとしたので、高集積化及び
大容量化に適し、かつ高集積化及び大容量化を図って
も、メモリセルの容量性素子のストレージノードにおけ
る設計デザインからの消失部分を少なくでき、所望の容
量値を確保できるという効果を有する。
【図面の簡単な説明】
【図１】 この発明の実施例１を示すストレージノード
１１０を最上部にした透視平面図。
【図２】 この発明の実施例１を示す図１のII−II断面
図。
【図３】 この発明の実施例１を示す図１のIII −III
断面図。
【図４】 この発明の実施例１を示す図１のIV−IV断面
図。
【図５】 この発明の実施例１を示す図１のＶ−Ｖ断面
図。
【図６】 この発明の実施例１のストレージノード１１
０を示す拡大平面図。
【図７】 この発明の実施例２を示すストレージノード
１１０を最上部にした透視平面図。
【図８】 この発明の実施例２を示す図７のVIII−VIII
断面図。
【図９】 この発明の実施例２のストレージノード１１
０を示す拡大平面図。
【図１０】 この発明の実施例３を示す図２相当図。
【図１１】 この発明の実施例３を示す図３相当図。
【図１２】 この発明の実施例３を示す図４相当図。
【図１３】 この発明の実施例３を示す図５相当図。
【図１４】 この発明の実施例４を示す要部拡大III 断
面図。
【図１５】 この発明の実施例５を示す図２相当図。
【図１６】 この発明の実施例５を示す図３相当図。
【図１７】 この発明の実施例５を示す図４相当図。
【図１８】 この発明の実施例５を示す図５相当図。
【図１９】 従来のＤＲＡＭを示す平面図。
【図２０】 従来のＤＲＡＭを示す図１９のＡ−Ａ断面
図。
【図２１】 従来のＤＲＡＭを示す図１９のＢ−Ｂ断面
図。
【図２２】 ＤＲＡＭを示すストレージノード１１０を
最上部にした透視平面図。
【図２３】 ＤＲＡＭを示す図２２のＣ−Ｃ断面図。
【図２４】 ＤＲＡＭを示す図２２のＤ−Ｄ断面図。
【図２５】 ＤＲＡＭを示す図２２のＥ−Ｅ断面図。
【図２６】 ＤＲＡＭを示す図２２のＦ−Ｆ断面図。
【図２７】 ＤＲＡＭのストレージノード１１０を工程
順に示す断面図。
【図２８】 ＤＲＡＭのストレージノード１１０を工程
順に示す断面図。
【図２９】 ＤＲＡＭのストレージノード１１０を工程
順に示す断面図。
【図３０】 図２２に示したＤＲＡＭのストレージノー
ド１１０を示す拡大平面図。
【符号の説明】
１００ 半導体基板 １０３ ソース／ド
レイン領域 １０４ ソース／ドレイン領域 １０７ ワード線 １０８ ビット線 １１０ ストレージ
ノード

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に形成され、それぞ
    れが１つのトランジスタ素子と１つの容量性素子とから
    なる複数のメモリセルと、 上記半導体基板の一主面上に第１の導電層にて形成さ
    れ、それぞれが互いに並行に配置されるとともに、対応
    の複数のメモリセルのトランジスタ素子のゲート電極に
    電気的に接続される複数のワード線と、 上記半導体基板の一主面上に上記第１の導電層より上方
    に位置する第２の導電層にて形成され、それぞれが互い
    に並行に配置されるとともに上記ワード線と交差して配
    置され、対応の複数のメモリセルのトランジスタ素子の
    一方のソース／ドレイン領域に電気的に接続される複数
    のビット線とを備え、 上記各メモリセルの容量性素子の一方の電極を構成する
    ストレージノードが、上記半導体基板の一主面上に上記
    第２の導電層より上方に位置する第３の導電層にて形成
    され、対応のメモリセルのトランジスタ素子の他方のソ
    ース／ドレイン領域に電気的に接続され、隣接する２本
    のワード線間に、長辺がワード線と並行に、短辺がビッ
    ト線と並行に配置されるとともにビット線上を横断して
    配置されることを特徴とする半導体記憶装置。
  2. 【請求項２】 半導体基板の一主面に形成され、それぞ
    れが１つのトランジスタ素子と１つの容量性素子とから
    なる複数のメモリセルと、 上記半導体基板の一主面上に第１の導電層にて形成さ
    れ、それぞれが互いに並行に配置されるとともに、対応
    の複数のメモリセルのトランジスタ素子のゲート電極に
    電気的に接続される複数のワード線と、 上記半導体基板の一主面上に上記第１の導電層より上方
    に位置する第２の導電層にて形成され、それぞれが互い
    に並行に配置されるとともに上記ワード線と直交して配
    置され、対応の複数のメモリセルのトランジスタ素子の
    一方のソース／ドレイン領域に電気的に接続される複数
    のビット線とを備え、 上記各メモリセルの容量性素子の一方の電極を構成する
    ストレージノードが、上記半導体基板の一主面上に上記
    第２の導電層より上方に位置する第３の導電層にて形成
    され、対応のメモリセルのトランジスタ素子の他方のソ
    ース／ドレイン領域に電気的に接続され、対応のメモリ
    セルが接続されるワード線とこのワード線に対して対応
    のメモリセルのトランジスタ素子の他方のソース／ドレ
    イン領域側にて隣接するワード線との間に配置されると
    ともに対応のメモリセルが接続されるビット線上を横断
    して配置されることを特徴とする半導体記憶装置。
  3. 【請求項３】 各メモリセルの容量性素子の一方の電極
    を構成するストレージノードは、その短辺部が対応のメ
    モリセルが接続されるビット線と隣接するビット線の上
    にのり上げていることを特徴とする請求項１または請求
    項２記載の半導体記憶装置。
  4. 【請求項４】 半導体基板の一主面上に上記第１の導電
    層より下方に位置する第４の導電層にて形成され、メモ
    リセルのトランジスタ素子を形成するための半導体基板
    の素子形成領域を囲って形成されるとともに、所定電位
    が印加される素子間分離用導電層を備えた請求項１ない
    し請求項３のいずれかに記載の半導体記憶装置。
  5. 【請求項５】 各メモリセルの容量性素子の一方の電極
    を構成するストレージノードは、その表面が粗面になっ
    ていることを特徴とする請求項１ないし請求項４のいず
    れかに記載の半導体記憶装置。
  6. 【請求項６】 各メモリセルの容量性素子の一方の電極
    を構成するストレージノードは、半導体基板の一主面に
    対して垂直方向に延在する筒状部を有していることを特
    徴とする請求項１ないし請求項５のいずれかに記載の半
    導体記憶装置。
  7. 【請求項７】 半導体基板の一主面に形成され、それぞ
    れが１つのトランジスタ素子と１つの容量性素子とから
    なる複数のメモリセルと、 上記半導体基板の一主面上に第１の導電層にて形成さ
    れ、それぞれが互いに並行に配置されるとともに、対応
    の複数のメモリセルのトランジスタ素子のゲート電極に
    電気的に接続される複数のワード線と、 上記半導体基板の一主面上に上記第１の導電層より上方
    に位置する第２の導電層にて形成され、それぞれが互い
    に並行に配置されるとともに上記ワード線と直交して配
    置され、対応の複数のメモリセルのトランジスタ素子の
    一方のソース／ドレイン領域に電気的に接続される複数
    のビット線とを備えた半導体記憶装置の製造方法におい
    て、 上記各メモリセルの容量性素子の一方の電極を構成する
    ストレージノードの製造方法が、 上記メモリセルのトランジスタ素子の他方のソース／ド
    レイン領域に電気的に接続される第３の導電層を、上記
    ビット線上に層間絶縁層を介して形成する工程と、 上記第３の導電層上にフォトレジスト層を形成する工程
    と、 上記フォトレジスト層を、各ストレージノードに対応し
    て、対応のメモリセルが接続されるワード線とこのワー
    ド線に対して対応のメモリセルのトランジスタ素子の他
    方のソース／ドレイン領域側にて隣接するワード線との
    間に位置し、対応のメモリセルのトランジスタ素子の他
    方のソース／ドレイン領域に電気的に接続される第３の
    導電層の接続部分から、対応のメモリセルが接続される
    ビット線上を横断しかつこのビット線に隣接するビット
    線の上にのり上げて延在する第３の導電層の部分に対応
    する遮光部分を有するマスクを用いて露光する工程と、 露光されたフォトレジスト層を現像して露光されていな
    い部分を残したレジストパターンを形成する工程と、 上記レジストパターンを用いて上記第３の導電層をエッ
    チングしてストレージノードを形成する工程とを有する
    ことを特徴とする半導体記憶装置の製造方法。
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