JP3528665B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に微細化されたコンタクト部に
おいてバリア性に優れた半導体装置およびその製造方法
に関する。
【０００２】
【背景技術】ＬＳＩの素子の微細化、高密度化および多
層化に伴い、微細でアスペクト比の大きいスルーホール
での配線材料の埋め込み技術が重要な課題となってい
る。従来、例えば、０．５μｍ以下の口径サイズおよび
アスペクト比が２以上のコンタクト部においては、スル
ーホールにタングステンプラグを挿入して、スルーホー
ルを塞ぐとともに配線層のアルミニウムとシリコン基板
のシリコンとの反応を防止している。しかし、このコン
タクト構造では、タングステンの電気的抵抗が大きいこ
と、エレクトロマイグレーション耐性の劣化が生じやす
いこと、および工程が複雑なことから生ずる歩留まりの
低下などの問題がある。そこで、電気的抵抗が小さく、
タングステンプラグのように複雑な埋め込み工程を必要
としない、スルーホールへのアルミニウムの埋め込み技
術の導入が検討されている。
【０００３】しかし、アルミニウムを用いたコンタクト
部では、アルミニウムとシリコン基板のシリコンとの反
応によるジャンクションリークの対策を完璧に行なう必
要があり、バリア層のバリア性が高いことが要求され
る。
【０００４】バリア層としては、例えば、窒素雰囲気中
での反応性スパッタ法で形成された、窒化チタンなどの
高融点金属の窒化物層が用いられている。このようなバ
リア層は、以下のような問題を有している。
【０００５】窒素雰囲気中での反応性スパッタ法で形
成された窒化チタン層は、カバレッジ性が不十分である
ことから、微細で高いアスペクト比のスルーホールの底
部でのカバレッジが十分でないこと。
【０００６】窒素雰囲気中での反応性スパッタ法で形
成された窒化チタン層は、膜のストレスが大きいため、
マイクロクラックが生じやすく、その結果、配線材料の
アルミニウムが拡散してジャンクションリークが発生し
やすいこと。
【０００７】窒素雰囲気中での反応性スパッタ法によ
り形成された窒化チタン層は、柱状結晶のため、結晶粒
界を介してアルミニウムが拡散してジャンクションリー
クが生じやすいこと。
【０００８】柱状結晶の窒化チタン層の配向によりア
ルミニウム層の〈１１１〉配向が決定されるが、窒化チ
タンの結晶配向が必ずしも均一でないことからアルミニ
ウム層の〈１１１〉配向の面方位の違いにより、アルミ
ニウム層の表面荒れが生じ、このアルミニウム層のフォ
トリソグラフィーでのアライメントが困難となること。
【０００９】さらに、窒素雰囲気中での反応性スパッ
タ法により形成された窒化チタン層は、その膜ストレス
のため成膜中に剥離を生ずることがあり、パーティクル
を生じやすく、このパーティクルによるウエハ表面の汚
染によりパーティクルショートが生じ、歩留まりの低下
の原因となっていること。
【００１０】
【発明が解決しようとする課題】本発明の目的は、例え
ばハーフミクロン以下の微細なコンタクト部での導電材
料の埋め込みが良好に行なわれ、かつジャンクションリ
ークがなく高いバリア性を有する、半導体装置およびそ
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、素子を含む半導体基板、前記半導体基板の上に形成
された層間絶縁層、前記層間絶縁層に形成されたスルー
ホール、前記層間絶縁層および前記スルーホールの表面
に形成されたバリア層、および前記バリア層の上に形成
された配線層、を含み、前記バリア層は、該バリア層を
構成する金属の酸化物からなる金属酸化物層、および該
バリア層を構成する金属の窒化物からなる金属窒化物層
を含む。
【００１２】この半導体装置によれば、バリア層は、金
属窒化物層に加え、金属酸化物層を含み、高い導電性を
確保しながら優れたバリア性を有する。
【００１３】前記バリア層は、該バリア層を構成する金
属の酸化物からなる第１の金属酸化物層、該バリア層を
構成する金属の窒化物からなる金属窒化物層、および該
バリア層を構成する金属の酸化物からなる第２の金属酸
化物層、を含むことが望ましい。
【００１４】そして、前記バリア層を構成する第１およ
び第２の金属酸化物層は、高いバリア性を得るために、
アモルファスをなすことが望ましい。
【００１５】前記バリア層を構成する第１の金属酸化物
層は、バリア性および導電性を考慮すると、その膜厚が
５〜３０ｎｍであることが望ましい。同様に、前記バリ
ア層を構成する第２の金属酸化物層は、その膜厚が５〜
３０ｎｍであることが望ましい。これらの金属酸化物層
は、連続していてもよく、あるいは不連続であってもよ
い。
【００１６】前記配線層は、アルミニウムあるいはアル
ミニウムを主成分とする合金からなることが望ましい。
前記配線層の材料としては、これらのアルミニウムある
いはアルミニウム合金の他にも、銅、金、白金などを用
いることができる。また、必要に応じて、スルーホール
の埋込み材としてタングステンプラグを用いてもよい。
【００１７】本発明に係る半導体装置は、素子を含む半
導体基板の上に形成された層間絶縁層にスルーホールを
形成する工程、前記層間絶縁層および前記スルーホール
の表面にバリア層を形成する工程、および前記バリア層
の上に配線層を形成する工程、を含み、前記バリア層を
形成する工程は、以下の工程（ａ）〜（ｄ）を含む製造
方法によって形成される。 （ａ）前記バリア層を構成するための金属層を形成する
工程、（ｂ）水素雰囲気中で熱処理することにより、前
記金属層を水素合金化あるいは水素吸蔵化させる工程、
（ｃ）酸素を含む雰囲気中で、前記金属層と酸素とを接
触させる工程、および（ｄ）窒素雰囲気中で熱処理する
ことにより、金属酸化物層および金属窒化物層を形成す
る工程。
【００１８】この製造方法においては、前記バリア層
は、金属酸化物層および金属窒化物層を含んで形成さ
れ、さらに詳細には、前記バリア層は、該バリア層を構
成する金属の酸化物からなる第１の金属酸化物層、該バ
リア層を構成する金属の窒化物からなる金属窒化物層、
および該バリア層を構成する金属の酸化物からなる第２
の金属酸化物層、を含んで形成される。
【００１９】本発明の製造方法によれば、工程（ａ）に
おいては、スパッタ法やＣＶＤ法などによって単一の金
属層を形成し、その後工程（ｄ）で金属窒化物層を形成
するので、例えばスパッタ法で直接金属窒化物層を形成
する場合に比べて、密着性およびスルーホール底部での
カバレッジが良好な成膜ができる。また、工程（ａ）で
金属層を形成した後、工程（ｂ）において、該金属層を
水素合金化あるいは水素吸蔵化させることにより、その
後の熱処理で半導体基板のシリコンと金属層の金属との
反応がある程度抑制される。その結果、工程（ｄ）にお
ける金属の窒化反応および酸化反応が確実に行われ、金
属窒化物層および金属酸化物層が形成される。そして、
金属酸化物層が存在することにより、バリア層のバリア
性が飛躍的に向上し、かつ、バリア層の導電性も確保さ
れることが確認されている。
【００２０】前記金属酸化物層が金属窒化物層を介在さ
せて第１および第２の２層で形成される理由は、必ずし
も明らかではないが以下のように考えられる。つまり、
工程（ａ）で形成される金属層に酸素が吸蔵されてお
り、さらに工程（ｃ）で金属層と酸素とを接触させるこ
とにより、酸素が金属層の中および表面に導入される。
そして、工程（ｂ）の熱処理で、第１の金属酸化物層の
一部が形成され、工程（ｄ）の熱処理で、さらに第１の
金属酸化物層の形成が進むとともに、金属窒化物層およ
び第２の金属酸化物層が形成される。
【００２１】前記工程（ｂ）において、前記熱処理は、
前記金属層を十分に水素合金化あるいは水素吸蔵化させ
るために、２００〜８００℃で行われることが望まし
い。また、水素雰囲気での水素の割合は、処理温度にも
依存するが、１〜１００％であることが望ましい。
【００２２】前記工程（ｃ）において、前記酸素を含む
雰囲気は、少なくとも酸素が１０％、好ましくは１０〜
３０％含まれることが望ましい。この工程では、前記工
程（ｂ）で水素合金化あるいは水素吸蔵化された金属層
の表面に酸素が接触すればよい。
【００２３】前記工程（ｄ）において、前記熱処理は、
水素が脱離し、かつ前記金属層の窒化と酸化が行われる
ために、６００〜９００℃で行われることが望ましい。
そして、前記工程（ｄ）では、雰囲気の圧力は特に限定
されないが、常圧であることが望ましい。
【００２４】前記バリア層を形成するための金属は、バ
リア性および導電性を考慮すると、チタン、コバルト、
ルテニウム、モリブデン、ハフニウム、ニオブ、バナジ
ウム、タンタルおよびタングステンから選択される少な
くとも１種を含むことが望ましい。
【００２５】前記バリア層を形成するための金属層は、
その後の工程で形成される金属窒化物層および金属酸化
物層の膜厚を考慮すると、その膜厚が５０〜１５０ｎｍ
であることが望ましい。
【００２６】
【発明の実施の形態】図１〜図６は、本発明に係る半導
体装置の製造方法を示し、図７は半導体装置の一実施の
形態を説明するための概略断面図である。
【００２７】以下に、半導体装置の製造方法の一例を示
す。
【００２８】（素子の形成）まず、図１に示すように、
一般的に用いられる方法によって、シリコン基板１１に
ＭＯＳ素子が形成される。具体的には、例えば、シリコ
ン基板１１上に選択酸化によってフィールド絶縁層１２
が形成され、アクティブ領域にゲート酸化層１３が形成
される。チャネル注入により、しきい値電圧を調整した
後、モノシラン（ＳｉＨ4）を熱分解して成長させたポ
リシリコン層１４の上にタングステンシリサイド層１５
がスパッタされ、さらに所定パターンにエッチングする
ことにより、ゲート電極１９が形成される。
【００２９】次いで、リンをイオン注入することにより
ソース領域あるいはドレイン領域の低濃度不純物層１６
が形成される。次いで、ゲート電極１９のサイドにシリ
コン酸化膜からなる側壁スペーサ１７が形成された後、
ヒ素をイオン注入し、ハロゲンランプを用いたアニール
処理によって不純物の活性化を行うことにより、ソース
領域あるいはドレイン領域の高濃度不純物層１８が形成
される。
【００３０】（層間絶縁層の形成）次に、図２に示すよ
うに、層間絶縁層２０のベース層として、まず、テトラ
エトキシラン（ＴＥＯＳ）と酸素とをプラズマ反応させ
ることにより、膜厚１００〜２００ｎｍのシリコン酸化
層（図示せず）が形成される。このシリコン酸化層は、
カスピングもなく、ＳｉＨ4から成長させた膜より絶縁
性も高くフッ化水素の水溶液に対するエッチング速度も
遅く、緻密な膜となる。
【００３１】次に、層間絶縁層２０の平坦化層として、
前記シリコン酸化層上に、ＳｉＨ4あるいはＴＥＯＳな
どのシラン化合物と、酸素やオゾン等と、リンおよびホ
ウ素とを含むガスを気相反応させることにより、膜厚数
百ｎｍ〜１μｍ位のＢＰＳＧ層（図示せず）が形成され
る。その後、窒素雰囲気中で８００〜９００℃のアニー
ルを行い、高温フローによる平坦化を行う。なお、ＢＰ
ＳＧ層の高温フローを行う代わりに、一般的に用いられ
るＳＯＧ膜を用いて平坦化を行うこともできる。
【００３２】さらに、前記ＢＰＳＧ層の代わりに、本出
願の出願人による特許願（たとえば特願平９−３１４５
１８号）に記載された、シリコン化合物と過酸化水素と
を化学気相成長法によって反応させて形成されるシリコ
ン酸化層を用いてもよい。このシリコン酸化層は、それ
自体で高い流動性を有し、優れた自己平坦化特性を有す
る。そのメカニズムは、シリコン化合物と過酸化水素と
を化学気相成長法によって反応させると、気相中におい
てシラノールが形成され、このシラノールがウエハ表面
に堆積することにより流動性のよい膜が形成されること
によると考えられる。
【００３３】前記シリコン化合物としては、例えばモノ
シラン、ジシラン、ＳｉＨ2Ｃｌ2、ＳｉＦ4などの無機
シラン化合物、およびＣＨ3ＳｉＨ3、トリプロピルシラ
ン、テトラエトキシシランなどの有機シラン化合物など
を例示することができる。
【００３４】また、このシリコン酸化層の成膜工程は、
前記シリコン化合物が無機シリコン化合物の場合には、
０〜２０℃の温度条件下で、前記シリコン化合物が有機
シリコン化合物の場合には、１００〜１５０℃の温度条
件下で、減圧化学気相成長法によって行われることが望
ましい。
【００３５】（スルーホールの形成）次いで、図２に示
すように、ＣＨＦ3とＣＦ4とを主ガスとした反応性イオ
ンエッチャーで層間絶縁層２０を構成するＢＰＳＧ層
（平坦化層）およびシリコン酸化層（ベース層）を選択
的に異方性エッチングすることにより、口径が０．２〜
０．５μｍ、アスペクト比が２〜５のスルーホール２２
が形成される。
【００３６】（バリア層の成膜） （ａ）金属層の形成 まず、図３に示すように、ターゲットとウエハとの距離
が１５０〜３２０ｍｍの超ロングスロースパッタ装置
で、層間絶縁層２０およびスルーホール２２の表面に膜
厚５０〜１５０ｎｍのチタン層２９を形成する。スルー
ホール２２の底部におけるチタン層２９の膜厚はおよそ
１５〜８０ｎｍであり、また、チタン層２９のスルーホ
ール２２でのカバレッジも良好で、スルーホールの上部
におけるせり出しもほとんどない。このように超ロング
スロースパッタによってチタン層２９を形成することに
り、スルーホール上部で、ウェッテイング層を構成する
金属と埋込み層を構成するアルミニウムとが反応して、
スルーホールを塞いでしまうピンチオフ現象を生じにく
い。
【００３７】バリア層を形成するための金属としては、
チタンの他に、コバルト、ルテニウム、モリブデン、ハ
フニウム、ニオブ、タンタル、タングステンなども用い
ることができる。
【００３８】（ｂ）水素雰囲気中での熱処理 次いで、１００％の水素雰囲気中で、２００〜８００℃
で、かつ２０〜６０分にわたってウエハをアニール処理
する。この工程で、チタン層２９は水素合金化あるいは
水素吸蔵化される。すなわち、チタンの場合を例にとる
と、図４に示すように、例えば４００℃で２０分間のア
ニールにより、チタン層に１０原子％以上の水素が吸蔵
され、ＴｉＨX合金層３２が形成されるとともに、シリ
コン基板１１との境界領域ではチタンとシリコンとの反
応が起こり、チタンシリサイド層３１が形成される。さ
らに、チタン層２９の最表面には、酸素が含まれる酸素
リッチ層が形成される。
【００３９】この工程（ｂ）において、金属層を水素合
金化あるいは水素吸蔵化させることにより、アニール処
理で半導体基板のシリコンと金属層を構成するチタンと
の反応がある程度抑制される。その結果、後の工程
（ｄ）における金属の窒化反応および酸化反応が確実に
行われ、金属窒化物層および金属酸化物層が形成され
る。
【００４０】（ｃ）次いで、ウエハを酸素を含む雰囲
気、例えば大気中に置くことより、ＴｉＨX合金層３２
と酸素とを接触させる。この工程により、ＴｉＨX合金
層３２の表面に酸素が吸着される。
【００４１】この工程では、ウエハを大気中に置く変わ
りに、酸素を１０〜３０体積％の濃度で含む雰囲気中に
存在させてもよい。
【００４２】（ｄ）次いで、常圧の窒素雰囲気中で、６
００〜８００℃で１０〜６０秒にわたって、ランプアニ
ールによる熱処理を行なうことにより、さらに金属の窒
化とシリサイド化と酸化とを行なう。この工程では、Ｔ
ｉＨX合金層３２中の水素はほとんど脱離し、図５に示
すように、チタンと窒素との反応による窒化チタン層３
３、チタンとシリコン基板１１のシリコンとの反応によ
るチタンシリサイド層３１とが形成される。これととも
に、図７に拡大して示すように、チタンシリサイド層３
１と窒化チタン層３３との境界領域に第１の酸化チタン
層（第１の金属酸化物層）３０が、窒化チタン層３３の
表面に第２の酸化チタン層（第２の金属酸化物層）３４
が形成される。第１の酸化チタン層（第１の金属酸化物
層）３０は、アモルファスの状態をなしていることが確
認された。また、第２の酸化チタン層３４は、窒化チタ
ン層３３の表面に不連続に形成され、やはりアモルファ
スの状態をなしていることが確認された。
【００４３】バリア層を構成する第１の酸化チタン層
は、バリア性および導電性を考慮すると、その膜厚が５
〜３０ｎｍであることが望ましい。同様に、バリア層を
構成する第２の酸化チタン層は、その膜厚が５〜３０ｎ
ｍであることが望ましい。
【００４４】これらの第１および第２の酸化チタン層３
０，３４により、バリア層は優れたバリア機能を有す
る。また、第１および第２の酸化チタン層３０，３４の
膜厚、ランプアニールの温度などが制御されることによ
り、バリア層における導電性も十分に確保される。
【００４５】以上の工程によって、バリア層は、少なく
とも、第１の酸化チタン層３０、窒化チタン層３３およ
び第２の酸化チタン層３４を有する。
【００４６】上記工程（ａ）〜（ｄ）の後に、必要に応
じて、酸素プラズマ処理を行うことができる。この酸素
プラズマ処理は、０．１×１０2〜１．５×１０2Ｐａの
圧力で酸素プラズマ中に１０〜１００秒間さらし、次い
で、４５０〜７００℃の窒素または水素雰囲気中で１０
〜６０分間にわたってアニール処理することにより行わ
れる。この酸素プラズマ処理により、バリア層の窒化チ
タン層中に酸化チタンを島状に形成することができる。
そして、この処理によりバリア層のバリア性をさらに向
上させることができることを確認している。
【００４７】また、バリア層中に酸化チタンを島状に形
成する方法としては、少なくとも数百ｐｐｍ〜数％の酸
素を含むランプアニール炉における４００〜８００℃の
熱処理によっても行うことができ、同様にバリア層のバ
リア性をさらに向上させることができる。
【００４８】（脱ガス処理）次に、脱ガス工程を含む熱
処理ついて説明する。
【００４９】まず、ランプチャンバで、１．５×１０-4
Ｐａ以下のベース圧力、１５０〜２５０℃の温度で３０
〜６０秒間のランプ加熱（熱処理Ａ）を施す。次いで、
別のチャンバで１×１０-1〜１５×１０-1Ｐａの圧力で
アルゴンガスを導入し、３００〜５５０℃の温度で、３
０〜１２０秒間の熱処理（脱ガス工程；熱処理Ｂ）を行
うことによって、脱ガス処理を行う。
【００５０】この工程においては、まず、熱処理Ａにお
いて、主として、ウエハの裏面および側面を含むウエハ
全体を加熱処理することにより、ウエハに付着している
水分などを除去できる。
【００５１】さらに、熱処理Ｂにおいて、主として、層
間絶縁層２０を構成するＢＰＳＧ層などの平坦化層中の
ガス化成分（酸素，水素，水，チッ素）を除去すること
ができる。その結果、次工程のアルミニウム膜の形成時
に、ＢＰＳＧ層からのガス化成分の発生が防止できる。
【００５２】バリア層は数十原子％のガス化成分（酸
素，水素，水，チッ素）を固溶することから、バリア層
の形成後に、層間絶縁層２０中のガス化成分を除去する
ことが、スルーホール内でのアルミニウム膜の成膜を良
好に行う上で、極めて有効である。バリア層の下位の平
坦化層中のガス化成分を十分に除去しておかないと、バ
リア層の形成時の温度（通常、３００℃以上）で、平坦
化層中のガス化成分が放出され、このガスがバリア層中
に取り込まれる。さらに、このガスがアルミニウム膜の
成膜時にバリア層から離脱してバリア層とアルミニウム
膜との界面に出てくるため、アルミニウム膜の密着性や
流動性に悪影響を与えることがある。
【００５３】（ウェッティング層の形成）さらに、必要
に応じて、チタン、ニオブ、タングステンなどの金属を
常温で２０〜５０ｎｍの膜厚で成膜し、ウェッティング
層３５を形成する。
【００５４】（アルミニウム層の成膜前の熱処理および
ウエハの冷却）まず、ウエハの冷却を行う前に、ランプ
チャンバ内において、１．５×１０-4Ｐａ以下のベース
圧力、１５０〜２５０℃の温度で３０〜６０秒間の熱処
理（熱処理Ｃ）を行い、基板に付着した水などの物質を
除去する。その後、アルミニウム層を成膜する前に、基
板温度を１００℃以下、好ましくは常温〜５０℃の温度
に下げる。この冷却工程は、上記熱処理Ｃにより上昇し
た基板温度を下げるために重要なもので、例えば水冷機
能を有するステージ上にウエハを載置して該ウエハ温度
を所定温度まで下げる。
【００５５】このようにウエハの冷却を行うことによ
り、第１のアルミニウム層を成膜する際に、層間絶縁層
２０およびバリア層、さらにウエハ全面から放出される
ガス量を極力少なくすることができる。その結果、バリ
ア層とアルミニウム層３６との界面に吸着する、カバレ
ッジ性や密着性に有害なガスの影響を防ぐことができ
る。
【００５６】この冷却工程は、同一の構成のチャンバを
複数有する、アルミニウム層を成膜するためのスパッタ
装置を兼用して行われることが望ましい。例えばスパッ
タ装置内における水冷機能を有するステージ上に基板を
載置して該基板温度を所定温度まで下げることが望まし
い。
【００５７】図９（ａ）は、水冷機能を有するステージ
を含むスパッタ装置の一例の模式図を、図９（ｂ）は、
ステージの一例の平面図を示す。
【００５８】このスパッタ装置は、同一の構成のチャン
バ５０を複数備えたものである。チャンバ５０内に、電
極をかねるターゲット５１およびステージをかねる電極
５２を有し、電極５２上には冷却される基板（ウエハ）
Ｗが設置されるように構成されている。チャンバ５０に
は、チャンバ内を減圧状態にするための排気手段６０お
よびアルミニウムをスパッタリングする際にガスをチャ
ンバ内に供給する第１のガス供給路５３が設けられてい
る。電極５２は、ウエハＷを電極５２上に載置した際
に、電極５２とウエハＷとの間に所定の空間が生じるよ
うに、具体的には図９（ｂ）のように、電極５２の上面
の外周部分に沿って、突起状の支持部５２ａが設けられ
ている。さらに、電極５２には、第２のガス供給路５４
が接続されている。そして、熱伝導媒体としてのガス、
たとえばアルゴンガスは、第２のガス供給路５４から、
電極５２とウエハＷとの間の空間に供給される。また、
電極５２は、ウエハＷを冷却するための冷却システムの
役割も兼務している。電極５２は、冷媒供給路５６から
供給される冷媒、たとえば水の還流により一定温度に調
節される。電極５２の上面は、たとえば図９（ｂ）に示
すように、前記空間に均一にガスを供給させるため、所
定のパターンで溝５８が形成され、溝が交差する部分に
第２のガス供給路５４の吹き出し口５４ａが設けられて
いる。
【００５９】上記のスパッタ装置は、例えば以下のよう
に動作して、ウエハを冷却する。
【００６０】チャンバ５０内を排気手段６０により６×
１０-6Ｐａ以下の減圧状態として、電極５２の支持部５
２ａ上にウエハＷを載置する。電極５２とウエハＷ間の
熱伝導媒体としての役割を果たすガスを、第２のガス供
給路５４から、電極５２とウエハＷとの間の空間に導入
し、該空間の圧力を６００〜１０００Ｐａに保ち、か
つ、該空間からチャンバ内に漏出したガスを排気手段６
０で排気しながら、ウエハＷを冷却する。
【００６１】（アルミニウム層の成膜）まず、図６に示
すように、２００℃以下、より好ましくは３０〜１００
℃の温度で、０．２〜１．０重量％の銅を含むアルミニ
ウムを膜厚１５０〜３００ｎｍでスパッタによって高速
度で成膜し、第１のアルミニウム層３６ａが形成され
る。この成膜工程では、ターゲットとウエハとの距離は
４０〜２００ｍｍに設定されることが望ましい。続い
て、同一チャンバ内で基板温度３５０〜４６０℃に加熱
して、同様に銅を含むアルミニウムをスパッタにより低
速度で成膜し、膜厚３００〜６００ｎｍの第２のアルミ
ニウム層３６ｂが形成される。この成膜工程では、ター
ゲットとウエハとの距離は４０〜２００ｍｍに設定され
ることが望ましい。ここで、アルミニウム層３６の成膜
において、「高速度」とは、成膜条件や製造されるデバ
イスの設計事項によって一概に規定できないが、おおよ
そ１０ｎｍ／秒以上のスパッタ速度を意味し、「低速
度」とは、おおよそ３ｎｍ／秒以下のスパッタ速度を意
味する。
【００６２】アルミニウムのスパッタは、前述のウエハ
の冷却の際に用いられた、図９に示すスパッタ装置内で
行われることが望ましい。このように、減圧状態が保た
れた同一の装置内で冷却工程およびアルミニウムの成膜
の工程を行うことにより、基板の移動および設置の工程
の減少が図られ、その結果、工程の簡便化および基板の
汚染を防止することができる。
【００６３】ここで、図９に示すスパッタ装置において
は、第１のガス供給路５３および第２のガス供給路５４
からは、いずれもアルゴンガスが供給される。そして、
アルミニウム層の成膜時の温度は、第２のガス供給路５
４から供給されるガスによって制御されたウエハＷの温
度（基板温度）を意味する。
【００６４】例えば、ウエハの温度制御は以下のように
行われる。まず、ステージ５２の温度は、予め、第２の
アルミニウム層３６ｂを形成するための温度（３５０〜
５００℃）に設定されている。第１のアルミニウム層を
形成する際には、第２のガス供給路５４からのガスの供
給はなく、基板温度はステージ５２による加熱によっ
て、徐々に上昇する。第２のアルミニウム層を形成する
際には、第２のガス供給路５４を介して加熱されたガス
が供給されることによって基板温度は急激に上昇し、所
定の温度で一定になるように制御される。
【００６５】同一チャンバ内で第１のアルミニウム層３
６ａおよび第２のアルミニウム層３６ｂを連続的に成膜
することにより、温度およびパワーの制御を厳密に行う
ことができ、従来よりも低温でかつ安定したアルミニウ
ム層を効率よく形成することが可能となる。
【００６６】前記第１のアルミニウム層３６ａの膜厚
は、良好なステップカバレッジで連続層を形成すること
ができること、並びに該アルミニウム層３４より下層の
バリア層および層間絶縁層２０からのガス化成分の放出
を抑制できることなどを考慮して、適正な範囲が選択さ
れ、例えば２００〜４００ｎｍが望ましい。また、第２
のアルミニウム層３６ｂは、スルーホールの大きさ並び
にそのアスペクト比などによって決定され、例えばアス
ペクト比が３程度で口径が０．５μｍ以下のホールを埋
めるためには、３００〜１０００ｎｍの膜厚が必要であ
る。
【００６７】（反射防止膜の成膜）さらに、別のスパッ
タチャンバで、スパッタにより窒化チタンを堆積するこ
とにより、膜厚３０〜８０ｎｍの反射防止膜３７が形成
される。その後、Ｃｌ2とＢＣｌ3のガスを主体とする異
方性ドライエッチャーで前記バリア層、アルミニウム層
３６および反射防止膜３７からなる堆積層を選択的にエ
ッチングして、金属配線層４０のパターニングを行う。
【００６８】このようにして形成された金属配線層４０
では、アスペクト比が０．５〜３で、口径が０．２〜
０．８μｍのスルーホール内において、ボイドを発生さ
せることなく良好なステップカバレッジでアルミニウム
が埋め込まれることが確認された。
【００６９】（実験例） （ａ）透過型電子顕微鏡（ＴＥＭ）による膜構造の解析 前述した方法によって図６および図７に示す構造のサン
プルとしての半導体装置を形成し、コンタクト部を含む
領域の断面の電子顕微鏡写真を撮影した。この実験で使
用したサンプルは、以下のようにして形成されたもので
ある。
【００７０】まず、図１〜図６に示すように、前述した
方法で素子が形成されたシリコン基板１１上に層間絶縁
層２０を形成した後、口径が０．３μｍ、アスペクト比
４のスルーホールを形成した。続いて、ターゲットとウ
エハとの距離を３００ｍｍに設定した、超ロングスロー
スパッタ装置を用い、４×１０-2Ｐａ、２５０℃の条件
下で、チタンを７０ｎｍの膜厚で成膜した。このとき、
スルーホールの底部には約２５ｎｍのチタン層が形成さ
れ、スルーホール上端におけるチタン層のせり出しもほ
とんどなかった。次いで、４００℃で２０分間にわた
り、１００％の水素雰囲気中でウエハをアニール処理し
た。その後、ウエハを大気中に置いた。次いで、常圧の
窒素雰囲気中で、８００℃で３０秒間にわたってランプ
アニールを行った。次いで、常圧のアルゴンガス雰囲気
中で、４６０℃で脱ガス処理を行い、さらにウェッティ
ング層として１００ｎｍのチタン層を形成した。その
後、ターゲットとウエハとの距離を３００ｍｍに設定し
たチャンバ内で、Ａｌ−Ｃｕ合金を常温で３００ｎｍの
膜厚で形成した。続いて、ターゲットとウエハとの距離
を１７０ｍｍに設定したチャンバ内で、Ａｌ−Ｃｕ合金
を３００ｎｍの膜厚で形成した。さらに、反射防止膜と
して窒化チタン層を約３０ｎｍの膜厚で形成した。
【００７１】このようにして得られたサンプルの透過型
電子顕微鏡により得られた写真をもとに得られた、コン
タクト部の各膜の組成および膜厚は、およそ以下のよう
であった。
【００７２】 シリコン基板（Ｓｉ） チタンシリサイド層（ＴｉＳｉ2） ７５ｎｍ 第１の酸化チタン層（ＴｉＯ2） １０ｎｍ 窒化チタン層（Ｔｉ2Ｎ） ２５ｎｍ 第２の酸化チタン層（ＴｉＯ2） １０ｎｍ アルミニウム−チタン層（Ａｌ3Ｔｉ） １５０ｎｍ アルミニウム−銅層（Ａｌ−Ｃｕ） また、第１および第２の酸化チタン層は、アモルファス
構造を有することが確認された。
【００７３】ウェッテング層を構成するチタンはアルミ
ニウムと反応してＡｌ3Ｔｉ系の合金となり、この層上
にアルミニウム（Ａｌ−Ｃｕ）膜が形成される。そし
て、バリア層は、Ａｌ3Ｔｉ系の合金とも反応せず、安
定で優れたバリア性と導電性を備えていることが確認さ
れた。
【００７４】（ｂ）オージェ電子分光法による解析 図８は、オージェ電子分光法による測定結果を示す。図
８の横軸はスパッタ時間（分）を示し、縦軸はオージェ
電子強度を示す。図８は、シリコン基板およびバリア層
の領域を示している。図８から、シリコン基板とバリア
層との境界領域に、およびバリア層の表面付近に、それ
ぞれ酸素のピークＰ１およびＰ２が確認された。このこ
とからも、第１のシリコン酸化層および第２のシリコン
酸化層の存在が確認された。また、酸素のピークＰ１お
よびＰ２の間に窒化チタンのピークＰ３があることが確
認された。
【００７５】（ｃ）バリア性 本発明のサンプルと、バリア層に酸化シリコン層が存在
しない他は本発明のサンプルと同じ比較用サンプルとに
ついて、サンプルに熱処理を施すことによるリーク特性
について調べた。リーク特性は、サンプルを種々の条件
でアニール処理し、コンタクト部でリーク電流が発生し
たときのアニール条件を求めた。
【００７６】その結果、本発明に係るサンプルでは、４
５０℃で２時間にわたるアニール処理でもリーク電流の
発生、およびアルミニウムがバリア層を突き抜けてシリ
コン基板に進入するスパイク現象の発生がなかった。こ
れに対し、比較用サンプルにおいては、４５０℃で２時
間のアニール処理でリーク電流の発生が確認された。
【００７７】このことから、本発明のサンプルは比較用
サンプルに比べ、バリア性が格段に優れていることが確
認された。
【００７８】このように、本発明の半導体装置によれ
ば、バリア層に該バリア層を構成する金属酸化物層を含
むことにより、バリア層の導電性を確保しながら優れた
バリア性を有することが確認された。
【００７９】上記実施の形態では、バリア層と基板との
接合部がバリア層−シリコン層の場合を説明したが、こ
の接合部はシリコン層の代わりにチタンシリサイド層や
コバルトシリサイド層のようなシリサイド層であっても
よい。また、バリア層を形成するための金属層は、スパ
ッタ法の代わりにＣＶＤ法で形成されてもよい。また、
配線層は、アルミニウム合金の代わりに例えば銅を用い
てもよい。特に、銅がメッキされた配線層では、配線層
とバリア層との高い密着性およびバリア層の高いバリア
性が要求され、バリア層として十分な材料が少ないが、
本発明によればこのような銅の配線層にも適用できる。
【００８０】なお、上記実施の形態では、Ｎチャネル型
ＭＯＳ素子を含む半導体装置について説明したが、Ｐチ
ャネル型あるいはＣＭＯＳ型素子などを含む半導体装置
にも適用することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一工程を模式
的に示す断面図である。
【図２】図１に示す工程に引き続いて行なわれる半導体
装置の製造方法の工程を模式的に示す断面図である。
【図３】図２に示す工程に引き続いて行なわれる半導体
装置の製造方法の工程を模式的に示す断面図である。
【図４】図３に示す工程に引き続いて行なわれる半導体
装置の製造方法の工程を模式的に示す断面図である。
【図５】図４に示す工程に引き続いて行なわれる半導体
装置の製造方法の工程を模式的に記す断面図である。
【図６】図５に示す工程に引き続いて行なわれる半導体
装置の製造方法の工程を模式的に示す断面図である。
【図７】本発明の半導体装置の要部を拡大して示す断面
図である。
【図８】本発明の半導体装置のサンプルについて求めた
ＳＩＭＳの結果を示す図である。
【図９】（ａ）は、本発明の半導体の製造方法に用いら
れるスパッタ装置の一例を模式的に示す図であり、
（ｂ）は、スパッタ装置のステージの一例を示す図であ
る。
【符号の説明】
１１ シリコン基板 １２ フィールド絶縁層 １３ ゲート酸化層 １６ 低濃度不純物層 １８ 高濃度不純物層 １７ 側壁スペーサ １９ ゲート電極 ２０ 層間絶縁層 ２２ スルーホール ３０ 第１の金属酸化物層（酸化チタン層） ３１ 金属シリサイド層（チタンシリサイド層） ３３ 金属窒化物層（窒化チタン層） ３４ 第２の金属酸化物層（酸化チタン層） ３６ アルミニウム層 ３６ａ 第１のアルミニウム層 ３６ｂ 第２のアルミニウム層 ４０ 金属配線層
フロントページの続き (72)発明者 鈴木 英司 長野県諏訪市大和３丁目３番５号 セイ コーエプソン株式会社内 (56)参考文献 特開 平７−312354（ＪＰ，Ａ) 特開 平５−129223（ＪＰ，Ａ) 特開 平５−234936（ＪＰ，Ａ) 特開 平９−326368（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/28 301

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 素子を含む半導体基板の上に形成された
    層間絶縁層にスルーホールを形成する工程、 前記層間絶縁層および前記スルーホールの表面にバリア
    層を形成する工程、および前記バリア層の上に配線層を
    形成する工程、を含み、 前記バリア層を形成する工程は、以下の工程（ａ）〜
    （ｄ）を含む、半導体装置の製造方法。 （ａ）前記バリア層を構成するための金属層を形成する
    工程、 （ｂ）水素雰囲気中で熱処理することにより、前記金属
    層を水素合金化あるいは水素吸蔵化させる工程、 （ｃ）酸素を含む雰囲気中で、水素合金化あるいは水素
    吸蔵化させた前記金属層と酸素とを接触させる工程、お
    よび （ｄ）窒素雰囲気中で熱処理することにより、前記金属
    層を構成する金属の酸化物からなる金属酸化物層および
    該金属の窒化物からなる金属窒化物層を形成する工程。
  2. 【請求項２】 請求項１において、 前記バリア層は、 該バリア層を構成する金属の酸化物からなる第１の金属
    酸化物層、前記第１の金属酸化物層上に形成された 該バリア層を構
    成する金属の窒化物からなる金属窒化物層、および前記
    金属窒化物層上に形成された該バリア層を構成する金属
    の酸化物からなる第２の金属酸化物層、 を含む、半導体装置の製造方法。
  3. 【請求項３】 請求項１または２において、 前記工程（ｂ）において、前記熱処理は２００〜８００
    ℃で行われる、半導体装置の製造方法。
  4. 【請求項４】 請求項１ないし３のいずれかにおいて、 前記工程（ｃ）において、前記酸素を含む雰囲気は、少
    なくとも酸素が１０体積％含まれる、半導体装置の製造
    方法。
  5. 【請求項５】 請求項１ないし４のいずれかにおいて、 前記工程（ｄ）において、前記熱処理は６００〜９００
    ℃で行われる、半導体装置の製造方法。
  6. 【請求項６】 請求項１ないし５のいずれかにおいて、 前記工程（ｄ）において、前記窒素雰囲気は常圧状態で
    ある、半導体装置の製造方法。
  7. 【請求項７】 請求項１ないし６のいずれかにおいて、 前記バリア層を形成するための金属は、チタン、コバル
    ト、ルテニウム、モリブデン、ハフニウム、ニオブ、バ
    ナジウム、タンタルおよびタングステンから選択される
    少なくとも１種を含む、半導体装置の製造方法。
  8. 【請求項８】 請求項１ないし７のいずれかにおいて、 前記バリア層を形成するための金属層は、その膜厚が５
    ０〜１５０ｎｍである、半導体装置の製造方法。
  9. 【請求項９】 請求項１ないし８のいずれかにおいて、 前記配線層は、アルミニウムあるいはアルミニウムを主
    成分とする合金からなる、半導体装置の製造方法。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3528665B2 (ja) * 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
KR20020053939A (ko) * 2000-12-26 2002-07-06 박종섭 반도체 소자의 베리어막 형성방법
US6518117B2 (en) * 2001-03-29 2003-02-11 Micron Technology, Inc. Methods of forming nitrogen-containing masses, silicon nitride layers, and capacitor constructions
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6790773B1 (en) * 2002-08-28 2004-09-14 Novellus Systems, Inc. Process for forming barrier/seed structures for integrated circuits
KR100457843B1 (ko) * 2002-09-18 2004-11-18 삼성전자주식회사 반도체 장치에서 콘택 형성 방법
WO2004114386A2 (en) * 2003-06-16 2004-12-29 Blue29 Corporation Methods and system for processing a microelectronic topography
US7883739B2 (en) 2003-06-16 2011-02-08 Lam Research Corporation Method for strengthening adhesion between dielectric layers formed adjacent to metal layers
US6881437B2 (en) * 2003-06-16 2005-04-19 Blue29 Llc Methods and system for processing a microelectronic topography
US6860944B2 (en) * 2003-06-16 2005-03-01 Blue29 Llc Microelectronic fabrication system components and method for processing a wafer using such components
KR100583637B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비
US7169706B2 (en) * 2003-10-16 2007-01-30 Advanced Micro Devices, Inc. Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
JP2005347511A (ja) 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4224434B2 (ja) 2004-06-30 2009-02-12 パナソニック株式会社 半導体装置及びその製造方法
KR100621630B1 (ko) * 2004-08-25 2006-09-19 삼성전자주식회사 이종 금속을 이용하는 다마신 공정
US7226858B2 (en) * 2004-09-30 2007-06-05 Microchip Technology Incorporated Submicron contact fill using a CVD TiN barrier and high temperature PVD aluminum alloy deposition
JP4974880B2 (ja) * 2005-01-27 2012-07-11 スパンション エルエルシー 半導体装置及びその製造方法
TW200707640A (en) * 2005-03-18 2007-02-16 Applied Materials Inc Contact metallization scheme using a barrier layer over a silicide layer
WO2006102318A2 (en) 2005-03-18 2006-09-28 Applied Materials, Inc. Electroless deposition process on a contact containing silicon or silicide
US20070138001A1 (en) * 2005-12-19 2007-06-21 Teng-Yuan Ko Method of forming an inductor on a semiconductor substrate
US7691691B1 (en) 2006-05-23 2010-04-06 Kovio, Inc. Semiconductor device and methods for making the same
US20080029046A1 (en) * 2006-05-25 2008-02-07 Welles Robert D Hot water reclaimer
US8796125B2 (en) * 2006-06-12 2014-08-05 Kovio, Inc. Printed, self-aligned, top gate thin film transistor
JP4498391B2 (ja) * 2006-07-21 2010-07-07 株式会社東芝 半導体装置の製造方法
US7701011B2 (en) * 2006-08-15 2010-04-20 Kovio, Inc. Printed dopant layers
US9196641B2 (en) 2006-08-15 2015-11-24 Thin Film Electronics Asa Printed dopant layers
US7767520B2 (en) * 2006-08-15 2010-08-03 Kovio, Inc. Printed dopant layers
US7538398B2 (en) * 2007-06-21 2009-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for forming a semiconductor device source/drain contact
JP2010536159A (ja) * 2007-08-03 2010-11-25 パナソニック株式会社 半導体装置及びその製造方法
US20090050471A1 (en) * 2007-08-24 2009-02-26 Spansion Llc Process of forming an electronic device including depositing layers within openings
JP5670085B2 (ja) * 2010-04-05 2015-02-18 株式会社アルバック 半導体装置の製造方法
JP5618941B2 (ja) * 2011-08-10 2014-11-05 株式会社東芝 半導体装置
WO2013077954A1 (en) 2011-11-23 2013-05-30 Acorn Technologies, Inc. Improving metal contacts to group iv semiconductors by inserting interfacial atomic monolayers
WO2015057051A1 (en) * 2013-10-17 2015-04-23 Mimos Berhad Sputtering high throughput aluminum film
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
US10079174B2 (en) 2014-04-30 2018-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Composite contact plug structure and method of making same
US20170325327A1 (en) * 2016-04-07 2017-11-09 Massachusetts Institute Of Technology Printed circuit board for high power components
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
WO2018094205A1 (en) 2016-11-18 2018-05-24 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height
US10453747B2 (en) * 2017-08-28 2019-10-22 Globalfoundries Inc. Double barrier layer sets for contacts in semiconductor device
US10607893B2 (en) * 2018-02-17 2020-03-31 Globalfoundries Inc. Middle of line structures
US11075179B2 (en) 2018-08-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
CN111128869A (zh) * 2019-12-26 2020-05-08 华虹半导体(无锡)有限公司 优化热铝填孔能力的制备方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0674479B2 (ja) 1986-10-09 1994-09-21 スカイアルミニウム株式会社 リードフレーム、コネクタもしくはスイッチ用導電圧延材料
JP2947818B2 (ja) 1988-07-27 1999-09-13 株式会社日立製作所 微細孔への金属穴埋め方法
US5010039A (en) 1989-05-15 1991-04-23 Ku San Mei Method of forming contacts to a semiconductor device
JP2508288B2 (ja) 1989-08-30 1996-06-19 三菱電機株式会社 半導体記憶装置
JPH0464222A (ja) 1990-07-04 1992-02-28 Fujitsu Ltd 半導体装置の製造方法
JP2660359B2 (ja) 1991-01-30 1997-10-08 三菱電機株式会社 半導体装置
US5180689A (en) 1991-09-10 1993-01-19 Taiwan Semiconductor Manufacturing Company Tapered opening sidewall with multi-step etching process
KR0126457B1 (ko) 1992-01-08 1997-12-26 기타오카 다카시 집적회로, 그 제조방법 및 그 박막형성장치
JPH065715A (ja) 1992-06-18 1994-01-14 Sony Corp 配線層の形成方法
KR950009934B1 (ko) 1992-09-07 1995-09-01 삼성전자주식회사 반도체 장치의 배선층 형성방법
JPH0685187A (ja) 1992-09-07 1994-03-25 Nec Corp 半導体記憶装置
JPH06151434A (ja) 1992-11-10 1994-05-31 Sony Corp 金属配線およびその形成方法
KR960010056B1 (ko) 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
US5373169A (en) 1992-12-17 1994-12-13 Actel Corporation Low-temperature process metal-to-metal antifuse employing silicon link
JP2596331B2 (ja) 1993-09-08 1997-04-02 日本電気株式会社 半導体装置およびその製造方法
JP2897631B2 (ja) 1993-12-28 1999-05-31 日本電気株式会社 半導体集積回路装置および製造方法
US5739046A (en) 1994-09-30 1998-04-14 United Microelectronics Corporation Method of making a reliable barrier layer
JPH08203896A (ja) 1995-01-26 1996-08-09 Mitsubishi Electric Corp 半導体装置の製造方法
US6114097A (en) * 1995-02-13 2000-09-05 The Regents Of The University Of California 3-D laser patterning process utilizing horizontal and vertical patterning
US5604140A (en) * 1995-05-22 1997-02-18 Lg Semicon, Co. Ltd. Method for forming fine titanium nitride film and method for fabricating semiconductor element using the same
US5918149A (en) 1996-02-16 1999-06-29 Advanced Micro Devices, Inc. Deposition of a conductor in a via hole or trench
US5956608A (en) 1996-06-20 1999-09-21 Applied Materials, Inc. Modulating surface morphology of barrier layers
JP2962250B2 (ja) 1996-11-12 1999-10-12 日本電気株式会社 半導体記憶装置の製造方法
CA2191260A1 (en) 1996-11-26 1998-05-26 Luc Ouellet Stabilization of the interface between tin and a1 alloys
SE511966C2 (sv) * 1997-06-09 1999-12-20 Ericsson Telefon Ab L M Förfarande och anordning för att hopskarva ändarna hos två optiska fibrer av olika typ med varandra
JPH1117004A (ja) 1997-06-19 1999-01-22 Sony Corp 半導体装置およびその製造方法
JP3456391B2 (ja) * 1997-07-03 2003-10-14 セイコーエプソン株式会社 半導体装置の製造方法
JP3381767B2 (ja) * 1997-09-22 2003-03-04 東京エレクトロン株式会社 成膜方法および半導体装置の製造方法
US6054768A (en) 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
US5985759A (en) * 1998-02-24 1999-11-16 Applied Materials, Inc. Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers
JP2000150652A (ja) * 1998-09-03 2000-05-30 Seiko Epson Corp 半導体装置およびその製造方法
US6275627B1 (en) * 1998-09-25 2001-08-14 Corning Incorporated Optical fiber having an expanded mode field diameter and method of expanding the mode field diameter of an optical fiber
JP3606095B2 (ja) * 1998-10-06 2005-01-05 セイコーエプソン株式会社 半導体装置の製造方法
JP3528665B2 (ja) * 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
JP2001318262A (ja) * 2000-05-09 2001-11-16 Sumitomo Electric Ind Ltd 光ファイバ素子製造方法および光ファイバ素子
US6346477B1 (en) * 2001-01-09 2002-02-12 Research Foundation Of Suny - New York Method of interlayer mediated epitaxy of cobalt silicide from low temperature chemical vapor deposition of cobalt

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