KR0138913B1 - 집적회로의 상호 접속배치 제조방법 - Google Patents
집적회로의 상호 접속배치 제조방법Info
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Abstract
요약서 없음
Description
제 1, 2, 3A, 4A 및 5A 도는 제 1 실시예내의 본 발명에 따른 방법의 다른 연속하는 단에서 반도체 장치 부분을 나타내는 개략적 단면도.
제 3B, 4B 및 5B 도는 제 2 실시예 변화에 따른 제 3A, 4A 및 5A 도의 유사도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판11 : 활성영역
12 : 절연층13 : 분리층
16c : 접촉 개구
본 발명은 반도체 장치, 특히 집적회로상의 상호 접속 배열을 형성하는 방법에 관한 것으로, 이 방법은 a)상기 장치의 소자가 제공되는 기판상의 절연층을 형성하는 단계와, b)이 절연층으로 좁은 접촉 개구를 에칭하는 단계와, c) 상기 접촉 개구의 내부 표면을 포함한, 양호한 보호 범위를 안정케 하는 방법에 의해 도전 물질의 적어도 하나의 층에 증착하며, 접촉 개구의 볼륨을 채우기에 충분한 전체 두께를 갖는 단계와, d) 상기 절연층의 표면을 노출시키지만 상기 접촉 개구내의 물질을 유지하도록 상기 도전물질의 주요부분을 에칭함으로 제거하는 단계와, e) 금속 상호 접속층을 증착하고, 그것을 소정의 배치 형태로 에칭하는 단계를 구비한다.
반도체 기술은 동일한 단결정 회로내의 소자 부분의 수를 증가시키며 더 높은 집적도를 향한 일정한 발전을 나타낸다.
이 목적을 위해 그리고 회로의 동작 속도를 증가시키기 위해, 소자부분의 면적을 가능한한 감소 시키도록 하는 경향이다. 반도체 장치상에 접촉부를 형성하는 통상적 기술은 접촉영역 및 상호접속 라인 까지 사용되고 그것의 측부 면적은 상기 라인을 구성하는 금속층의 두께보다 크다고 고려된다. 고 집적도를 갖는 회로의 제조에 관한한, 그것은 접촉 개구를 제공하는 것을 필요로 하는 것에 반해 그것의 직경은 절연층의 두께와 동일하게 되며, 그것에 의해 이 접촉 개구는 형성된다. 이 접속에서, 기준은 외형비처럼 표시된 접촉 개구의 깊이 및 직경 사이의 비로 가끔 구성되고, 이 비가 1 또는 그 이상으로 한정될 때, 접촉부를 형성하는 공지된 기술은 더 이상 사용되지 않은 알루미늄층의 단순 증착에 근거하는 것을 나타낸다.
따라서, 서두에서 언급한 방법은 고 집적도를 갖는 회로상에 상호 접속 배치의 형성에 대한 적절한 해결책을 제공하도록 제의되었으므로 상기 접촉 개구는 외형비에 근접하거나 1 보다 큰 것을 갖는다.
이 종류의 방법은 문서 EP-A-O 16 085호로 부터 공지되었다. 상기 도전 물질은 접촉 개구를 채우도록 함에 따라 티타늄 및 텅스텐이 언급되었다. 성능의 관점 특히 낮은 전기적 저항 및 양호한 기계적 동작으로 부터 특별한 해결책에 대한 다른 공지된 방법은 전체 표면에 대해 층을 덮고 그리고 접착함으로써 사용되는 티타늄 텅스텐 합금의 제 1 얇은 층을 구성하면 텅스텐의 두꺼운 층은 접촉 개구를 효과적으로 채우도록 형성된다.
상기 접촉 개구를 채우기 위한 텅스텐 층을 증착하기 위해 사용되는 일반적 방법은 저압 화학적 증착법(low-pressure chemical vapour deposition, LPCVD)으로 나타낸다.
사실상 이 방법은 텅스텐 증착의 핵 형성을 활성화하도록 제공하는 Ti-W 합금층으로 부터 전체 표면의 양호한 덮개를 안정케 한다. 상기 접촉개구의 채움은 상기 증착층의 두께가 적어도 개구 직경의 절반과 동일할때 얻어진다.
이 방법에 따라, 유지되는 접촉개구내에 포함된 상기 층부분만을 상기와 같은 방법으로 텅스텐 층을 에칭한후, 노출된 상기 절연층의 상부 표면의 기판상에서 불규칙적으로 분배될 수 있는 다소 뚜렷한 거침성을 갖는다는 것이 관측된다.
절연층 표면의 평면 저하는 접촉 개구를 채우기 위해 제공되는 도전 물질층에서 마이크로-결정의 형태와 관련된 것처럼 보인다. 사실상, 이 층은 충분하게 두껍고 따라서 상기 방법이 경제적으로 유지되는 것과 같은 방법으로 비교적 높은 증착 속도를 증진하는 조건에서 얻어진다.
상기 도전 물질을 에칭하는 단계동안, 침해가 허용된 것은 상기 절연층 물질에 대해 선택적인 것은 아니고 그리고 그것은 접촉 개구에서 제외된 도전 물질의 완전한 제거를 보증하도록 상기 절연층의 피상적인 비율을 침해하는 경향이 있다.
상기 표면 거침은 절연층과 관계된다.
상기 반도체 장치의 연속 제조 처리는 상기 결점이 나타남에 따라 연속적으로 방해된다. 사실상, 절연층의 표면 거침은 일반적으로 알루미늄에 의해 구성되는 금속 상호 접속층의 결정화에 영향을 주고, 알루미늄은 실제로 표면을 덮고 그리고 이 금속층의 전기 이동법에 대한 저항 감소를 초래한다.
다른 한편으로, 상기 거침은 상기 금속층 표면에서 재생되며, 광 마스킹 동작동안 상기 층은 금속층을 국부적으로 에칭하기 위해 형성되는 래커 마스크의 광학적 선명도의 저하를 이끈다.
따라서, 본 발명의 목적은 언급한 문제점이 회피되는 개선된 방법을 제공하는 것이다.
사실상, 본 발명에 따른 반도체 장치, 특히 집적회로상의 상호접속 형태를 형성하는 방법은, a) 상기 장치의 소자가 제공되는 기판상의 절연층을 형성하는 단계와, b) 이 절연층으로 좁은 접촉개구를 에칭하는 단계와, c) 상기 접촉 개구의 내부 표면을 포함한, 양호한 보호 범위를 안정케 하는 방법에 의해 도전 물질의 적어도 하나의 층에 부착하며, 접촉 개구의 볼륨을 채우기에 충분한 전체 두께를 갖는 단계와, d) 상기 절연층의 표면을 노출시키지만 상기 접촉 개구내의 물질을 유지하도록 상기 도전 물질의 주요부분을 에칭함으로 제거하는 단계와, e) 금속 상호 접속층을 증착하고, 그것을 소정의 배치 형태로 에칭하는 단계를 구비하며, 그리고 접촉개구가 에칭되기 전에(상기에서 언급한 단계 b 전에), 절연층이 소위 상기와 같은 종류의 분리층에 의해 덮여지고 그것은 절연층에 대해 선택적으로 에칭될 수 있으며, 접촉 개구에 대응하는 개구는 분리층에서 에칭됨에 있어서, b, c 및 d에서 지시된 방법의 단계가 작용되며, 금속 상호 접촉층이 증착 되기 전에(단계 e), 분리층이 선택적으로 제거되는 것을 특징으로 한다.
상기 분리층이 절연층에 대해 선택적으로 제거되므로, 단일 표면 불균일은 절연층 표면까지 에칭에 의해 전송되는 분리층에 의해 처리되는 것은 아니며, 그것은 원래의 평면 상태를 유지한다.
본 발명의 양호한 실시예에 따라, 상기 분리층은 선택되므로 그것은 도전 채움 물질에 대해 선택적으로 제거될 수 있다. 따라서, 파라미터인 분리층에 대해 제공된 두께의 값은 절연층의 표면 레벨에 대한 접촉 개구에서 이 물질의 잔류 부분의 상부 레벨을 도전 물질의 주요부를 제거한후 조절을 허용한다. 사실상 접촉부의 특성 및 균일성은 인접 절연층 레벨보다 낮지 않은 도전 물질 부분의 레벨 상의 실제 부분에 대해 좌우되는 전술한 방법에 의해 얻어지고 돌출부를 형성하는 반대쪽 위의 이들 도전물질 부분은 제어된 값을 가지고, 그것은 실제로 이들 도전물질 부분을 덮는 금속층 으로 저-저항 접촉을 용이하게 한다.
본 발명의 제 1 실시예에 따라, 상기 방법은 절연층이 실리카 유리로 형성되고, 채움 물질은 텅스텐 또는 텅스텐 합금에 의해 형성되며, 분리층은 실리콘 질화물로 형성되는 것을 특징으로 한다.
이 경우에 있어서, 분리층의 두께 선택에 대해 상기층의 피상적 비율은 텅스텐층의 연속된 에칭단계 동안 제거됨에 따라 취해져야 되고, 이 침해가 작은 동작 허용차에 따라 취해지도록 조금 연장된다.
실리카 유리에 대한 실리콘 질화물의 에칭 선택성은 상기 분리층을 제거하는 것을 허용하고, 그것은 원래의 상태 즉, 거침이 전혀 없는상태에서 절연층 표면을 남긴다.
본 발명의 제 2 실시예에 따라, 상기 방법은 분리층이 분리층에 대해 선택적으로 에칭될 수 있는 도전 채움 물질과 같은 종류의 것으로 선택 되고, 그것은 에칭 정지층처럼(상기 방법의 단계 d) 도전 물질을 에칭하는 단계 동안 사용된다.
이 실시예에 따라, 실제로 상기 분리층은 도전물질 제거의 마지막에서 소모되는 것이 아니며 표면 거침 제거는 상기 방법의 이 단계에서 얻어진다.
이 제 2 실시예의 양호한 변화에 따라, 접촉 개구를 에칭하는 단계동안, 분리층은 선택적으로 에칭되고, 상기 층은 절연층을 에칭하기 위한 부가적 마스크처럼 제공된다. 정확하게 접촉 개구는 개구의 수직벽이 얻어져야 되는 높은 외형비를 가지도록 형성되어야만 하므로, 양호한 비등방성 침해 조건이 선택되고, 거기에서 마스크 부분을 동작하는 분리층은 분리층 내의 개구를 정의하기 위해 초기적으로 사용되는 광저항 마스크보다 더 높은 저항을 갖는다.
본 발명의 제 2 실시예의 양호한 변화에 따라, 상기 방법은 상기 채움 도전 물질이 텅스텐 또는 텅스텐 합금에 의해 형성되고, 분리층은 금속 알루미늄, 알루미늄 합금 또는 코발트중의 하나로 형성되는 것을 특징으로 한다.
본 발명은 도면을 참조해 더욱 자세히 설명된다.
본 발명에 따른 방법은 반도체 장치상의 상호접속 형태의 제조에 관한 것으로, 그것의 부분은 제 1 도에서 개략적으로 나타내었다.
집적회로의 다른 활성 소자는 예로 실리콘 기판(10)내에 형성되고, 상기 방법의 다른 단계는 상기 장치의 활성영역(11)으로 전기적 접촉을 형성하는데 제공되도록 설명되고, 예로 활성영역은 MOS 형태의 전계효과 트랜지스터의 소오스 또는 드레인 영역이다. 종종 절연층(12)은 실리카 유리로 구성되고 상기 기판(10)상에 형성되는 인 또는 붕소로 첨가된다.
절연층(12)에 의해 수행되는 상호접속 형태의 적절한 절연을 확실하게 하고, 상기 기판에 대한 상기 형태의 기생(parasitic) 캐패시턴스를 최소로 감소시키기 위해, 상기 절연층(12)은 0.8 내지 1㎛의 비교적 큰 두께를 갖는다.
본 발명의 방법에 따라, 상기 절연층(12)은 상기와 같은 종류의 소위 분리층으로 덮여지고 그것은 절연층(12)에 대해 선택적으로 에칭될 수 있다. 상기 분리층(13)을 형성하도록 선택된 물질에 따라, 이 층의 두께는 변화하지만 일반적으로 50nm 및 300nm 사이에 놓인다. 상기 장치의 어셈블리가 광 정항 마스크(15)로 덮여지므로, 개구(16a)는 접촉이 제공되어야만 하는 영역에서 형성된다.
제 2 도에서 나타낸 것처럼, 상기 마스크(15) 수단에 의해, 개구(16b)는 분리층(13)으로 에칭되고 개구(16c)는 절연층(12)으로 에칭되며, 개구(16c)는 활성영역(11)의 표면이 노출된는 것과 같은 깊이를 갖는다. 집접장치 소자의 두께를 가능한한 제한하기 위해, 16c와 같은 접촉 개구의 직경은 0.8㎛이므로 이 개구는 거의 1보다 크거나 같은 종횡비를 갖는다. 접촉 개구(16c)를 얻기 위해, 접촉 개구의 벽은 실제로 수직적이로, 비등방성 에칭 방법은 공지된 명칭 재활성 이온 에칭 하에서 사용된다. 상기 분리층(13)으로 개구(16b)를 에칭하기 위해, 상기 층을 형성하도록 선택된 종류의 물질로 직접 구성된 에칭 기술을 사용하며 이 기술에 대한 자세한 것은 이하에서 제공된다.
그러나, 분리층(13)은 1 보다 작은 종횡비를 가지고 형성되는 개구(16b)와 같은 두께를 가지며 결과적으로 이 개구(16b)벽의 각은 절연층(12)내의 개구(16c)에 대해 그렇게 중요하지 않다.
제 3A도로 구성되는 관련은 충분한 두께를 갖고 증착되는 도전물질(18)층에서 상기 방법의 단계에 대응하므로 상기 접촉개구(16b, 16c)는 전체적 으로 이 도전 물질로 채워진다. 이 목적을 위해, 접촉 개구의 내부 표면을 포함하는 표면의 양호한 덮개를 안정하게 하도록 하는 방법이 공지되어 사용된다. 이들 공지된 방법은 소위 저압화학적증착법(LPCVD) 또는 대기압화학적증착법(CVD)이다. 텅스텐, 텅스텐 및 티타늄 합금, 텅스텐 및 실리콘 합금 또는 높게 도핑된 다결정 실리콘과 같은 도전 물질(18)은 충분히 도전되도록 선택될 수 있다.
상기 도전 물질(18)의 주요 부분을 에칭함으로 제거하도록 구성 하는 추후의 동작은 제 4A 도에서 나타냈다. 상기 도전 물질(18)은 플라즈마내에서 에칭되고, 그것의 종류는 사용되는 도전 물질의 종류에 좌우된다. 텅스텐 또는 텅스텐 합금의 경우에서, 유황 6 불소 (SF6)의 플라즈마가 사용된다. 그것은 분리층(13)의 전체 표면을 노출하도록 시도되므로 접촉 개구(16c)내의 국부적 도전 물질의 소자(18a)만 남게 됨으로써, 그것은 동작 조건내의 약간의 변화 또는 도전 물질 (18) 두께의 가능 허용차에 따라 취해지도록 침해를 조금 연장할 필요가 있다. 분리층(13)의 종류 및 이 침해에 대한 다소 높은 저항에 따라 도전 물질의 소자(18a) 레벨은 에칭 단계의 끝에서 분리층(13)레벨 이하에 놓인다. 상기 침해의 종결은 에칭 시간의 정확한 제어 또는 플리즈마에 의해 방출되는 특정한 제트 강도내의 변화를 이용하는 임의 검출 수단에 의해 정의된다.
상기 분리층(13)을 제거해 구성하는 추후 동작은 절연층(12)에 대해 선택적으로 처리된다. 결과적으로, 노출되는 상기 절연층(12)의 표면은 분리층(13) 표면의 가능한 거침성과 무관한 불균일성이 전혀 없다. 유리하게, 분리층(13) 물질은 선택되므로 그것은 도전 물질(18)에 대해 선택적으로 제거될 수 있다. 따라서, 제 5A 도에서 나타낸 것처럼, 도전 물질 소자(18a)의 상부 레벨(20)은 원하는 바에 따라 절연층(12) 표면 레벨(21)에 대해 더욱 높게 만들어진다. 상기와 같은 이동은 제거되는 분리층(13)두께에 대한 차이에 의해 얻어진다.
본 발명의 제 1 실시예에 따라, 상기 분리층(13)은 실리콘 질화물(Si3N4)로 만들어진다. 도전 물질(18)층의 침해끝에서, 분리층(13)은 에칭 장벽이 나타나지 않지만, 상기 경우에서 도전물질(18) 침해율과 동일한 치수인 비에서 반대로 침해되고 이 물질은 텅스텐 또는 텅스텐 합금이다. 상기 분리층(13)의 두께는 분리층(13)의 표면부분이 에칭 처리의 연장동안 에칭되기 때문에 연장되는 도전 물질(18)층의 에칭에 대한 시간에 대응하여 선택되어야 한다. 예로서, Si3N4분리층(13)에 대한 150 내지 300nm 의 두께는 적절하다고 증명된다. 질화물은 실리카 유리 및 뜨거운 인산에서 가습 침해법을 사용하는 동안 텅스텐에 대해 선택적 으로 에칭될 수 있으므로, 상기와 같은 방법은 제 5A 도에 표시된 접촉 개구의 도전 채움 물질 소자(18a)의 정상부(20) 및 절연층(12)의 레벨(21) 사이의 레벨 차이를 이 방법에서 산출하고 분리층(13)을 제거하는데 사용된다. 한편으로 도전 물질(18)층의 에칭 처리의 연장시간 및 다른 한편으로 분리층(13)의 두께 영향에 의해, 그것은 도전 채움 물질 소자(18a)의 레벨(20)은 절연층(12)의 표면(21)레벨과 동일하고 또는 이 레벨이 작게 주어진 높이에 의해 후자를 초과해 확실하게 될 수 있다. 사실상 이들 조건에서 가장 바람직한 결과는 도전 채움 물질의 소자(18a) 및 상기 구조상에 증착되는 금속 상호 접속층(22)간의 접촉 저항에 대해 얻어지는 것이다.
예로서, 상기 금속층(22)이 약 1㎛두께의 알루미늄 또는 알루미늄-실리콘 합금으로 형성됨에 있어서, 상호 접속 배치되는 상기층은 통상의 광 마스킹 및 에칭 방법에 의해 형성된다.
본 발명의 또 하나의 실시예에 따라, 분리층(13)을 형성하기 위해 사용되는 물질은 상기 분리층(13)에 대해 선택적으로 에칭될 수 있는 상기와 같은 종류의 도전 물질(18)이다. 이 경우에서, 알루미늄 또는 알루미늄 또는 코발트 합금을 사용한다. 도전 물질(18)의 주 부분을 에칭함으로써 제거하여 구성하는 방법의 단계에서, 상기 분리층(13)은 이 에칭 단계의 끝에서 블록킹 층을 구성한다. 도전 물질(18)의 침해가 연장될때, 상기 분리층은 침해되지 않는다. 따라서, 이 층에 대해 선택된 두께는 전술한 실시예에서 보다 조금 작아질 수 있다. 그러므로, 50 및 150nm 사이에 놓이도록 선택된 두께는 특히 적절하다. 상기 분리층(13)이 알루미늄 또는 알루미늄 합금으로 부터 형성될때, 분리층은 절연층(12) 및 염소 이온 내의 풍부한 플라즈마에서 건조 에칭 수단에 의한 도전 채움 물질(18)에 대해 선택적으로 제거될 수 있다. 또한 그것은 본 발명에 숙련된 당업자에 의해 사용되는 인산, 아세틱산 및 질산 혼합물에서 가습 에칭에 의해 실현될 수 있다.
상기 분리층(13)이 코발트로 만들어질때, 선택적으로 이 층을 제거하기 위해, 가습 에칭 처리가 수행된다.
본 발명의 양호한 실시예에 따라, 절연층에 대한 분리층(13)을 에칭하는 선택성은 접촉 개구(16c)를 에칭하는 단계동안 이용된다. 사실상, 에칭 조건은 분리층(13)이 침해받지 않는 절연층(12)에서 선택될 수 있으므로 접촉 개구(16c)를 에칭하기 위해 부가적 마스크로 된다. 분리층(13)이 광 저항 마스크(15)(제 2도 참조)가 있는 적절한 에칭 단계를 사용하는 동안 상기 층에서 개구 (16b)를 형성한 후에 알루미늄 또는 코발트로 구성되면, 개구(16c)는 절연층(12)을 통해 에칭된다. 상기에서 지시한 것같이, 이 에칭 단계는 재활성 이온 에칭에 의해 작용되고, 상기 이온은 크롬이고, 에칭 단계에 대해 개구(16b)를 갖는 분리층(13)은 광 마스크(15)자체보다 상기 에칭 단계에서 더 높은 저항을 갖는 마스크를 구성한다. 후자는 접촉 개구가 에칭되기 전에 제거되지만, 그러나 그것은 또한 유지된다. 절연층(12)으로 접촉개구를 에칭하기 위한 부가 마스크처럼 분리층을 사용하는 동안, 좁고 깊은 접촉 개구를 에칭하는 단계는 개구의 실제 수직벽 형성을 촉진시킨다.
제 3B 도는 본 발명에 따른 방법의 실시예 변화를 나타낸다. 이 변화에서, 상기 접촉 개구(16b, 16c)는 접촉 개구(16c)의 내부 표면을 포함하는 전체 표면상의 부착 및 도포층처럼 티타늄-텅스텐 합금의 얇은 층을 우선적으로 증착하고, 텅스텐의 두꺼운 층(28)의 증착을 처리하므로써 도전물질로 채워져서, 접촉 개구는 효과적으로 채워진다. 상기에서 지시한 것처럼, 텅스텐층(28)은 저압화학적 증기부착(LPCVD)으로 형성되는 반면에 티타늄-텅스텐 합금(27)층은 100nm 정도의 두께에서 캐소드 스퍼터링에 의해 증착된다.
제 4B 도는 제 4A 도와 동일한 방법의 추후 단에 대응함에 있어서, 유사 소자와 대응하는 도면번호는 동일하다.
도전 채움 물질(28) 및 접착층(27) 의 주요 부분은 분리층(13)의 표면으로 부터 제거되고, 부분(27A, 28A)만이 이들 물질에 존재하는 접촉 개구(16c)내에 위치된다. 티타늄-텅스텐 합금의 접착층(27)은 저급 텅스텐과 동일한 조건에서 에칭되고, 한 에칭 단계는 동일 플라즈마 에칭동작 동안 다른 것을 따른다. 따라서 상기 분리층(13)은 제 4A 도를 참고로 하여 설명한 상기의 것과 동일한 부분을 작용 시킨다. 제 5B 도는 제 5A 도에 대응하는 방법의 추후단계를 설명함에 있어서, 분리층(13)이 제거되는 동안 금속 상호 접속층(22)이 상기 구조상에 증착되며, 도전 물질(28a, 27a)의 국부 소자와 접촉한다. 상기에서 설명한 것처럼, 제거가능한 분리층(13)은 절연층(12)의 레벨(21)에 대해 도전 채움 물질 소자(28a)의 레벨(20)을 다시 야기시킴으로써 허용된다. 제 3B도 내지 5B 도를 참조로 기술된 변화에서, 상기 분리층(13)은 앞에서 언급한 것, 즉 실리콘 질화물, 알루미늄, 알루미늄 또는 코발트 합금 물질의 하나로 부터 형성될 수 있다.
본 발명에 따른 방법은 MOS 트랜지스털르 구비하는 집적회로상의 상호 접속 구조의 제조에만 한정되는 것이 아니고, 그것은 일반적으로 매우 작은 차원의 접촉 영역과 접촉 개구가 사용되어야 할 때 어떤 종류의 반도체 장치상에 접촉하여 형성하도록 하는 목적을 갖는다.
Claims (6)
- 반도체 장치, 특히 집적회로상에 상호 접속 배치를 제조하는 방법으로써,a)상기 장치의 소자가 제공되는 기판상의 절연층을 형성하는 단계와,b)이 절연층으로 좁은 접촉 개구를 에칭하는 단계와,c) 상기 접촉 개구의 내부 표면을 포함한, 양호한 보호 범위를 안정케 하는 방법에 의해 도전 물질의 적어도 하나의 층에 증착하며, 접촉 개구의 볼륨을 채우기에 충분한 전체 두께를 갖는 단계와,d) 상기 절연층의 표면을 노출시키지만 상기 접촉 개구내의 물질을 유지하도록 상기 도전물질의 주요부분을 에칭함으로 제거하는 단계와,e) 금속 상호 접속층을 증착하고, 그것을 소정의 배치 형태로 에칭하는 단계를 구비하는 집적회로의 상호 접속 배치 제조 방법에 있어서,접촉 개구를 에칭하기 전(전술한 단계 b 이전)에, 절연층이 상기와 같은 종류의 소위 분리층에 의해 덮여지고 그것은 절연층에 대해 선택적으로 에칭될 수 있으며, 접촉 개구에 대응하는 개구는 b,c 및 d에서 지시된 방법의 단계가 수행된후 분리층에서 에칭되며, 그리고 상호 접촉층이 증착되기 전(단계 e)에, 분리층이 선택적으로 제거되는 것을 특징으로 하는 집적회로의 상호 접속배치 제조방법.
- 제 1 항에 있어서,상기 분리층이 선택되어짐으로써 분리층이 도전 채움 물질에 대해 선택적으로 제거될 수 있는 것을 특징으로 하는 집적회로의 상호 접속배치 제조방법.
- 제 2 항에 있어서,절연층이 실리카 유리로 형성되고, 도전 채움 물질은 텅스텐 또는 텅스텐 합금으로 형성되며 그리고 분리층은 실리카 질화물로 부터 형성되는 것을 특징으로 하는 집적회로의 상호 접속배치 제조방법.
- 제 2 항에 있어서,상기 분리층이 분리층에 대해 선택적으로 에칭될 수 있는 도전 채움 물질과 같은 종류의 것으로 선택되고, 그것은 상기 방법(단계 d)의 단계에 대응 하는 동안 에칭-정지층처럼 사용되는 것을 특지응로 하는 집적회로의 상호 접속배치 제조방법.
- 제4항에 있어서,접촉개구를 에칭하는 단계(단계 b)동안, 분리층이 선택적으로 에칭되고, 절연층을 에칭하기 위한 부가적 마스크처럼 사용되는 것을 특징으로 하는 집적회로의 상호 접속배치 제조방법.
- 제 5 항에 있어서,도전 채움 물질이 텅스텐 또는 텅스텐 합금으로 형성되고, 분리층은 알루미늄 합금 또는 코발트 물질의 하나로 형성되는 것을 특징으로 하는 집적회로의 상호 접속배치 제조방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8805391A FR2630588A1 (fr) | 1988-04-22 | 1988-04-22 | Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee |
FR8805391 | 1988-04-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR900017172A KR900017172A (ko) | 1990-11-15 |
KR0138913B1 true KR0138913B1 (ko) | 1998-06-01 |
Family
ID=9365595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890005132A KR0138913B1 (ko) | 1988-04-22 | 1989-04-19 | 집적회로의 상호 접속배치 제조방법 |
Country Status (6)
Country | Link |
---|---|
US (2) | US4936950A (ko) |
EP (1) | EP0343698B1 (ko) |
JP (1) | JP2604631B2 (ko) |
KR (1) | KR0138913B1 (ko) |
DE (1) | DE68916859T2 (ko) |
FR (1) | FR2630588A1 (ko) |
Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
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1988
- 1988-04-22 FR FR8805391A patent/FR2630588A1/fr active Pending
-
1989
- 1989-04-14 US US07/339,029 patent/US4936950A/en not_active Ceased
- 1989-04-17 EP EP89200972A patent/EP0343698B1/fr not_active Expired - Lifetime
- 1989-04-17 DE DE68916859T patent/DE68916859T2/de not_active Expired - Fee Related
- 1989-04-18 JP JP1098664A patent/JP2604631B2/ja not_active Expired - Fee Related
- 1989-04-19 KR KR1019890005132A patent/KR0138913B1/ko not_active IP Right Cessation
-
1992
- 1992-05-11 US US07/880,860 patent/USRE34583E/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
FR2630588A1 (fr) | 1989-10-27 |
DE68916859D1 (de) | 1994-08-25 |
KR900017172A (ko) | 1990-11-15 |
JPH0212917A (ja) | 1990-01-17 |
EP0343698A1 (fr) | 1989-11-29 |
US4936950A (en) | 1990-06-26 |
USRE34583E (en) | 1994-04-12 |
DE68916859T2 (de) | 1995-02-16 |
JP2604631B2 (ja) | 1997-04-30 |
EP0343698B1 (fr) | 1994-07-20 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
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|
LAPS | Lapse due to unpaid annual fee |