JP2797994B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
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Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型トランジス
タを有するＬＳＩ等の半導体装置に関し、特に水分を含
有する層間絶縁膜からゲート電極層への水分拡散を配線
材層で阻止してホットキャリア耐性劣化を防止すると共
に配線材層の最下層としてのチタン層による水分関連種
（Ｈ2 Ｏ，ＯＨ- ，Ｈ+ ）の吸蔵を阻止して界面準位の
低減を可能としたものである。
タを有するＬＳＩ等の半導体装置に関し、特に水分を含
有する層間絶縁膜からゲート電極層への水分拡散を配線
材層で阻止してホットキャリア耐性劣化を防止すると共
に配線材層の最下層としてのチタン層による水分関連種
（Ｈ2 Ｏ，ＯＨ- ，Ｈ+ ）の吸蔵を阻止して界面準位の
低減を可能としたものである。
【０００２】
【従来の技術】従来、ＭＯＳ型ＬＳＩ等における層間絶
縁膜の平坦化技術としては、スピン・オン・ガラス（Ｓ
ＯＧ）等の絶縁膜を層間絶縁膜中に含ませるものが知ら
れている。
縁膜の平坦化技術としては、スピン・オン・ガラス（Ｓ
ＯＧ）等の絶縁膜を層間絶縁膜中に含ませるものが知ら
れている。
【０００３】図３は、この種の平坦化技術を利用したＭ
ＯＳ型ＬＳＩの一部を示すものである。シリコンからな
る半導体基板１０の表面には、ゲート絶縁膜ＯＸを介し
てゲート電極層Ｇを形成した後、イオン注入処理等によ
り低不純物濃度のＮ型のソース領域ＬＳ及びドレイン領
域ＬＤを形成する。そして、電極層Ｇの両側にサイドス
ペーサＳＰを形成した後、イオン注入処理等により高不
純物濃度のＮ+ 型のソース領域Ｓ及びドレイン領域Ｄを
それぞれ領域ＬＳ及びＬＤに連続して形成する。
ＯＳ型ＬＳＩの一部を示すものである。シリコンからな
る半導体基板１０の表面には、ゲート絶縁膜ＯＸを介し
てゲート電極層Ｇを形成した後、イオン注入処理等によ
り低不純物濃度のＮ型のソース領域ＬＳ及びドレイン領
域ＬＤを形成する。そして、電極層Ｇの両側にサイドス
ペーサＳＰを形成した後、イオン注入処理等により高不
純物濃度のＮ+ 型のソース領域Ｓ及びドレイン領域Ｄを
それぞれ領域ＬＳ及びＬＤに連続して形成する。
【０００４】次に、基板上面には、上記のようにして形
成されたＭＯＳ型トランジスタを覆って絶縁膜１４を形
成する。絶縁膜１４としては、例えばＣＶＤ（ケミカル
・ベーパー・デポジション）法により形成したＢＰＳＧ
（ボロン・リンケイ酸ガラス）膜が用いられる。
成されたＭＯＳ型トランジスタを覆って絶縁膜１４を形
成する。絶縁膜１４としては、例えばＣＶＤ（ケミカル
・ベーパー・デポジション）法により形成したＢＰＳＧ
（ボロン・リンケイ酸ガラス）膜が用いられる。
【０００５】次に、ソースコンタクト，ドレインコンタ
クト等に対応する接続孔を絶縁膜１４に形成した後、基
板上面に配線材層を被着してパターニングすることによ
り１層目の配線層としてのソース配線層１６及びドレイ
ン配線層１７を形成する。配線層１６，１７としては、
例えば図５で層１６について示すように下から順にＴｉ
層１６ａ、ＴｉＮ層１６ｂ、Ａｌ合金（例えばＡｌ−Ｓ
ｉ−Ｃｕ）層１６ｃ及びＴｉＮ層１６ｄを積層したもの
が用いられる。Ｔｉ層１６ａは、コンタクト抵抗を低減
するためのもの、ＴｉＮ層１６ｂは、バリア性を有する
もの、ＴｉＮ層１６ｄは、ホトリソグラフィ処理時に光
反射を防止するためのものである。
クト等に対応する接続孔を絶縁膜１４に形成した後、基
板上面に配線材層を被着してパターニングすることによ
り１層目の配線層としてのソース配線層１６及びドレイ
ン配線層１７を形成する。配線層１６，１７としては、
例えば図５で層１６について示すように下から順にＴｉ
層１６ａ、ＴｉＮ層１６ｂ、Ａｌ合金（例えばＡｌ−Ｓ
ｉ−Ｃｕ）層１６ｃ及びＴｉＮ層１６ｄを積層したもの
が用いられる。Ｔｉ層１６ａは、コンタクト抵抗を低減
するためのもの、ＴｉＮ層１６ｂは、バリア性を有する
もの、ＴｉＮ層１６ｄは、ホトリソグラフィ処理時に光
反射を防止するためのものである。
【０００６】次に、絶縁膜１４の上に配線層１６，１７
を覆って層間絶縁膜１８を形成する。絶縁膜１８として
は、例えばテトラ・エトキシ・シラン（ＴＥＯＳ）を用
いるプラズマＣＶＤ法によりシリコンオキサイド膜２０
を形成した後、その上に回転塗布法等によりＳＯＧ膜２
２を平坦状に形成し、さらにその上にＴＥＯＳを用いる
プラズマＣＶＤ法によりシリコンオキサイド膜２４を形
成したものが用いられる。
を覆って層間絶縁膜１８を形成する。絶縁膜１８として
は、例えばテトラ・エトキシ・シラン（ＴＥＯＳ）を用
いるプラズマＣＶＤ法によりシリコンオキサイド膜２０
を形成した後、その上に回転塗布法等によりＳＯＧ膜２
２を平坦状に形成し、さらにその上にＴＥＯＳを用いる
プラズマＣＶＤ法によりシリコンオキサイド膜２４を形
成したものが用いられる。
【０００７】この後、絶縁膜１８の上に２層目の配線層
２６を形成し、その上に保護膜２８を形成し、水素を含
む雰囲気中で４００℃程度でアニールを行なう。保護膜
２８としては、例えばプラズマＣＶＤ法により形成した
シリコンナイトライド膜が用いられる。
２６を形成し、その上に保護膜２８を形成し、水素を含
む雰囲気中で４００℃程度でアニールを行なう。保護膜
２８としては、例えばプラズマＣＶＤ法により形成した
シリコンナイトライド膜が用いられる。
【０００８】
【発明が解決しようとする課題】上記した従来技術によ
ると、層間絶縁膜１８が、吸湿性があり水分の多いＳＯ
Ｇ膜２２等の絶縁膜を含んでいるため、絶縁膜１８から
ゲート電極層Ｇに水分が拡散し、ＭＯＳ型トランジスタ
のホットキャリア耐性を劣化させるという問題点があ
る。
ると、層間絶縁膜１８が、吸湿性があり水分の多いＳＯ
Ｇ膜２２等の絶縁膜を含んでいるため、絶縁膜１８から
ゲート電極層Ｇに水分が拡散し、ＭＯＳ型トランジスタ
のホットキャリア耐性を劣化させるという問題点があ
る。
【０００９】このような問題点に対処するため、本願の
筆頭発明者は、図４に示すような構成の半導体装置を先
に提案した（特願平６−２４７１５４号参照）。図４に
おいて、図３と同様の部分には同様の符号を付して詳細
な説明を省略する。
筆頭発明者は、図４に示すような構成の半導体装置を先
に提案した（特願平６−２４７１５４号参照）。図４に
おいて、図３と同様の部分には同様の符号を付して詳細
な説明を省略する。
【００１０】図４の装置が図３の装置と異なるのは、配
線層１６，１７の形成工程を流用してゲート電極層Ｇを
覆うように配線材層１９を絶縁膜１４上に形成したこと
である。この場合、配線材層１９は、例えば図５に示し
たような構成を有するもので、配線層１６，１７のいず
れか一方に連続していてもよく、あるいは配線層１６，
１７から分離されていてもよい。
線層１６，１７の形成工程を流用してゲート電極層Ｇを
覆うように配線材層１９を絶縁膜１４上に形成したこと
である。この場合、配線材層１９は、例えば図５に示し
たような構成を有するもので、配線層１６，１７のいず
れか一方に連続していてもよく、あるいは配線層１６，
１７から分離されていてもよい。
【００１１】図４の構成によると、絶縁膜１８から電極
層Ｇへの水分拡散を配線材層１９で阻止することができ
るので、ホットキャリア耐性の劣化を防止することがで
きる。しかしながら、最終アニール処理で界面準位を十
分に低減できないという問題点があることが判明した。
層Ｇへの水分拡散を配線材層１９で阻止することができ
るので、ホットキャリア耐性の劣化を防止することがで
きる。しかしながら、最終アニール処理で界面準位を十
分に低減できないという問題点があることが判明した。
【００１２】次の表１は、図３，４の各トランジスタ毎
に作成されたサンプル１〜４について配線層１６，１７
及び配線材層１９の構成並びに層間絶縁膜１８の構成を
示すものである。
に作成されたサンプル１〜４について配線層１６，１７
及び配線材層１９の構成並びに層間絶縁膜１８の構成を
示すものである。
【００１３】
【表１】 ここで、層１６，１７，１９に関するＰ／Ｑ／Ｒのよう
な表示は、下から順にＲ層、Ｑ層、Ｐ層を積層したもの
であることを表わし、「Ｔｉ＝」は、Ｔｉ層の厚さを、
「Ａｌ合金」は、Ａｌ−Ｓｉ−Ｃｕ合金をそれぞれ表わ
す。また、絶縁膜１８に関し、「ＴＥＯＳ」は、ＴＥＯ
Ｓを用いるプラズマＣＶＤ法で形成したシリコンオキサ
イド膜を、「ＳＯＧ」は、ＳＯＧ膜を、「ＳＯＧ除去」
は、ＳＯＧ膜を形成した後エッチバック処理で除去した
ことをそれぞれ表わす。
な表示は、下から順にＲ層、Ｑ層、Ｐ層を積層したもの
であることを表わし、「Ｔｉ＝」は、Ｔｉ層の厚さを、
「Ａｌ合金」は、Ａｌ−Ｓｉ−Ｃｕ合金をそれぞれ表わ
す。また、絶縁膜１８に関し、「ＴＥＯＳ」は、ＴＥＯ
Ｓを用いるプラズマＣＶＤ法で形成したシリコンオキサ
イド膜を、「ＳＯＧ」は、ＳＯＧ膜を、「ＳＯＧ除去」
は、ＳＯＧ膜を形成した後エッチバック処理で除去した
ことをそれぞれ表わす。
【００１４】絶縁膜１４は、厚さ７５０ｎｍのＢＰＳＧ
膜とした。また、シリコンオキサイド膜２０，２４の厚
さは、いずれも５００ｎｍとし、ＳＯＧ膜２２の厚さ
は、５００ｎｍとした。さらに、保護膜２８は、厚さ１
０００ｎｍのシリコンナイトライド膜とした。
膜とした。また、シリコンオキサイド膜２０，２４の厚
さは、いずれも５００ｎｍとし、ＳＯＧ膜２２の厚さ
は、５００ｎｍとした。さらに、保護膜２８は、厚さ１
０００ｎｍのシリコンナイトライド膜とした。
【００１５】次の表２は、表１に示した１〜４の各サン
プル毎にサブスレッショルドスロープを測定した結果を
示すもので、各サンプル毎の数値の単位は、ｍＶ／ｄｅ
ｃａｄｅである。
プル毎にサブスレッショルドスロープを測定した結果を
示すもので、各サンプル毎の数値の単位は、ｍＶ／ｄｅ
ｃａｄｅである。
【００１６】
【表２】 サブスレッショルドスロープの変化量をΔＳとし、界面
準位の変化量をΔＤｉｔとすると、ΔＳはΔＤｉｔに比
例する（ΔＳ∝ΔＤｉｔ）。表１，２によれば、図４の
構成を有するサンプル２，３が他のサンプルに比べて界
面準位の低減が十分でないことがわかる。また、配線材
層１９の最下層としてのＴｉ層を２０ｎｍから４０ｎｍ
に厚くしたサンプル３では、界面準位の低減度が一層不
十分であることもわかる。
準位の変化量をΔＤｉｔとすると、ΔＳはΔＤｉｔに比
例する（ΔＳ∝ΔＤｉｔ）。表１，２によれば、図４の
構成を有するサンプル２，３が他のサンプルに比べて界
面準位の低減が十分でないことがわかる。また、配線材
層１９の最下層としてのＴｉ層を２０ｎｍから４０ｎｍ
に厚くしたサンプル３では、界面準位の低減度が一層不
十分であることもわかる。
【００１７】この発明の目的は、配線材層でゲート電極
層を覆うことによりホットキャリア耐性劣化を防止する
ようにした半導体装置において、界面準位を十分に低減
することにある。
層を覆うことによりホットキャリア耐性劣化を防止する
ようにした半導体装置において、界面準位を十分に低減
することにある。
【００１８】
【課題を解決するための手段】この発明に係る半導体装
置は、基板と、この基板の表面に形成されたＭＯＳ型ト
ランジスタと、このＭＯＳ型トランジスタを覆って前記
基板の表面に形成された第１の層間絶縁膜と、この第１
の層間絶縁膜の上に前記ＭＯＳ型トランジスタのゲート
電極層を覆って形成された水分拡散防止用の配線材層で
あって、最下層としてチタン層を有するものと、前記第
１の層間絶縁膜の上に前記配線材層を覆って形成され、
水分を含有する第２の層間絶縁膜とを備えた半導体装置
であって、前記第１及び第２の層間絶縁膜の接触を確保
した状態で前記第１の層間絶縁膜と前記チタン層との間
に水分関連種遮蔽膜を介在配置したことを特徴とするも
のである。
置は、基板と、この基板の表面に形成されたＭＯＳ型ト
ランジスタと、このＭＯＳ型トランジスタを覆って前記
基板の表面に形成された第１の層間絶縁膜と、この第１
の層間絶縁膜の上に前記ＭＯＳ型トランジスタのゲート
電極層を覆って形成された水分拡散防止用の配線材層で
あって、最下層としてチタン層を有するものと、前記第
１の層間絶縁膜の上に前記配線材層を覆って形成され、
水分を含有する第２の層間絶縁膜とを備えた半導体装置
であって、前記第１及び第２の層間絶縁膜の接触を確保
した状態で前記第１の層間絶縁膜と前記チタン層との間
に水分関連種遮蔽膜を介在配置したことを特徴とするも
のである。
【００１９】
【作用】前掲の表１，２によれば、ＷＳｉ／Ａｌ合金／
ＷＳｉ構造を採用したサンプル４では、図３又は図４の
いずれのトランジスタでも界面準位が低減されている。
また、絶縁膜１８に含まれる水分が多い構造（ＳＯＧの
ノンエッチバック構造）のサンプル１では、配線材層１
９の最下層としてＴｉ層を用いているにもかかわらず、
図３又は図４のいずれのトランジスタでも、界面準位が
低減されている。つまり、絶縁膜１８に含まれる水分が
少ない構造（ＳＯＧのエッチバック構造）のサンプル
２，３において、配線材層１９の最下層としてＴｉ層を
用いた場合に界面準位が十分に低減されない。
ＷＳｉ構造を採用したサンプル４では、図３又は図４の
いずれのトランジスタでも界面準位が低減されている。
また、絶縁膜１８に含まれる水分が多い構造（ＳＯＧの
ノンエッチバック構造）のサンプル１では、配線材層１
９の最下層としてＴｉ層を用いているにもかかわらず、
図３又は図４のいずれのトランジスタでも、界面準位が
低減されている。つまり、絶縁膜１８に含まれる水分が
少ない構造（ＳＯＧのエッチバック構造）のサンプル
２，３において、配線材層１９の最下層としてＴｉ層を
用いた場合に界面準位が十分に低減されない。
【００２０】ところで、界面準位は、Ｓｉ／ＳｉＯ2 界
面の三価Ｓｉ（Ｓｉ≡Ｓｉ・）であり、最終アニール時
の水素がこの三価Ｓｉを（Ｓｉ≡Ｓｉ−ＯＨ）のように
終端して界面準位を低減するといわれている。しかし、
発明者の実験によると、最終アニールを窒素雰囲気中で
行なっても界面準位が低減された。そこで、発明者は、
絶縁膜１８中の水分関連種（Ｈ2 Ｏ，ＯＨ- ，Ｈ+ ）が
最終アニール中にＳｉ／ＳｉＯ2 界面にまで拡散し、三
価Ｓｉを（Ｓｉ≡Ｓｉ−Ｈ，Ｓｉ≡Ｓｉ−ＯＨ）のよう
に終端するものと考えている。
面の三価Ｓｉ（Ｓｉ≡Ｓｉ・）であり、最終アニール時
の水素がこの三価Ｓｉを（Ｓｉ≡Ｓｉ−ＯＨ）のように
終端して界面準位を低減するといわれている。しかし、
発明者の実験によると、最終アニールを窒素雰囲気中で
行なっても界面準位が低減された。そこで、発明者は、
絶縁膜１８中の水分関連種（Ｈ2 Ｏ，ＯＨ- ，Ｈ+ ）が
最終アニール中にＳｉ／ＳｉＯ2 界面にまで拡散し、三
価Ｓｉを（Ｓｉ≡Ｓｉ−Ｈ，Ｓｉ≡Ｓｉ−ＯＨ）のよう
に終端するものと考えている。
【００２１】トランジスタ直上に水分関連種（Ｈ2 Ｏ，
ＯＨ- ，Ｈ+ ）を吸蔵してしまうＴｉ層がある場合、こ
のトランジスタの近傍の水分関連種濃度が低下して界面
準位が低減されない（サンプル２，３）。また、Ｔｉの
量が多いほど界面準位の低減が十分でない（サンプル
３）。一方、絶縁膜１８中に水分が十分にあれば、その
水分の一部がＴｉ層に吸蔵されても、十分な水分関連種
濃度が確保されるので、界面準位が低減される（サンプ
ル１）。また、水分関連種を吸蔵しない層がトランジス
タ直上にあれば、水分関連種濃度が低下しないので、界
面準位が低減される（サンプル４）。
ＯＨ- ，Ｈ+ ）を吸蔵してしまうＴｉ層がある場合、こ
のトランジスタの近傍の水分関連種濃度が低下して界面
準位が低減されない（サンプル２，３）。また、Ｔｉの
量が多いほど界面準位の低減が十分でない（サンプル
３）。一方、絶縁膜１８中に水分が十分にあれば、その
水分の一部がＴｉ層に吸蔵されても、十分な水分関連種
濃度が確保されるので、界面準位が低減される（サンプ
ル１）。また、水分関連種を吸蔵しない層がトランジス
タ直上にあれば、水分関連種濃度が低下しないので、界
面準位が低減される（サンプル４）。
【００２２】この発明の構成によれば、第１及び第２の
層間絶縁膜の接触を確保した状態で第１の層間絶縁膜と
Ｔｉ層との間に水分関連種遮蔽膜を介在配置したので、
第２の層間絶縁膜から第１の層間絶縁膜へ水分関連種の
拡散が許容されると共に遮蔽膜がＴｉ層による水分関連
種の吸蔵を阻止する。従って、ゲート電極層の近傍で
は、水分関連種の濃度が低下せず、最終アニールでは、
十分に界面準位を低減することができる。
層間絶縁膜の接触を確保した状態で第１の層間絶縁膜と
Ｔｉ層との間に水分関連種遮蔽膜を介在配置したので、
第２の層間絶縁膜から第１の層間絶縁膜へ水分関連種の
拡散が許容されると共に遮蔽膜がＴｉ層による水分関連
種の吸蔵を阻止する。従って、ゲート電極層の近傍で
は、水分関連種の濃度が低下せず、最終アニールでは、
十分に界面準位を低減することができる。
【００２３】
【実施例】図１，２は、この発明の一実施例に係るＭＯ
Ｓ型ＬＳＩの一部を示すもので、図１は、図２のＸ−
Ｘ’線に沿う断面に相当する。
Ｓ型ＬＳＩの一部を示すもので、図１は、図２のＸ−
Ｘ’線に沿う断面に相当する。
【００２４】例えばシリコンからなる半導体基板１０の
表面には、周知の選択酸化処理によりアクティブ領域配
置孔１２Ａを有するフィールド絶縁膜１２を形成する。
そして、配置孔１２Ａ内の半導体表面部分には、前述し
たと同様にゲート絶縁膜ＯＸ、低不純物濃度のＮ型のソ
ース領域ＬＳ及びドレイン領域ＬＤ、ゲート電極層Ｇ、
サイドスペーサＳＰ、高不純物濃度のＮ+ 型のソース領
域Ｓ及びドレイン領域Ｄ等を形成する。一例として、ゲ
ート長は０．５μｍとした。
表面には、周知の選択酸化処理によりアクティブ領域配
置孔１２Ａを有するフィールド絶縁膜１２を形成する。
そして、配置孔１２Ａ内の半導体表面部分には、前述し
たと同様にゲート絶縁膜ＯＸ、低不純物濃度のＮ型のソ
ース領域ＬＳ及びドレイン領域ＬＤ、ゲート電極層Ｇ、
サイドスペーサＳＰ、高不純物濃度のＮ+ 型のソース領
域Ｓ及びドレイン領域Ｄ等を形成する。一例として、ゲ
ート長は０．５μｍとした。
【００２５】次に、基板上面には、上記のようにして形
成されたＭＯＳ型トランジスタを覆って第１の層間絶縁
膜１４を形成する。絶縁膜１４としては、厚さ７５０ｎ
ｍのＢＰＳＧ膜をＣＶＤ法により形成した。この後、Ｂ
ＰＳＧ膜を緻密化するために８５０℃で熱処理を行なっ
た。
成されたＭＯＳ型トランジスタを覆って第１の層間絶縁
膜１４を形成する。絶縁膜１４としては、厚さ７５０ｎ
ｍのＢＰＳＧ膜をＣＶＤ法により形成した。この後、Ｂ
ＰＳＧ膜を緻密化するために８５０℃で熱処理を行なっ
た。
【００２６】次に、水分関連種遮蔽膜１５として、厚さ
１０ｎｍのシリコンナイトライド膜をプラズマＣＶＤ法
により形成した。この場合、プラズマＣＶＤ法の代り
に、シリコンの反応性スパッタ法を用いてもよい。ま
た、シリコンナイトライド膜の厚さは、後述のドライエ
ッチング工程で選択的に除去することを考慮すると、５
０ｎｍ以下が好ましい。
１０ｎｍのシリコンナイトライド膜をプラズマＣＶＤ法
により形成した。この場合、プラズマＣＶＤ法の代り
に、シリコンの反応性スパッタ法を用いてもよい。ま
た、シリコンナイトライド膜の厚さは、後述のドライエ
ッチング工程で選択的に除去することを考慮すると、５
０ｎｍ以下が好ましい。
【００２７】次に、ソース領域Ｓ及びドレイン領域Ｄに
それぞれ対応する接続孔を絶縁膜１４及び遮蔽膜１５の
積層に形成した後、基板上面に配線材を被着し、その被
着層をホトリソグラフィ及びドライエッチング処理によ
りパターニングすることによりソース配線層１６、ドレ
イン配線層１７及び配線材層１９を形成する。配線材層
１９は、図２に示すようにゲート電極層Ｇを覆うような
パターンで形成する。図２の例では、配線材層１９を配
線層１６，１７から分離して形成したが、所望により配
線材層１９を配線層１６又は１７のいずれかに連続して
形成してもよい。配線層１６，１７は、それぞれソース
コンタクト部ＳＣ，ドレインコンタクト部ＤＣにてソー
ス領域Ｓ，ドレイン領域Ｄに接続される。図示しないゲ
ート配線層は、ゲートコンタクト部ＧＣにてゲート電極
層Ｇと接続される。
それぞれ対応する接続孔を絶縁膜１４及び遮蔽膜１５の
積層に形成した後、基板上面に配線材を被着し、その被
着層をホトリソグラフィ及びドライエッチング処理によ
りパターニングすることによりソース配線層１６、ドレ
イン配線層１７及び配線材層１９を形成する。配線材層
１９は、図２に示すようにゲート電極層Ｇを覆うような
パターンで形成する。図２の例では、配線材層１９を配
線層１６，１７から分離して形成したが、所望により配
線材層１９を配線層１６又は１７のいずれかに連続して
形成してもよい。配線層１６，１７は、それぞれソース
コンタクト部ＳＣ，ドレインコンタクト部ＤＣにてソー
ス領域Ｓ，ドレイン領域Ｄに接続される。図示しないゲ
ート配線層は、ゲートコンタクト部ＧＣにてゲート電極
層Ｇと接続される。
【００２８】層１６，１７，１９は、一例として図５の
構成においてＴｉＮ層１６ｂをＴｉＯＮ層に置換したも
のを用い、厚さは、ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＯ
Ｎ／Ｔｉ＝４０／４００／１００／２０ｎｍとした。Ｔ
ｉＯＮ層の代りにＴｉＮ層を用いてもよい。ドライエッ
チングは、一例としてガス流量Ｃｌ2 ／ＢＣｌ3 ＝３０
／３０ｓｃｃｍ、圧力１０ｍＴｏｒｒの条件で行なっ
た。そして、配線材のエッチングに続くオーバーエッチ
ングにより遮蔽膜１５を層１６，１７，１９に対応する
パターンで選択的に除去した。これは、後述の第２の層
間絶縁膜１８が絶縁膜１４に接触するのを可能にするた
めである。
構成においてＴｉＮ層１６ｂをＴｉＯＮ層に置換したも
のを用い、厚さは、ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＯ
Ｎ／Ｔｉ＝４０／４００／１００／２０ｎｍとした。Ｔ
ｉＯＮ層の代りにＴｉＮ層を用いてもよい。ドライエッ
チングは、一例としてガス流量Ｃｌ2 ／ＢＣｌ3 ＝３０
／３０ｓｃｃｍ、圧力１０ｍＴｏｒｒの条件で行なっ
た。そして、配線材のエッチングに続くオーバーエッチ
ングにより遮蔽膜１５を層１６，１７，１９に対応する
パターンで選択的に除去した。これは、後述の第２の層
間絶縁膜１８が絶縁膜１４に接触するのを可能にするた
めである。
【００２９】次に、基板上面に第２の層間絶縁膜１８を
形成する。絶縁膜１８としては、一例として厚さ５００
ｎｍのシリコンオキサイド膜２０をＴＥＯＳによるプラ
ズマＣＶＤ法により形成した後、その上に厚さ５００ｎ
ｍのＳＯＧ膜２２を回転塗布法等により形成し、さらに
その上に厚さ５００ｎｍのシリコンオキサイド膜２４を
ＴＥＯＳによるプラズマＣＶＤ法により形成した。この
場合、シリコンオキサイド膜２４の形成前にＳＯＧ膜２
２を表面から５００ｎｍの厚さだけエッチバックして除
去し、その上にシリコンオキサイド膜２４を形成しても
よい。この結果得られる絶縁膜１８は、ＳＯＧ膜２２を
エッチバックしないものに比べて少量であるが、水分を
含んでいる。
形成する。絶縁膜１８としては、一例として厚さ５００
ｎｍのシリコンオキサイド膜２０をＴＥＯＳによるプラ
ズマＣＶＤ法により形成した後、その上に厚さ５００ｎ
ｍのＳＯＧ膜２２を回転塗布法等により形成し、さらに
その上に厚さ５００ｎｍのシリコンオキサイド膜２４を
ＴＥＯＳによるプラズマＣＶＤ法により形成した。この
場合、シリコンオキサイド膜２４の形成前にＳＯＧ膜２
２を表面から５００ｎｍの厚さだけエッチバックして除
去し、その上にシリコンオキサイド膜２４を形成しても
よい。この結果得られる絶縁膜１８は、ＳＯＧ膜２２を
エッチバックしないものに比べて少量であるが、水分を
含んでいる。
【００３０】次に、絶縁膜１８に所望の接続孔を形成し
てから絶縁膜１８上に２層目の配線層２６を形成する。
そして、絶縁膜１８の上には、配線層２６を覆って保護
膜２８を形成する。保護膜２８としては、一例として厚
さ１０００ｎｍのシリコンナイトライド膜をプラズマＣ
ＶＤ法により形成した。
てから絶縁膜１８上に２層目の配線層２６を形成する。
そして、絶縁膜１８の上には、配線層２６を覆って保護
膜２８を形成する。保護膜２８としては、一例として厚
さ１０００ｎｍのシリコンナイトライド膜をプラズマＣ
ＶＤ法により形成した。
【００３１】この後、最終アニール処理を行なう。この
処理は、一例としてＮ2 及びＨ2 を含む雰囲気中で４０
０℃，３０分の条件で行なった。この結果、図１のトラ
ンジスタにおいて、界面準位が十分に低減された。
処理は、一例としてＮ2 及びＨ2 を含む雰囲気中で４０
０℃，３０分の条件で行なった。この結果、図１のトラ
ンジスタにおいて、界面準位が十分に低減された。
【００３２】上記した実施例によれば、絶縁膜１８から
ゲート電極層Ｇへの水分拡散が配線材層１９で阻止され
るため、ホットキャリア耐性劣化を防止することができ
る。また、配線材層１９の最下層としてのＴｉ層と絶縁
膜１４との間に遮蔽膜１５を介在配置したので、Ｔｉ層
に水分関連種が吸蔵されるのを防ぐことができ、界面準
位を十分に低減することができる。
ゲート電極層Ｇへの水分拡散が配線材層１９で阻止され
るため、ホットキャリア耐性劣化を防止することができ
る。また、配線材層１９の最下層としてのＴｉ層と絶縁
膜１４との間に遮蔽膜１５を介在配置したので、Ｔｉ層
に水分関連種が吸蔵されるのを防ぐことができ、界面準
位を十分に低減することができる。
【００３３】この発明は、上記実施例に限定されるもの
ではなく、種々の改変形態で実施可能なものである。例
えば、遮蔽膜１５としては、シリコンナイトライド等の
絶縁膜に限らず、Ａｌ、Ａｌ合金、高融点金属（例えば
Ｗ）又は高融点金属シリサイド（例えばＷＳｉ）等の導
電膜を用いてもよい。絶縁膜は、エッチング残りが生じ
ても導電膜のように配線間ショート等を招かないので、
導電膜より使いやすい利点がある。
ではなく、種々の改変形態で実施可能なものである。例
えば、遮蔽膜１５としては、シリコンナイトライド等の
絶縁膜に限らず、Ａｌ、Ａｌ合金、高融点金属（例えば
Ｗ）又は高融点金属シリサイド（例えばＷＳｉ）等の導
電膜を用いてもよい。絶縁膜は、エッチング残りが生じ
ても導電膜のように配線間ショート等を招かないので、
導電膜より使いやすい利点がある。
【００３４】
【発明の効果】以上のように、この発明によれば、ＭＯ
Ｓ型トランジスタのホットキャリア耐性劣化を防止する
と共に界面準位の低減を可能としたので、高信頼のＭＯ
Ｓ型ＬＳＩを実現可能となる効果が得られるものであ
る。
Ｓ型トランジスタのホットキャリア耐性劣化を防止する
と共に界面準位の低減を可能としたので、高信頼のＭＯ
Ｓ型ＬＳＩを実現可能となる効果が得られるものであ
る。
【図１】 この発明の一実施例に係る半導体装置を示す
基板断面図である。
基板断面図である。
【図２】 図１の装置における配線配置を示す上面図で
ある。
ある。
【図３】 従来の半導体装置の一例を示す基板断面図で
ある。
ある。
【図４】 従来の半導体装置の他の例を示す基板断面図
である。
である。
【図５】 従来の配線層の一例を示す断面図である。
１０：半導体基板、１２，１４，１８：絶縁膜、１５：
水分関連種遮蔽膜、１６，１７，２６：配線層、１９：
配線材層、２８：保護膜、Ｓ：ソース領域、Ｄ：ドレイ
ン領域、Ｇ：ゲート電極層。
水分関連種遮蔽膜、１６，１７，２６：配線層、１９：
配線材層、２８：保護膜、Ｓ：ソース領域、Ｄ：ドレイ
ン領域、Ｇ：ゲート電極層。
Claims (1)
- 【請求項１】基板と、 この基板の表面に形成されたＭＯＳ型トランジスタと、 このＭＯＳ型トランジスタを覆って前記基板の表面に形
成された第１の層間絶縁膜と、 この第１の層間絶縁膜の上に前記ＭＯＳ型トランジスタ
のゲート電極層を覆って形成された水分拡散防止用の配
線材層であって、最下層としてチタン層を有するもの
と、 前記第１の層間絶縁膜の上に前記配線材層を覆って形成
され、水分を含有する第２の層間絶縁膜とを備えた半導
体装置であって、 前記第１及び第２の層間絶縁膜の接触を確保した状態で
前記第１の層間絶縁膜と前記チタン層との間に水分関連
種遮蔽膜を介在配置したことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7053391A JP2797994B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体装置 |
| US08/601,736 US5793110A (en) | 1995-02-17 | 1996-02-15 | MOS transistor with good hot carrier resistance and low interface state density |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7053391A JP2797994B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222633A JPH08222633A (ja) | 1996-08-30 |
| JP2797994B2 true JP2797994B2 (ja) | 1998-09-17 |
Family
ID=12941534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7053391A Expired - Fee Related JP2797994B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5793110A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107281A (ja) * | 1996-09-30 | 1998-04-24 | Nec Corp | 半導体装置及びその製造方法 |
| JP3384714B2 (ja) | 1997-07-16 | 2003-03-10 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP3050193B2 (ja) * | 1997-11-12 | 2000-06-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH11340238A (ja) * | 1998-05-27 | 1999-12-10 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US6350673B1 (en) * | 1998-08-13 | 2002-02-26 | Texas Instruments Incorporated | Method for decreasing CHC degradation |
| JP3125781B2 (ja) | 1999-03-03 | 2001-01-22 | ヤマハ株式会社 | 半導体装置の製法 |
| DE10027914B4 (de) * | 2000-05-31 | 2007-03-08 | Infineon Technologies Ag | Bauelement mit einem Transistor |
| DE10034020A1 (de) * | 2000-07-07 | 2002-02-07 | Infineon Technologies Ag | Metallisierungsanordnung für Halbleiterstruktur und entsprechendes Herstellungsverfahren |
| JP2002313968A (ja) | 2001-02-08 | 2002-10-25 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2005093887A (ja) | 2003-09-19 | 2005-04-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100678631B1 (ko) * | 2005-06-08 | 2007-02-05 | 삼성전자주식회사 | 반도체 집적 회로 소자 및 그 제조 방법 |
| US8669644B2 (en) * | 2009-10-07 | 2014-03-11 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
| CN102456724B (zh) * | 2010-10-15 | 2014-11-05 | 中芯国际集成电路制造(北京)有限公司 | 栅极结构及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3769670A (en) * | 1972-05-08 | 1973-11-06 | Gte Sylvania Inc | Method of suppressing hydrogen absorption in tungsten filaments |
| US4824803A (en) * | 1987-06-22 | 1989-04-25 | Standard Microsystems Corporation | Multilayer metallization method for integrated circuits |
| US4764481A (en) * | 1987-08-24 | 1988-08-16 | Delco Electronics Corporation | Grown side-wall silicided source/drain self-align CMOS fabrication process |
| FR2630588A1 (fr) * | 1988-04-22 | 1989-10-27 | Philips Nv | Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| US5275972A (en) * | 1990-02-19 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window |
| KR100249268B1 (ko) * | 1990-11-30 | 2000-03-15 | 가나이 쓰도무 | 반도체 기억회로장치와 그 제조방법 |
| JPH0555199A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | 半導体装置 |
| US5424570A (en) * | 1992-01-31 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Contact structure for improving photoresist adhesion on a dielectric layer |
| US5254497A (en) * | 1992-07-06 | 1993-10-19 | Taiwan Semiconductor Manufacturing Company | Method of eliminating degradation of a multilayer metallurgy/insulator structure of a VLSI integrated circuit |
-
1995
- 1995-02-17 JP JP7053391A patent/JP2797994B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-15 US US08/601,736 patent/US5793110A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08222633A (ja) | 1996-08-30 |
| US5793110A (en) | 1998-08-11 |
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