KR0133028B1 - Cmos트랜지스터의 제조방법 - Google Patents

Cmos트랜지스터의 제조방법

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KR0133028B1
KR0133028B1 KR1019930022040A KR930022040A KR0133028B1 KR 0133028 B1 KR0133028 B1 KR 0133028B1 KR 1019930022040 A KR1019930022040 A KR 1019930022040A KR 930022040 A KR930022040 A KR 930022040A KR 0133028 B1 KR0133028 B1 KR 0133028B1
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concentration diffusion
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요시아끼 가또
히로아끼 나까오까
다까시 나까바야시
아쯔시 호리
히로시 마스다
이찌로 마쯔오
아끼히라 시노하라
다까시 우에하라
미쯔오 야스히라
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모리시다 요이찌
마쯔시다 덴기 산교 가부시끼가이샤
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Abstract

본 발명은 높은 신뢰성을 갖고 고도로 집적화된 CMOS 트랜지스터의 제조방법에 관한 것이다. 본 발명의 구성은 게이트절연막을 갖는 반도체기판상에 형성된 N채널 트랜지스터 및 P채널 트랜지스터의 각 게이트전극과 각 게이트전극에 제1의 열처리가 행하여진 후 상기 N채널 트랜지스터의 게이트전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도확산층과 N형 고농도확산층에 상기 제1의 열처리보다도 저온의 제2의 열처리가 행하여진 후, 상기 P채널 트랜지스터의 게이트전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도확산층과 P형 고농도확산층에 제2의 열처리보다도 저온인 제3의 열처리가 행해지는 것을 특징으로 하는 SMOS트랜지스터 제조방법.

Description

CMOS트랜지스터의 제조방법
제1도(a)∼(g)는 본 발명의 제1실시예에 따른 CMOS 트랜지스터의 제조방법의 각 공정을 도시한 단면도.
제2도(a)∼(j)는 본 발명의 제2실시예에 따른 CMOS 트랜지스터의 제조방법의 각 공정을 도시한 단면도.
제3도(a)∼(i)는 본 발명의 제3실시예에 따른 CMOS 트랜지스터의 제조방법의 각 공정을 도시한 단면도.
제4도(a)∼(g)는 본 발명의 제4실시예에 따른 CMOS 트랜지스터의 제조방법의 각 공정을 도시한 단면도.
제5도(a)∼(j)는 본 발명의 제5실시예에 따른 CMOS 트랜지스터의 제조방법의 각 공정을 도시한 단면도.
제6도는 본 발명의 제1, 제2 및 제3의 실시예 그리고 상기 제1, 제2 및 제3실시예의 각 변형예에 따른 싱글 게이트 전극을 갖는 CMOS 트랜지스터의 제조방법의 개략공정을 도시한 단면도.
제7도는 제6도에 표시된 CMOS 트랜지스터를 제조하는 방법에서의 각 구성요소에 가해지는 열처리를 도시한 도면.
제8도는 제4 및 제5의 실시예 그리고 상기 제4 및 제5의 실시예의 각 변형에 따는 듀얼(dual) 게이트 전극을 갖는 XMOS 트랜지스터의 제조방법의 개략공정을 도시한 도면.
제9도는 제8도에 표시한 CMOS 트랜지스터의 제조방법에 있어 각 구성요소에 가해지는 열처리를 도시한 도면.
제10도는 CMOS 트랜지스터의 게이트 길이와 상기 CMOS 트랜지스터의 게이트 전극, N채널 트랜지스터의 저농도 확산층 및 고농도 확산층, 그리고 P채널 트랜지스터의 저농도 확산층 및 고농도 확산층을 각각 최적의 것으로 형성하기 위해 필요한 열처리 온도와의 관계를 도시한 도면.
제11도는 CMOS 트랜지스터의 게이트 전극에 대한 열처리 온도와의 상기 게이트 전극의 공핍화와의 관계를 도시한 도면.
제12도는 CMOS 트랜지스터의 게이트 전극에 대한 열처리 온도와 게이트 전극의 저항과의 관계를 도시한 도면.
제13도는 CMOS 트랜지스터의 게이트 전극에 가하는 열처리 온도을 변화시킨 경우에 있어서 게이트 길이와 한계치를 전압과의 관계를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명*
1 : 실리콘 기판(반도체 기판) 2 : P형 확산층
3 : N형 확산층 4 : LOCOS산화막
5 : 게이트 산화막 6 : 다결정 실리콘층
7 : 고융점 금속 실리사이드층 8 : 절연막(제1의 절연막)
9 : 절연막(제2의 절연막)
10 : N형 저농도 확산층(N형 LDD확산층)
11: P형 저농도 확산층(P형 LDD확산층) 12: 측벽(제3의 절연막)
13: N형 고농도 확산층 14: P형 고농도 확산층
15: 층간 절연막, 16: 금속배선패턴.
[산업상의 이용분야]
본 발명은 높은 신뢰성을 갖는 고집적 CMOS 트랜지스터의 제조방법에 관한 것이다.
[종래의 기술]
최근, LSI의 고집적화에 수반하여 CMOS 트랜지스터의 더욱 정밀한 제조가 요망되고 있다. 이러한 미세화에 수반하여,
1) 트랜지스터의 채널의 길이의 단축화가 초래하는 단채널효과에 의한 트랜지스터 특성의 열화
2) 얕은 소스 및 드레인의 형성이 초래하는 기생저항(parasitic resistance) 및 접촉저항의 증가
3) 게이트 전극의 미세화가 초래하는 전극저항의 증가
등의 문제가 대두되고 있다.
한층 더 미세한 트랜지스터를 실현하기 위해서는 상기 과제의 해결을 도모하지 않으면 안된다.
그런데, 종래에는 게이트 전극 및 N형 또는 P형 불순물이 도핑된 확산층에 대한 열처리는 게이트 전극 및 N형과 P형 분순물의 확산층 등의 각 구성요소를 형성한 후의 공정인 제조공정의 최종단계에 있어서, 상기 각 구성요소의 활성화와 층간 절연막의 평탄화를 겸하는 열처리에 의해 행하여지고 있었다.
[발명이 해결하려고 하는 과제]
그런데, 상기와 같이 최종 제조공정 단계에서 각 구성요소의 활성화와 층간 절연막의 평탄화를 겸하는 열처리를 행하면, 이하에 설명하는 것과 같은 문제가 있다.
예를들면, 게이트 전극으로서 다결정 실리콘층상에 고융점 금속 실리사이드층을 퇴적한 폴리사이드 구조를 가지는 전형적인 CMOS 트랜지스터의 경우,
1) 제11도에 도시된 바와 같이 게이트 전극에 대한 열처리 온도가 낮으면 게이트 전극을 공핍화시키므로, 게이트 불순물을 활성화하기 위해 열처리 온도을 비교적 고온(예를들면 900℃)으로 하는 것이 바람직하고, 또, 제12도에 도시된 바와 같이 게이트 전극에 대한 열처리 온도가 낮으면 게이트 전극의 시트저항이 증가하므로 게이트 전극의 저항을 낮추기 위해 역시 비교적 고온의 열처리가 바람직하다. 만일, 열처리 온도가 낮으면, 게이트 전극의 공핍화가 발생하거나 전극의 저항이 증가하여 트랜지스터 특성의 열화를 초래한다고 하는 문제가 있다.
2) 또, 제13도에 도시된 바와 같이, 트랜지스터의 단채널 효과 및 펀치 드로우(punch through)전압의 열화를 방지하기 위해서는, 소스 또는 드레인을 형성하는 불순물 확산층의 활성화가 충분히 행하여지는 동시에 트랜지스터의 실효 채널길이가 감소하지 않는 것과 같은 열처리 온도가 요구된다.
3) 한편, 표면채널형의 P채널 트랜지스터(듀얼 게이트 트랜지스터)를 형성하기 위해, P채널 트랜지스터의 게이트 전극에, 예를들면 붕소와 같은 P형 불순물을 도핑한 경우, P형 불순물의 확산계수가 크기 때문에, 열처리 온도가 높으면 P형 불순물이 게이트 산화막을 뚫고나가서 기판에 확산되어 한계치 전압의 변동을 일으킨다.
상술한 바와 같이, 열처리 온도에 대한 상반하는 요구를 충족하기 위해서는 트랜지스터의 각 구성요소에 대해 최적의 열처리 온도에 의해 열처리를 행하는 것이 매우 중요하게 된다.
그런데, 종래의 게이트 길이(설계룰)에서는 일괄된 열처리를 행하여도 특별히 문제는 일어나지 않으나, CMOS 트랜지스터의 미세화에 수반하여 각 구성요소에 적합한 열처리 온도와 일괄하여 열처리를 행하는 경우의 열처리 온도간의 격차가 현저하게 되었다.
채널길이가 서브-미크론(sub-micron)이하의 초소형 CMOS 트랜지스터의 신뢰성과 전기적 특성을 향상시키기 위해서는,
1) 게이트 불순물의 불활성화에 의한 게이트 전극의 공핍화를 방지하는 것,
2) 실효 채널길이의 감소에 의한 단채널 효과의 증대 및 펀치 드로우 전압의 열화를 방지하는 것,
3) P형 게이트 전극의 불순물이 게이트 산화막을 통과하는 것을 방지하는 것등의 과제를 해결해 나가야 된다.
금후, 하프-미크론 또는 쿼타-미크론에 대한 설계룰의 미세화 및 CMOS 트랜지스터의 미세화와 관련하여 상술한 문제점이 극복되지 않으면 안되게 되었다.
본 발명은 CMOS 트랜지스터가 미세화하여도 게이트 전극이 공핍화되거나, 단채널 효과가 증대하거나, 펀치 드로우 전압이 열화하거나, P형 게이트 전극의 불순물이 게이트 산화막을 뚫고 빠져나가지 않는 CMOS 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위해서, 본 발명은 각 게이트 전극에 대한 열처리, N형 고농도 확산층에 대한 열처리 및 P형 고농도 확산층에 대한 열처리를 각각의 설계룰에 따라 복수 개의 공정으로 나누어서 행하고, 고온의 열처리가 요구되는 구성요소에 대해서는 고온의 열처리를 먼저 행하고, 비교적 저온의 열처리가 요구되는 구성요소에 대해서는 고온의 열처리가 완료된 후에 저온으로 열처리를 시행하고 있다.
구체적으로 본 발명의 CMOS 트랜지스터를 제조하는 제1의 방법은 초소형 트랜지스터의 제조방법에 있어서, 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 게이트 전극들에 대한 열처리중 상기 N형 고농도 확산층에 대한 열처리 및 상기 P형 고농도 확산층에 대한 열처리인 적어도 2개의 열처리를 상호 독립하여 행하는 공정을 포함하고, 나중에 행하는 열처리를 먼저 행하는 열처리보다 낮은 온도로 행하는 것을 특징으로 한다.
이러한 구성에 의해, 각 게이트에 대한 열처리, N형 고농도 확산층에 대한 열처리 및 P형 고농도 확산층에 대한 열처리는 각각 최적한 열처리 온도에서 실행되고, 게이트 불순물의 불활성화에 수반되는 게이트 전극의 공핍화, 실효게이트 채널길이의 감소에 의한 단채널 효과의 증가 및 펀치 드로우 전압의 열화 그리고 P형 불순물의 게이트 산화막으로의 터넬링을 각각 방지할 수 있다.
또, 나중에 행하는 열처리를 먼저 행하는 열처리보다도 낮은 온도로 행하기 때문에, 낮은 열처리 온도가 요구되는 구성요소에 대해 낮은 열처리를 시행한 후에 고온의 열처리가 시행되는 사태를 피할 수가 있다.
CMOS 트랜지스터의 제1의 제조방법에 의하면, 우수한 전기적특성 및 신뢰성을 갖는하프미크론 또는 쿼터미크론 이하의 초소형 CMOS 트랜지스터를 실패없이 제조할 수 있다.
본 발명의 CMOS 트랜지스터를 제조하는 제2의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트전극을 형성하는 공정과, 상기 게이트 전극들에 대해 제1의 열처리를 행하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 N형 고농도 확산층에 대해 상기 제1의 열처리보다 낮은 온도로 제2의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 고농도 확산층에 대해 상기 제2의 열처리보다 낮은 온도로 제3의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
그러므로, 활성화를 위한 비교적 고온의 열처리가 요구되는 각 게이트 전극에는 비교적 고온의 열처리가 행하여지므로 게이트 전극의 공핍화를 방지할 수 있다.
N형 고농도 확산층에 대해서는 게이트 전극보다도 저온의 열처리가 행하여지므로 N채널 트랜지스터의 소스.드레인간의 펀치 드로우 전압의 열화를 방지할 수가 있다. 또, N형 고농도 확산층에 대해서는 P형 고농도 확산층보다도 고온의 열처리가 행하여지므로, N형 불순물의 확산계수가 비교적 작은데도 불구하고 N형 고농도 확산층의 활성화를 도모할 수가 있다.
P형 고농도 확산층에 대해서는 N형 고농도 확산층에 대한 것 보다도 저온의 열처리가 행하여지므로 P형 불순물의 확산계수가 큰데도 불구하고 P채널 트랜지스터의 소스.트레인간의 펀치드로우전압의 열화를 방지할 수 있다. CMOS 트랜지스터의 제2의 제조방법에 의하면, 싱글 드레인 구조를 갖는 초소형의 CMOS 트랜지스터는 전기적 특성과 신뢰성이 향상될 수 있다.
본 발명의 CMOS 트랜지스터를 제조하는 제3의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 게이트 전극들 및 N형 고농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
그러므로, 활성화를 위해 비교적 고온의 열처리 온도가 요구되는 각 게이트 전극 및 N형 고농도 확산층에 대해서는 비교적 고온의 열처리가 행하여지므로 게이트전극의 공핍화의 방지 및 N형 고농도 확산층의 활성화를 도모할 수가 있다.
P형 고농도 확산층에 대해서는 비교적 저온의 열처리가 행하여지므로 P형 불순물의 확산계수가 큰데도 불구하고 P채널 트랜지스터의 소스.트레인간의 펀치 드로우 전압의 열화를 방지할 수가 있다.
CMOS 트랜지스터의 제3의 제조방법에 의하면, 싱글 드레인 구조의 초소형 CMOS 트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다.
본 발명의 CMOS 트랜지스터를 제조하는 제4의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들에 대해 제1의 열처리를 행하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 N형 저농도 확산층에 대해 상기 제1의 열처리보다 낮은 온도로 제2의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 고농도 확산층 및 상기 P형 고농도 확산층에 대해 상기 제2의 열처리보다도 낮은 온도로 제3의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의해 활성화를 위해 비교적 고온의 열처리 온도가 요구되는 각 게이트 전극에는 비교적 고온의 열처리가 행하여지므로 게이트 전극의 공핍화를 방지할 수가 있다.
N형 저농도 확산층에 대해서는, P형 저농도 확산층, N형 고농도 확산층 및 P형 고농도 확산층보다도 고온의 열처리가 행하여지기 때문에, N형 저농도 확산층의 불순물이 활성화되므로 N채널 트랜지스터의 채널저항이 감소된다.
P형 저농도 확산층, N형 고농도 확산층 및 P형 고농도 확산층에 대해서는, N형 저농도 확산층에 대한 것 보다도 저온의 열처리가 행하여지므로 N채널 트랜지스터 및 P채널 트랜지스터의 소스.드레인간의 펀치 드로우 전압의 열화를 방지하고 불순물 확산층의 활성화를 도모할 수가 있다.
CMOS 트랜지스터를 제조하는 제4의 방법에 의하면, 전기적 특성 및 신뢰성이 우수한 LDD구조의 N채널 트랜지스터 및 P채널 트랜지스터로 된 극초소형의 CMOS 트랜지스터를 제조할 수 있다.
본 발명의 CMOS 트랜지스터를 제조하는 제5의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들 및 N채널 트랜지스터의 상기 N형 저농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 저농도 확산층을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극의 측면에 측별들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 고농도 확산층 및 상기 P형 고농도 확산층에 대해 상기 제1의 열처리보다 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의해 활성화를 위해 비교적 고온의 열처리 온도가 요구되는 각 게이트 전극 및 N형 저농도 확산층에는 비교적 고온의 열처리가 행하여지므로 게이트 전극의 공핍화를 방지할 수 있는 동시에 N형 저농도 확산층이 활성화되므로 N채널 트랜지스터의 채널저항이 감소된다.
P형 저농도 확산층, N형 고농도 확산층 및 P형 고농도 확산층에 대해서는, N형 저농도 확산층에 대한 것 보다도 저온의 열처리가 행하여지므로 N채널 트랜지스터 및 P채널 트랜지스터의 소스.드레인간의 펀치 드로우 전압의 열화를 방지하고 확산층의 불순물 활성화를 도모할 수가 있다.
CMOS 트랜지스터를 제조하는 제5의 방법에 의하면, 전기적 특성 및 신뢰성이 우수한 LDD구조의 N채널 트랜지스터 및 P채널 트랜지스터로 된 극초소형의 CMOS 트랜지스터를 제조할 수가 있다.
본 발명의 CMOS 트랜지스터를 제조하는 제6의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들에 대해 제1의 열처리를 행하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 및 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 N형 저농도 확산층에 대해 상기 제1의 열처리보다 낮은 온도로 제2의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, N형 고농도 확산층 및 P형 고농도 확산층에 대하여 상기 제2의 열처리보다도 낮은 온도로 제3의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의해 비교적 고온의 열처리 온도가 요구되는 각 게이트 전극에는 비교적 고온의 열처리가 행하여지므로 게이트 전극의 공핍화를 방지할 수가 있다.
N형 저농도 확산층에는 제3의 열처리보다도 높은 열처리 온도의 제2의 열처리가 시행되어 N형 저농도 확산층의 불순물이 활성화되므로 N채널 트랜지스터의 채널 저항이 감소된다.
N형 고농도 확산층 및 P형 고농도 확산층에 대해서는 N형 저농도 확산층에 대한 것 보다도 저온의 열처리가 행하여지므로 P채널 트래지스터의 소스.드레인간의 펀치 드로우 전압의 열화를 방지하고 확산층의 불순물 활성화를 도모할 수가 있다.
CMOS 트랜지스터를 제조하는 제6의 방법에 의하면, LDD구조의 N채널 트랜지스터와 싱글 드레인 구조의 P채널 트랜지스터로 된 극초소형 CMOS 트랜지스터의 전기적 특성과 신뢰성이 향상된다.
본 발명의 CMOS 트랜지스터를 제조하는 제7의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들 및 상기 N형 저농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 N채널 트랜지스터의 상기 게이트 전극의 특면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P형 고농도 확산층 및 상기 N형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의해 활성화를 위해 비교적 고온의 열처리 온도가 요구되는 각 게이트 전극 및 N형 저농도 확산층에는 비교적 고온의 열처리가 행하여지므로, 게이트 전극에 공핍화를 방지할 수 있는 동시에 N형 저농도 확산층의 불순물이 활성화되어 N채널 트랜지스터의 채널저항이 감소된다.
N형 고농도 확산층 및 P형 고농도 확산층에 대해서는 N형 저농도 확산층에 대한 것 보다도 저온의 열처리가 행하여지므로, N채널 트랜지스터 및 P채널 트랜지스터의 소스.드레인간의 펀치 드로우 전압의 열화를 방지하고 확산층의 불순물의 활성화를 도모할 수 있다.
CMOS 트랜지스터를 제조하는 제7의 방법에 의하면, LDD구조의 N채널 트랜지스터와 싱글 드레인 구조의 P채널 트랜지스터로 된 초소형 CMOS 트랜지스터의 전기적 특성과 신뢰성이 향상될 수 있다.
CMOS 트랜지스터의 제1 내지 제7의 제조방법에 있어서, 게이트 전극은 N형 또는 P형의 불순물이 도핑된 다결정 실리콘과 상기 다결정 실리콘상에 적충된 고융점금속 실리사이드로 구성된 적층 구조를 가지고 있으므로, 폴리사이드 게이트 전극을 갖는 초소형 CMOS 트랜지스터가 제조될 수 있다.
본 발병의 CMOS 트랜지스터를 제조하는 제8의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 다결정 실리콘층을 퇴적한 후에 상기 다결정 실리콘층상에 고융점 금속 실리사이드층을 퇴적하는 공정과, 상기 고융점 금속 실리사이드층상에 제1의 졀연막을 퇴적한 후에 상기 고융점 금속 실리사이드층 및 상기 제1의 절연막을 드라이 에칭하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들의 상면 침 양측면에 제2의 절연막을 퇴적하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극 및 N형 저농도 확산층에 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 고농도 확산층 및 상기 P형 고농도 확산층에 대해 상기 제1의 열처리 보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의해, 활성화를 위해 비교적 고온의 열처리를 요하는 게이트 전극 및 N형 저농도 확산층에 비교적 고온인 제1의 열처리가 행하여지므로, 그 게이트 전극의 공핍화를 방지할 수 있고 N형 저농도 확산층이 활성화되므로, N채널 트랜지스터의 채널저항이 감소된다. 이러한 경우에 있어, 제1의 열처리는, 게이트 전극의 윗면과 양 측면에 제2 절연막이 형성된 후에 행해진다. 즉 폴리사이드 게이트 전극을 구성하는 고융점 금속 실리사이드층이 제2절연막으로 커버된 후에 행하여지는 것이다. 따라서 고융점 금속 실리사이드층에 대한 이상 산화는 방지된다.
N형 고농도 확산층 및 P형 고농도 확산층에 대해서는, 열처리는 N형 저농도 확산층의 것 보다도 낮은 온도로 실행되기 때문에, 확산층의 불순물이 활성화되고, N채널 트랜지스터 및 P형 트랜지스터의 소스와 드레인간의 펀치 드로우 전압의 열화를 방지할 수가 있다.
CMOS 트랜지스터를 제조하는 제8의 방법에 의하면, LDD구조의 N채널 트랜지스터와 P채널 트랜지스터 및 폴리사이드게이트를 갖는 초소형 CMOS 트랜지스터의 전기적 특성과 신뢰성은 향상될 수 있다.
본 발명의 CMOS 트랜지스터를 제조하는 제9의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 다결정 실리콘층을 퇴적한 후에 상기 다결정 실리콘층상에 고융점 금속 실리사이드층을 퇴적하는 공정과, 상기 고융점 금속 실리사이드층상에 제1의 절연막을 퇴적한 후에 상기 고융점 금속 실리사이드층 및 상기 제1의 절연막을 드라이 에칭하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들의 상면 및 양측면에 제2의 절연막을 퇴적하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들 및 상기 N형 저농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 게이트 전극들의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 트레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 고농도 확산층 및 상기 P형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의해, 활성화를 위해 비교적 고온의 열처리가 요구되는 게이트 전극 및 N형 저농도 확산층에는 비교적 고온의 제1의 열처리가 행하여지기 때문에 게이트 전극의 공핍화 및 고융점 금속 실리사이드의 이상 산화는 방지되고, 상기 방법에서와 같이, N채널 트랜지스터의 채널저항을 감소할 수 있다.
또, N형 고농도 확산층 및 P형 고농도 확산층에 대해서는, N형 저농도 확산층에 대한 것 보다도 저온의 열처리가 행하여지므로 N채널 트랜지스터 및 P채널 트랜지스터의 소스.드레인간의 펀치 드로우 전압의 열화가 방지되고 확산층의 불순물의 활성화를 도모할 수가 있다.
CMOS 트랜지스터를 제조하는 제9의 방법에 의하면, 싱글 드레인 구조의 P채널 트랜지스터, LDD구조의 N채널 트랜지스터 및 폴리사이드 게이트 전극으로 된 초소형 CMOS 트랜지스터의 전기적 특성과 신뢰성이 향상될 수 있다.
CMOS 트랜지스터를 제조하는 제10의 방법은, 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극에 N형 고농도 불순물을 도핑하여 N형 게이트 전극을 형성하고, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 영역에 N형 고농도 불순물을 도핑하여 N형 고농도 확산층을 형성하는 공정과, 상기 N형 게이트 전극 및 상기 N형 고농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극에 P형 고농도 불순물을 도핑하여 P형 게이트 전극을 형성하고, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 영역에 P형 고농도 불순물을 도핑하여 P현 고농도 확산층을 형성하는 공정과, 상기 P형 게이트 전극 및 상기 P형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의해, N형 게이트 전극과 비교적 적은 확산계수의 N형 불순물이 도핑된 N형 고농도 확산층에 대해서는 비교적 고온의 열처리가 행하여지기 때문에 N형 불순물의 활성화를 충분히 도모할 수가 있다.
또, 확산계수가 비교적 큰 P형 불순물이 도핑된 P형 게이트 전극에 대해서는, 비교적 저온의 열처리가 행하여지기 때문에 P형 불순물이 게이트 산화막을 뚫고나가서 N형 확산층에 확산하여 한계치 전압이 변동하는 사태를 방지할 수가 있다.
또 확산계수가 비교적 큰 P형 불순물이 도핑된 P형 고농도 확산층에 대해서도 비교적 저온의 열처리가 행하여지기 때문에 P채널 트랜지스터의 소스.드레인간의 펀치 드로우 전압의 열화를 방지 수가 있다.
CMOS 트랜지스터를 제조하는 제10의 방법에 의하면, 듀얼 게이트 전극을 갖는 싱글 드레인 구조의 CMOS 트랜지스터의 전기적 특성과 신뢰성이 향상된다.
본 발명의 CMOS 트랜지스터를 제조하는 제11의 방법은, 반도체 기판상에 게이트 연막을 개재하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 N형 저농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극에 N형 불순물을 고농도로 도핑하여 N형 게이트 전극을 형성하고, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 영역에 N형 불순물을 고농도로 도핑하여 N형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 게이트 전극 및 상기 N형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극에 P형 불순물을 고농도로 도핑하여 P형 게이트전극을 형성하고, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 영역에 P형 불순물을 고농도로 도핑하여 P형 고농도 확산층을 형성하는 공정과, 상기 P형 게이트 전극 및 상기 P형 고농도 확산층에 대해 상기 제2의 열처리보다도 낮은 온도로 제3의 열처리를 행하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의해, 비교적 고온의 제1의 열처리가 N형 저농도 확산층에 대해서 행하여지므로, N형 저농도 확산층의 불순물은 완전히 활성화되고, N채널 트랜지스터의 채널저항이 감소된다. 비교적 큰 확산계수의 P형 불순물이 도핑되어 있으나 불순물 농도가 낮은 P형 저농도 확산층, 확산계수가 비교적 작은 N형 불순물이 도핑되 N형 게이트 전극 및 N형 고농도 확산층에 대해서 약간 고온의 열처리가 행하여지기 때문에, P형 저농도 확산층, N형 게이트 전극 및 N형 고농도 확산층의 불순물의 활성화를 정확하게 도모할 수가 있다.
비교적 확산계수가 큰 P형 불순물이 고농도로 도핑되어 있는 P형 게이트 전극 및 P형 고농도 확산층에 대해서는 비교적 저온의 열처리가 행하여지기 때문에 P형 불순물이 게이트 산화막을 뚫고나가서 N형 확산층에 확산하여 한계치 전압이 변동하는 사태를 방지할 수가 있다. 동시에 P채널 트랜지스터의 소스.드레인간의 펀치드로우전압의 열화를 방지할 수가 있다.
CMOS 트랜지스터를 제조하는 제11의 방법에 의하면, 듀얼 게이트 전극을 갖는 LDD구조의 CMOS트랜지스터의 전기적 특성과 신뢰성은 향상될 수 있다.
특히, 비교적 확산계수가 큰 P형 불순물이 고농도로 도핑되어 있는 P형 게이트 전극 및 P형 고농도 확산층에 대해서는 비교적 저온의 열처리가 행하여지기 때문에, P형 불순물이 게이트 산화막을 뚫고나가서 N형 확산층에 확산하여 한계치 전압이 변동하는 사태를 방지할 수 있는 동시에 P채널 트랜지스터의 소스.드레인간의 펀치 드로우 전압의 열화를 방지할 수 있다.
[실시예]
이하 본 발명에 관한 CMOS 트랜지스터의 제조방법의 각 실시예에 대해 설명한다.
본 발명은 CMOS 트랜지스터의 각 구성요소에 대하여 행하는 열처리공정을 복수개의 공정으로 나누어서 행하므로써 각 구성요소에 최적온도의 열처리를 가하는 것이 특징이다.
제6도는 이하에 설명하는 CMOS 트랜지스터의 제조방법중 싱글 게이트를 가지는 CMOS트랜지스터의 제조방법(제1, 제2, 및 제3의 실시예에 상당한다)의 각 공정의 흐름을 표시하고, 제7도는 듀얼 게이트를 가지는 CMOS 트랜지스터의 제조방법(제4 및 제5의 실시예에 상당한다)의 각 공정의 흐름을 표시하고 있다. 제8도는 싱글 게이트를 가지는 CMOS 트랜지스터의 각 구성요소에 대한 열처리공정을 표시하고 제9도는 듀얼 게이트를 가지는 CMOS 트랜지스터의 각 구성요소에 대해 행하는 열처리 공정을 표시하고 있다. 제10도는 CMOS 트랜지스터의 각 구성요소가 최적으로 되도록 한 열처리조건을 표시하고 있다. CMOS 트랜지스터의 미세도를 표시하는 게이트 길이와 각 구성요소에 대한 최적의 열처리 온도와의 관계를 표시하고 있다. 예를들면 이 도면에서 게이트 길이가 0.5미크론의 LDD구조로 CMOS 트랜지스터의 경우, 게이트 전극 및 N채널 트랜지스터의 LDD(저농도 확산층)에 대해서는 900℃가 최적의 열처리 온도이고, N채널 트랜지스터의 소스 및 드레인(고농도 확산층), P채널 트랜지스터의 LDD(저농도 확산층), P채널 트랜지스터의 소스 및 드레인(고농도 확산층)에 대해서는 850℃가 최저의 열처리 온도인 것을 표시하고 있다.
듀얼 게이트를 갖는 CMOS 트랜지스터의 경우, N채널 트랜지스터의 게이트 전극에 N형 불순물을 도핑하고 P채널 트랜지스터의 게이트 전극에 P형의 불순물을 도핑한다. 각각의 게이트 전극에 도핑되는 불순물의 활성화를 위한 열처리에 있어서는 N채널 트랜지스터와 P채널 트랜지스터에 따라 최적의 열처리 온도가 다르게 된다.
[실시예 1]
이하 제1의 실시예에 따른 CMOS 트랜지스터의 제조방법을 도면을 참조하여 설명한다.
제1도(a)∼(g)는 폴리사이드 게이트 전극으로 구성된 싱글 게이트를 갖는 싱글드레인 구조의 CMOS 트랜지스터의 제조방법의 각 공정을 도시한 요부단면도이다.
우선 제1도(a)에 도시한 것과 같이 P형 실리콘 기판(1)상에 P형 확산층(2) 및 N형 확산층(3)을 각각 형성한 후 약 700nm의 막두께를 가지는 LOCOS산화막(4) 및 약 20nm의 막두께를 가지는 게이트 산화막(5)을 각각 소정의 영역에 형성한다.
다음은, 제1도(b)에 도시한 것과 같이 감압CVD법에 의해 다결정 실리콘층(6)을 250nm의 막두께로 퇴적한다. 다결정 실리콘층(6)상에 예를들면 감압CVD법에 의해서 텅스텐실리사이드(tungsten silicide) 등의 고융점 금속 실리사이드층(7)을 퇴적한 후에 비소와 같은 N형 불순물은 이온주입법에 의해서 가속에너지가 40KeV이고 4×1015cm-2도우즈(dose)를 갖는 고융점 금속 실리사이드층(7)으로 도핑된다. 이 N형 불순물은 나중의 공정에서 행하여지는 모든 공정마다 다결정 실리콘층(6)중에 확산되어 활성화된다. 그후, 고융점 금속 실리사이드층(7)상에 제1의 절연막(8)이 150nm의 막두께로 퇴적된다.
다음은 소정의 레지스트패턴을 형성한 후(도면에 포시되지 않음), 제1도(c)에 도시한 것과 같이 드라이에칭 기술을 사용하여 게이트패터닝을 행한다. 이때, 게이트 전극의 측면에서 고융점 금속 실리사이드층(7)이 노출되어 있고, 이 상태로 열처리를 행하면 고융점 금속 실리사이드층(7)이 이상 산화를 일으키므로, 이 시점에서는 열처리를 행할 수 없다.
다음은 제1도(d)에 도시한 것과 같이 제2의 절연막(9)을 20nm의 막두께로 퇴적한다. 그후, N형 채널 트랜지스터 영역에 게이트 전극, 제1의 절연막(9)(수직부) 및 레지스트패턴(도면에 포시되지 않음)을 마스크로 사용하여 이온주입법에 의해 N형 불순물인 비소이온을 가속에너지 40KeV, 도우즈량 5×1015cm-2로 주입하는 것에 의해 P형 확산층(2)상에 N형 고농도 확산층(13)을 형성한 후, 게이트 전극 및 N형 고농도 확산층(13)을 활성화하기 위한 제1의 열처리는 900℃온도에서 20분 정도 행한다.
다음은 제1도(e)에 도시한 것과 같이 P형채널 트랜지스터영역에 게이트 전극, 제2의 절연막(9)(수직부) 및 레지스트패턴(도면에 표시되지 않음)을 마스크로 사용하여 이온주입법에 의해 P형 불순물인 붕소이온을 가속에너지 20KeV, 도우즈량 5×1015cm-2로 주입하여 P형 고농도 확산층(14)을 형성한다.
다음은 제1도(f)에 도시한 것과 같이 제2의 절연막(9)상에 층간 절연막(15)을 형성한 후, 활성화와 층간 절연막(15)의 평탄화를 위해서 제2의 열처리를 850℃온도에서 30분간 행한다.
마지막으로 제1도(g)에 도시한 것과 같이, 콘택트홀 및 금속배선패턴(16)을 형성하고, 폴리사이드 게이트 전극을 가지는 싱글드레인구조의 CMOS 트랜지스터를 얻는다.
게이트 전극의 공핍화를 방지할 수 있는 정도로 게이트불순물을 활성화하기 위해서는 약 900℃정도의 비교적 고온의 열처리가 필요하다. 그런데, 층간 절연막(15)을 형성한 후에 즉, P형 고농도 확산층(14)이 형성된 후에 비교적 고온의 열처리를 행하면, P형 고농도 확산층(14)중의 붕소의 확산계수가 크기 때문에 앝은 접합이 형성되지 않고 소스.드레인간의 펀치드로우전압이 열화되므로 초소형 CMOS 트랜지스터의 실현이 불가능하게 된다.
그래서 제1실시예에서는 특히 제2의 절연막(9)을 고융점 금속 실리사이드층(7)이 표면에 노출하지 않을 정도로 형성한 후에 제1의 열처리에 의해 N채널 트랜지스터의 소스.드레인이 되는 N형 고농도 확산층(13)의 활성화 및 게이트 전극의 활성화를 행하고 있다. 이와같이 제2의 절연막(9)을 형성한 후에 비교적 고온의 열처리가 행하여지기 때문에 고융점 금속 실리사이드층(7)의 이상 산화를 방지하고, 불순물의 활성화가 가능하게 된다.
또, 제2의 열처리는 P형 고농도 확산층(14)의 불순물을 활성화시키므로 초소형 CMOS 트랜지스터의 실현이 가능하게 된다.
더욱이, 제6도에 도시한 것과 같이 제1 실시예의 변형예로서 게이트 전극 형성 후이고 N형 고농도 확산층(13)을 형성하기 전에 비교적 고온의 제1의 열처리를 행하여 N형 고농도 확산층(13)을 형성한 후에 제1의 열처리 보다도 약간 저온의 제2의 열처리를 하여도 좋다. 이경우에는 제1실시예에 대한 제2의 열처리는 필연적으로 제3의 열처리로 된다.
게이트 길이가 더욱 미세하게 되면 비교적 확산계수가 작은 비소가 도핑된 N채널 트랜지스터의 소스.드레인이 되는 N형 고농도 확산층(13)에 있어서도 소스.드레인간의 펀치드로우전압이 열화된다. 따라서, N형 고농도 확산층(13)을 형성하기 위한 열처리와, 게이트 전극을 활성화하기 위한 열처리는 나누어 실행된다. 제1의 열처리를 행한 후에, N형 고농도 확산층(13)을 형성하고, 상기 N형 고농도 확산층(13)을 활성화하기 위한 열처리를 제1의 열처리보다도 낮고 제3의 열처리보다도 높은 온도로 행하면 더욱 초소형 CMOS 트랜지스터의 실현이 가능하게 된다.
[실시예 2]
이하, 제2의 실시예에 따른 CMOS 트랜지스터의 제조방법을 도면을 참조하여 설명한다.
제2도(a)∼(j)는 폴리사이드 게이트 전극으로 되는 싱글 게이트를 가지는 LDD 구조의 CMOS 트랜지스터의 제조방법의 각 공정들을 도시한 요부단면도이다.
우선, 제1의 실시예와 마찬가지로 제2도 (a), (b), (c)에 도시한 것과 같이 P형 실리콘기판(1)상에 P형 확산층(2), N형 확산층(3), LOCOS산화막(4), 게이트 산화막(5), 다결정 실리콘층(6), 고융점 금속 실리사이드층(7) 및 제1의 절연막(8)을 각각 형성한다.
다음은 제2도(d)에 도시한 것과 같이, 제2의 절연막(9)을 20nm의 막두께로 퇴적한다. 다음은 제2도(e)에 도시한 것과 같이 소정의 레지스트패턴(도면에 표시되지 않음)을 형성한 후, N채널 MOS트랜지스터로 되는 P형 확산층(2) 상에 상기 레지스트 패턴, 게이트 전극 및 제2의 절연막(9)(수직부)을 마스크로 사용하여 이온주입법에 의해 예를들면, 인(p) 이온등의 N형 불순물이 가속에너지 40KeV, 도우즈량 4×1013cm -2으로 주입하여 P형 확산층(2)상에 N형 저농도 확산층(10)을 형성한 후, 활성화를 위한 제1의 열처리는 900℃에서 20분 동안 행한다.
약 900℃의 온도하에서 20분 동안의 비교적 고온의 열처리는 얕은 접합을 필요로 하는 P형 저농도 확산층(11)(제5도(c)참조), N형 고농도 확산층(13)(제6도(a)참조) 및 P형 고농도 확산층(14)(제6도(b)참조)이 형성된 후에 행하는 것은 피하는 것이 바람직하다. 왜냐하면 이후의 열처리 공정에 있어 열처리 온도가 보다 낮은 온도로 제약되기 때문이다. 900℃의 비교적 높은 온도하에 있어 20분간의 열처리에 의해 N형 저농도 확산층(10)의 불순물이 활성화되어 채널저항이 감소되는 동시에, 이온주입에 의해 흐트러진 결정성이 회복되므로 이동성이 개선된다.
특히, 900℃의 온도하에서 20분이라고 하는 비교적 고온의 열처리에 의해서 다결정 실리콘층(6)과 고융점 금속 실리사이드층(7)으로 되는 게이트 전극의 저항이 감소되는 동시에 게이트불순물이 활성화되기 때문에 게이트 전극의 공핍화를 방지할 수도 있다. 그리고, 소정의 레지스트패턴(도면에 표시되지 않음)을 형성한 후, 제2도(f)에 도시한 것과 같이 P형채널 MOS트랜지스터로 되는N형 확산층(3)상에, 상기 레지스트패턴, 게이트 전극 및 제2의 절연막(9)(수직부)을 마스크로 사용하여 이온주입법에 의해, 예르들면 붕소이온 등의 P형 불순물을 가속에너지 20KeV, 도우즈량 2×1013cm-2로 주입하여 P형 저농도 확산층(11)을 형성한다.
다음은, 제2의 절연막(9)의 표면에 산화막을 200cm의 막두께로 퇴적한 후, 에치백법을 사용하여 상기 산화물을 에칭하여 제2도(g)에 도시한 것과 같이 게이트 전극의 측면에 측벽(12)을 형성한다. 이때, 고융점 금속 실리사이드층(7) 상면에는 제1의 절연막(8)이 형성되어 있으므로 통상 행하여지고 있는 20%정도의 오버에칭에 의해서는 고융점 금속 실리사이드층(7) 상면이 노출되는 일은 없다.
그리고 N형 채널 트랜지스터 영역에 게이트 전극, 측벽(12) 및 레지스트패턴(도면에 포시되지 않음)을 마스크로 사용하여 이온주입법에 의해 N형 불순물인 비소이온을 가속에너지 40KeV,도우즈량 5×1015cm-2로 주입함으로써 N형 고농도 확산층(13)을 형성한다. 다음은, 제2도(h)에 도시한 것과 같이 P형채널 트랜지스터영역에 게이트 전극, 측벽(12) 및 레지스트패턴(도면에 표시되지 않음)을 마스크로 사용하여 이온주입법에 의해 P형 불순물인 붕소이온을 가속에너지 200KeV, 도우즈량 5×1015cm-2로 주입하므로서 P형 고농도 확산층(14)을 형성한다.
다음은 제2도(i)에 도시한 것과 같이 충간 절연막(15)을 형성한 후, 활성화와 층간 절연막(15)의 평탄화를 위하여 제2의 열처리를 850℃에서 30분 동안 행한다. 마지막으로, 제2도(j)에 도시한 것과 같이 콘택트홀 및 금속배선패턴(16)을 형성하여 폴리사이드 게이트 전극을 가지는 LDD구조의 CMOS 트랜지스터를 얻는다.
게이트 전극의 공핍화를 방지할 수 있는 정도로 게이트불순물을 활성화하기 위해서는 900℃정도의 비교적 고온의 열처리가 필요하다. 그런데, 폴리사이드 게이트의 경우, 고융점 금속 실리사이드층(7)이 표면에 노출한 상태로 열처리를 행하면 이상 산화가 발생하기 때문에 종래의 방법에 의하면 게이트불순물의 활성화를 위한 열처리는 측벽(12)으로 되는 산화막의 형성후나 또는 층간절연막(15)의 형성후에 행하지 않으며 안된다.
게다가, 900℃정도의 비교적 고온의 열처리를 행하면 P형 저농도 확산층(11)중 및 P형 고농도 확산층(14) 중의 붕소의 확산계수가 크기 때문에 얕은 접합의 형성이 되지 않고 소스.드레인간의 펀치드로우전압이 열화된다.
더욱이, 게이트 길이가 하프미크론 이하로 미세하게 되면 비교적 확산계수가 작은 비소가 도입된 N채널 트랜지스터의 소스.드레인이 되는 N형 고농도 확산층(13)에 있어서도 소스.드레인 간의 펀치드로우전압이 열화되어 초소형 CMOS 트랜지스터의 실현이 불가능하다.
제2의 실시예에서는 특히 제2의 절연막(9)을 형성하여 고융점 금속 실리사이드층(7)이 표면에 노출하지 않은 상태로 해두고서 게이트 전극에 대해 비교적 고온의 열처리를 행하고 있기 때문에 고융점 금속 실리사이드층(7)의 이상 산화를 방지하고 게이트불순물의 활성화가 가능하게 된다.
또, N채널 트랜지스터의 소스.드레인이 되는 N형 저농도 확산층(10)에 비교적 고온의 열처리를 행하고 있기 때문에 N형 저농도 확산층(10)의 불순물을 충분히 활성화 할 수 있으므로 채널저항이 감소된다. 한편, P형 저농도 확산층(11), N형 고농도 확산층(13) 및 P형 고농도 확산층(14)의 활성화는 비교적 저온인 제2의 열처리에 의해 행하므로 N채널 트랜지스터 및 P채널 트랜지스터의 소스.드레인간의 펀치드로우전압은 열화되지 않고 초소형 CMOS 트랜지스터의 실현이 가능하게 된다.
제6도에 표시한 것과 같이, 제2의 실시예의 변형예로서 게이트 전극형성후이고 N형 저농도 확산층(10)을 형성하기 전에 비교적 고온의 제1의 열처리를 행하여 게이트불순물을 활성화하여서 N형 저농도 확산층(10)을 형성하고, 상기 N형 저농도 확산층(10)에 대해 제1의 열처리보다도 약간 저온의 제2의 열처리를 행하여도 좋다. 이 경우에는, 제2실시예에 대한 제2의 열처리는 필연적으로 제3의 열처리가 된다.
게이트 길이가 더욱 미세하게 되면, N채널 트랜지스터의 소스.드레인이 되는 N형 저농도 확산층(10)에 있어서도 보다 얕은 접합의 형성이 한계로 되어, 소스.드레인간의 펀치드로우전압이 열화하게 된다. 따라서, N형 저농도 확산층(10)을 형성하기 위한 열처리와, 게이트 전극을 활성화하기 위한 열처리를 나누어서 행하고, 제1의 열처리를 행한 후에 N형 저농도 확산층(10)을 형성하고, 상기 N형 저농도 확산층(10)을 활성화하기 위한 열처리를 제1의 열처리보다도 낮게 제3의 열처리보다는 높은 온도로 행하므로서, 더욱 초소형의 CMOS 트랜지스터의 실현이 가능해진다.
[실시예 3]
이하, 제3의 실시예에 따른 CMOS 트랜지스터의 제조방법을 도면을 참조하여 설명한다.
제3도(a)-(i)는 폴리사이드전극으로 되는 싱글 게이트를 가지고, N채널 트랜지스터는 LDD구조로 P채널 트랜지스터는 싱글드레인구조인 CMOS 트랜지스터의 제조방법의 각 공정을 도시한 요부단면도이다.
제3도(a), (b), (c), (d), (e)에 표시한 것과 같이, 제2실시예와 동일하게 P형 실리콘기판(1)상에, P형 확산층(2), N형 확산층(3), LOCOS산화막(4), 게이트 산화막(5), 다결정 실리콘층(6), 고융점 금속 실리사이드층(7), 제1의 절연막(9) 및 N형 저농도 확산층(10)을 각각 형성한 후, 활성화를 위한 제1의 열처리를 900℃온도에서 20분간 행한다.
다음은 제2의 절연막(9)의 표면에 산화막을 200nm의 막두께로 퇴적한 후, 에칭법을 사용하여 상기 산화막을 에칭하는 것에 의해 제3도(f)에 도시한 것과 같이 게이트 전극의 측면에 측벽(12)을 형성한다. 이때, 고융점 금속 실리사이드층(7)의 상면에는 제1의 절연막(8)이 형성되어 있으므로, 통상 행하여지고 있는 20%정도의 오버에칭에 의해 고융점 금속 실리사이드층(7)의 상면이 노출하는 일은 없다. 그후, N형 채널트랜지스터영역에 게이트 전극, 측벽(12) 및 레지스트패턴(도면에 표시되지 않음)을 마스크로 사용하고, 이온주입법에 의해 N형 불순물인 비소이온을 가속에너지 40KeV, 도우즈량 5×1015cm-2로 주입하여 N형 고농도 확산층(13)을 형성한다.
다음은 제3도(g)에 도시한 것과 같이, P형채널 트랜지스터영역에 게이트 전극, 측벽(12) 및 레지스트패턴(도면에 표시되지 않음)을 마스크로 사용하여, 이온주입법에 의해P형 불순물인 붕소이온을 가속에너지 20KeV, 도우즈량 5×1015cm-2로 주입하여 P형 고농도 확산층(14)을 형성한다.
다음은 제3도(h)에 도시한 것과 같이 층간 절연막(15)을 형성한 후, 활성화와 층간절연막(15)의 평탕화를 겸한 제2의 열처리를 850℃온도에서 30분간 행한다. 그후, 콘택트홀 및 금속배선패턴(16)을 형성하여, 제3도(i)에 도시한 것과 같은 CMOS 트랜지스터를 얻는다.
게이트 전극의 공핍화를 방지할 수 있는 정도로 게이트불순물을 활성화하기 위해서는, 900℃정도의 비교적 고온의 열처리가 필요하다. 그런테, 폴리사이드게이트의 경우, 고융점 금속 실리사이드층(7)이 표면에 노출한 상태로 열처리를 행하면 이상 산화가 발생하기 때문에, 종래의 방법에 의하면, 활성화를 위한 제2의 열처리는 측벽(12)으로 되는 산화막의 형성후나 또는 층간 절연막(15)의 형성후에 행해져야 한다.
또, 900℃정도의 비교적 고온의 열처리를 행하면, P형 고농도 확산층(14)중의 붕소는 확산계수가 크기 때문에, 얕은 접합의 형성이 되지 않고, 소스.드레인간의 펀치드로우전압이 열화된다. 더욱이, 게이트 길이가 하프미크론 이하로 미세하게되면, 비교적 확산계수가 작은 비소가 도핑된 N채널 트랜지스터의 소스.드레인으로 되는 N형 고농도 확산층(13)에 있어서도 소스.드레인간의 펀치드로우전압이 열화되어, 초소형 CMOS 트랜지스터의 실현이 불가능하게 된다.
제3의 실시예에서는, 특히 제2의 절연막(9)을 형성하여 고융점 금속 실리사이드층(7)이 표면에 노출되지 않는 상태로 해두고서 게이트 전극에 대해서 비교적 고온의 열처리를 행하고 있기 때문에, 고융점 금속 실리사이드층(7)의 이상 산화를 방지하고, 게이트불순물의 활성화가 가능하게 된다.
P형 고농도 확산층(14) 및 N형 고농도 확산층(13)의 활성화는 비교적 저온인 제2의 열처리에 의해 행하고 있으므로, 초소형 CMOS 트랜지스터의 실현이 가능하게 된다.
제6도에 도시한 것과 같이, 제3의 실시예의 변형예로서 게이트 전극형성후이고 N형저농도 확산층(10)을 형성하기 전에 비교적 고온의 제1의 열처리를 행하여 게이트불순물을 활성화되게 하여, N형 저농도 확산층(10)을 형성하고, 상기 N형 저농도 확산층(10)에 대해 제1의 열처리보다도 약간 저온의 열처리를 행하여도 좋다. 이 경우에는 제3의 실시예에 대한 제2의 열처리는 필연적으로 제3의 열처리로 된다.
게이트 길이가 더욱 미세하게 되면, N채널 트랜지스터의 소스.드레인으로 되는 N형 저농도 확산층(10)에 있어서도, 보다 얕은 접합의 형성이 한계로 되어 소스.드레인간의 펀치드로우전압이 열화된다. 따라서, N형 저농도 확산층(10)을 형성하기 위한 열처리와, 게이트 전극을 활성화하기 위한 열처리를 나누어서 행하고 제1의 열처리를 행한 후에 N형 저농도 확산층(10)을 형성하고, 상기 N형 저농도 확산층(10)을 활성화하기 위한 열처리를 제1의 열처리보다도 낮고 제3의 열처리보다는 높은 온도로 행하는 것에 의해, 보다 초소형의 CMOS 트랜지스터의 실현이 가능하다.
[실시예 4]
이하, 제4실시예에 따른 CMOS 트랜지스터의 제조방법을 도면을 참조하여 설명한다.
제4도(a)-(g)는 폴리사이드 게이트 전극으로 되는 듀얼 게이트를 가지는 싱글드레인구조의 CMOS 트랜지스터의 각 제조공정을 도시한 요부단면도이다.
제4도(a)에 도시한 겻과 같이, P형 실리콘기판(1)상에 P형 확산층(2) 및 N형 확산층(3)을 각각 형성한 후, 막두께 약 700nm의 LOCOS산화막(4) 및 막두께 약 20nm의 게이트 산화막(5)을 각각 소정의 영역에 형성한다.
다음은 제4도 (b)에 도시한 것과 같이 감압CVD법에 의해 다결정 실리콘층(6)을 250nm의 막두께로 퇴적한 후, 다결정 실리콘층(6)상에 예를들면 텅스텐실리사이드(tungsten silicide)층(7)을 를들면 감압CVD법에 의해 20nm의 막두께로 형성한다.
소정의 레지스트패턴을 형성한 후(도면에 표시되지 않음), 제4도(c)에 도시한것과 같이 드라이에칭기술을 사용하여 게이트패터닝을 행한다.
다음은 제4도(d)에 도시한 것과 같이 절연막(9)을 20nm의 막두께로 퇴적한다. 그후, N형 채널트랜지스터영역 및 게이트 전극에 절연막(9)(수직부) 및 레지스트패턴(도면에 표시되지 않음)을 마스크로 사용하여, 이온주입법에 의해 N형 불순물인 비소이온을 가속에너지 40KeV, 도우즈량 5×1015cm-2로 주입함으로써 N형 고농도 확산층(13)을 형성하는 동시에 N채널 트랜지스터의 게이트 전극에의 N형 불순물의 도핑을 행한다.
다음은 활성화를 위한 제1의 열처리를 900℃온도에서 20분간 행한다. 이 900℃의 온도하에서 20분간의 비교적 고온의 열처리는 얕은 접합을 필요로하는 P형 고농도 확산층(14)이 형성된 후에 도핑하는 것은 될 수 없다. 그 이유는, P형 고농도 확산층(14)이 형성된 후에 열처리를 행하는 경우에는 이 열처리의 열처리 온도가 낮은 온도로 제약되기 때문이다.
예를들면, 붕소와 같은 확산계수가 큰 불순물이 P채널 트랜지스터의 게이트 전극에 도핑된 후에 비교적 고온의 열처리를 행하면, 붕소가 게이트 산화막을 뚫고나가 N형 확산층(3)에 확산되어 한계치 전압의 변동이 발생하게 된다. 이 900℃의 온도하에서 20분간이라는 비교적 고온의 열처리에 의한 활성화를 P채널 트랜지스터의 게이트 전극에 도핑된 불순물에 대해 행하지 않고, N채널 트랜지스터의 게이트 전극에 도핑된 불순물에만 행함으로써 다결정 실리콘층(6)과 고융점 금속 실리사이드층(7)에 의해 구성되는 게이트 전극의 저항을 감소할 수 있는 동시에 전극의 공핍화를 방지할 수 있다.
다음은 제4도(e)에 도시한 것과 같이, P형 채널 CMOS 트랜지스터영역 및 게이트 전극에 절연막(9)수직부 및 레지스트패턴(도면에 표시되지 않음)을 마스크로 사용하여 이온주입법에 의해 P형 불순물인 붕소이온을 가속에너지 20KeV, 도우즈량 5×1015cm-2로 주입함으로써 P형 고농도 확산층(14)을 형성한다.
다음은 제4도(f)에 도시한 것과 같이 층간절연막(15)을 형성한 후, 활성화와 층간 절연막(15)의 평탄화를 겸한 제2의 열처리를 850℃온도에서 30분간 행한다.
최종적으로 제4도(g)에 도시한 것과 같이 콘택트홀 및 금속배선패턴(16)을 형성하여 폴리사이드전극으로 되는 듀얼 게이트를 가지는 싱글드레인구조의 CMOS 트랜지스터를 얻는다. P형 고농도 확산층(14)중 및 P형 채널 트랜지스터의 게이트 전극중에 도입되는 붕소등의 불순물은 확산계수가 크기 때문에, P형 채널 트랜지스터의 게이트 전극중에 도핑되는 불순물을 N형 고농도 확산층(13) 중 및 N형 채널트랜지스터의 게이트 전극중에 도핑되는 불순물을 활성화하기 위한 열처리의 온도에 의해 활성화되면, 얕은 접합의 형성이 불가능하게 되는 동시에, 게이트불순물이 P형 채널 트랜지스터의 게이트 산화막을 뚫고나가 N형 확산층(3)에 확산된다.
그런데, 제4 실시예에 있어서는, P형 채널 트랜지스터의 게이트불순물을 비교적 저온의 제2의 열처리에 의해 활성화하기 위해 얕은 접합의 형성이 가능하게 되어 게이트불순물이 게이트 산화막을 뚫고 나가는 일은 없다. 이것에 의해 N채널 및 P채널의 양쪽이 우수한 특성을 가지는 초소형 듀얼 게이트의 CMOS 트랜지스터를 실현할 수 있다.
[실시예 5]
이하, 제5의 실시예에 따른 CMOS 트랜지스터의 제조방법을 도면을 참조하여 설명한다.
제5도(a)∼(j)는 폴리사이드 게이트 전극으로 되는 듀얼 게이트를 가지는 LDD 구조의 CMOS 트랜지스터의 요부단면도이다.
우선 제5도(a)(b)(c)에 도시한 것과 같이 P형 실리콘기판(1)상에 P형 확산층(2), N형 확산층(3), LOCOS산화막(4), 게이트 산화막(5), 다결정 실리콘층(6), 고융점 금속 실리사이드층(7)을 각각 형성한 후, 드라이에칭기술을 사용하여 게이트패터닝을 행한다.
다음은, 제5도(d)에 도시한 것과 같이 절연막(9)을 20nm의 막두께로 퇴적한다.
다음은 제5도(e)에 도시한 것과 같이 소정의 레지스트패턴(도면에 표시되지 않음)을 형성한 후, N형채널 CMOS 트랜지스터로 되는 P 형확산층(2)상에 절연막(9)(수직부), 게이트 전극 및 상기 레지스트패턴을 마스크로 사용하여 이온주입법에 의해인 (P)이온 등의 N형 불순물을 가속에너지 40KeV, 도우즈량 4×1013cm-2로 주입함으로써 P형 확산층(2) 상에 N형 저농도 확산층(10)을 형성한 후, 활성화를 위한 제1의 열처리를 900℃온도에서 20분간 행한다.
이 900℃의 온도하에서 20분이라는 비교적 고온의 열처리는 얕은 접합을 필요로하는 P형 저농도 확산층(11), N형 고농도 확산층(13) 및 P형 고농도 확산층(14)이 형성된 후에 도핑하는 것은 피하는 것이 바람직하다. 그 이유는, 이들의 확산층이 형성된 후에 열처리를 행하는 경우에는 이 열처리에 있어서의 열처리 온도가 저온으로 제한되기 때문이다.
또, 예를들면 붕소와 같은 확산계수가 큰 불순물이 P채널 트랜지스터의 게이트 전극에 도입된 후에 비교적 고온의 열처리를 하면, 붕소가 게이트 산화막을 뚫고나가서 N형 확산층(3)에 확산되고 한계치 전압의 변동이 발생된다. 따라서, 제1의 열처리는 P채널 트랜지스터의 게이트 전극에 불순물이 도입도기 전에 행하는 것이 바람직하다.
또, 900℃의 온도하에서 20분이라는 비교적 고온의 열처리에 의해 N형 저농도 확산층(10)의 불순물이 활성화되어 채널저항이 감소되는 동시에 이온주입에 의해 흐트러진 결정성이 회복되므로 이동도가 개선된다.
다음은, 제5도(f)에 도시한 것과 같이 소정의 레지스트패턴(도면에 표시되지 않음)을 형성한 후에 P형 채널 CMOS 트랜지스터로되는 N형 확산층(3)상에 절연막(9)(수직부), 게이트 전극 및 상기 레지스트패턴을 마스크로 사용하여 이온주입법에 의해 예를들면 붕소이온 등의 P형 불순물을 가속에너지 20KeV,도우즈량 2×1013cm-2로 함으로써 P형 저농도 확산층(11)을 형성한다.
다음은, 절연막(9)의 표면에 산화막을 200cm의 막두께로 퇴적한 후, 에치백법을 사용하여 상기 산화막을 에칭하는 것에 의해 제5도(g)에 도시한 것과 같이 게이트 전극의 측면에 측벽(12)을 형성한다. 그후 N형 채널트랜지스터영역 및 게이트 전극에 게이트 전극, 절연막(9)(수직부) 및 레지스트패턴(도면에 표시되지 않음)을 마스크로 사용하여 이온주입법에 의해 N형 불순물인 비소이온을 가속에너지 40KeV, 도우즈량 5×1015cm-2로 주입함으로써 N형 고농도 확산층(13)을 형성하는 동시에 N채널 트랜지스터의 게이트 전극에의 N형 불순물의 도핑을 행한다.
다음은 활성화를 위한 제2의 열처리를 875℃온도에서 20분간 행한다. 이 875℃의 온도하에 있어 20분이란 약간 고온의 열처리는 얕은 접합을 필요로하는 P형 고농도 확산층(14)이 형성된 후에는 도핑할 수는 없다. 그 이유는, P형 고농도 확산층(14)이 형성된 후에 열처리를 행하는 경우에는 이 열처리에 있어 열처리 온도가 보다 저온으로 제한되기 때문이다.
예를들면 붕소와 같은 확산계수가 큰 불순물이 P채널 트랜지스터의 게이트 전극에 도핑된 후에 약간 고온의 열처리를 행하면 붕소가 게이트 산화막을 뚫고 나가서 N형 확산층(3)에 확산되어 한산치 전압의 변동을 발생한다. 이 875℃의 온도하에서 20분이란 약간 고온의 열처리에 의한 활성화를 P채널 트랜지스터의 게이트 전극에 도핑된 불순물에 대해 행하지 않고 N채널 트랜지스터 게이트 전극에 도입된 불순물에게만 형성하므로, 다결정 실리콘층(6)의 고융점 금속 실리사이드층(7)에 의해 구성되는 게이트 전극의 저항이 확실히 감소하는 동시에 게이트 전극의 공핍화를 방지할 수 있다.
제5도(h)에 표시한 것과 같이, P형 채널 CMOS 트랜지스터영역 및 게이트 전극에 게이트 전극, 절연막(9)(수직부) 및 레지스패턴(도면에 표시되지 않음)을 마스크로 사용하여 이온주입법에 의해 P형 불순물인 붕소이온을 가속에너지 20KeV, 도우즈량 5×1015cm-2로 주입함으로써 P형 고농도 확산층(14)을 형성한다.
다음은 제5도(i)에 표시한 것과 같이, 층간 절연막(15)을 형성한 후에, 활성화와 층간 절연막(15)의 평탄화를 겸한 제3의 열처리를 850℃온도에서 30분간 행한다.
최종적으로, 제5도(j)에 도시한 것과 같이, 콘택트홀 및 금속배선패턴(16)을 형성하여, 폴리사이드 게이트 전극으로 되는 듀얼 게이트를 가지는 싱글드레인구조의 CMOS 트랜지스터를 얻는다.
P형 고농도 확산층(14)중 및 P형 채널트랜지스터의 게이트 전극중에 도핑되는 붕소 등의 불순물은 확산계수가 크기 때문에, P채널 트랜지스터의 게이트 전극중에 도핑되는 불순물을 N형 고농도 확산층(13) 및 N형 채널 트랜지스터의 게이트 전극중에 도핑되는 불순물을 활성화하기 위한 열처리 온도에 의해 활성화하면, 얕은 접합의 형성이 불가능하고, 게이트불순물이 P형 채널 트랜지스터의 게이트 산화막을 뚫고 나가 N형 확산층(3)에 확산한다. 그런데, 제5실시예에 있어서는, P형 채널트랜지스터의 게이트불순물을 약간 고온의 제2의 열처리에 의해 활성화하기 때문에, 얕은 접합의 형성이 가능하게 되고, 게이트불순물이 게이트 산화막을 뚫고 나가는일은 없다. 이것에 의해, N채널 및 P채널의 양쪽이 우수한 특성을 가지는 초소형 듀얼 게이트의 CMOS 트랜지스터를 실현할 수 있다.
제1∼제5의 실시예에 있어서는, 폴리사이드 게이트 전극을 가지는 CMOS 트랜지스터였으나, 이것에 대신하여, 통상 사용되는 폴리실리콘 게이트 전극을 가지는 CMOS 트랜지스터이더라도 좋다. 또, 살리사이드(salicide)게이트 전극을 가지는 CMOS 트랜지스터이더라도 동일하다.

Claims (18)

  1. 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 게이트 전극들에 대한 열처리중 상기 N형 고농도 확산층에 대한 열처리 및 상기 P형 고농도 확산층에 대한 열처리인 적어도 2개의 열처리를 상호 독립하여 행하는 공정을 포함하고, 나중에 행하는 열처리를 먼저 행하는 열처리보다 낮은 온도로 행하는 것을 특징으로 하는 초소형 트랜지스터의 제조방법.
  2. 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들에 대해 제1의 열처리를 행하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 N형 고농도 확산층에 대해 상기 제1의 열처리보다 낮은 온도로 제2의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 고농도 확산층에 대해 상기 제2의 열처리보다 낮은 온도로 제3의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  3. 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 게이트 전극들 및 N형 고농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  4. 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들에 대해 제1의 열처리를 행하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 N형 저농도 확산층에 대해 상기 제1의 열처리보다 낮은 온도로 제2의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 고농도 확산층 및 상기 P형 고농도 확산층에 대해 상기 제2의 열처리보다도 낮은 온도로 제3의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  5. 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들 및 N채널 트랜지스터의 상기 N형 저농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 저농도 확산층을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 고농도 확산층 및 상기 P형 고농도 확산층에 대해 상기 제1의 열처리보다 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  6. 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들에 대해 제1의 열처리를 행하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 N형 저농도 확산층에 대해 상기 제1의 열처리보다 낮은 온도로 제2의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, N형 고농도 확산층 및 P형 고농도 확산층에 대하여 상기 제2의 열처리보다도 낮은 온도로 제3의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  7. 반도체 기판상에 게이트 절연막을 개지하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들 및 상기 N형 저농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 N채널 트랜지스터의 상기 게이트 전극의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P형 고농도 확산층 및 상기 N형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  8. 제 1항에 있어서, 상기 게이트 전극들은 N형 또는 P형의 불순물이 도핑된 다결정 실리콘과 상기 다결정 실리콘상에 적층된 고융점 금속 실리사이드로 구성된 적층 구조를 갖는 것을 특징으로 하는 마이크로 트랜지스터의 제조방법.
  9. 반도체 기판상에 게이트 절연막을 개재하여 다결정 실리콘층을 퇴적한 후에 상기 다결정 실리콘층상에 고융점 금속 실리사이드층을 퇴적하는 공정과, 상기 고융점 금속 실리사이드층상에 제1의 절연막을 퇴적한 후에 상기 고융점 금속 실리사이드층 및 상기 제1의 절연막을 드라이에칭하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들의 상면 및 양측면에 제2의 절연막을 퇴적하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극 및 N형 저농도 확산층에 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 고농도 확산층 및 상기 P형 고농도 확산층에 대해 상기 제1의 열처리 보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  10. 반도체 기판상에 게이트 절연막을 개재하여 다결정 실리콘층을 퇴적한 후에 상기 다결정 실리콘층상에 고융점 금속 실리사이드층을 최적하는 공정과, 상기 고융점 금속 실리사이드층상에 제1의 절연막을 퇴적한 후에 상기 고융점 금속 실리사이드층 및 상기 제1의 절연막을 드라이에칭하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트 전극들의 상면 및 양측면에 제2의 절연막을 퇴적하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들 및 상기 N형 저농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 게이트 전극들의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 고농도 확산층을 형성하는 공정과, 상기 P채널 트랜지스터의 게이트 전극 및 측벽을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인 되는 P형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 고농도 확산층 및 상기 P형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  11. 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극 및 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극에 N형 고농도 불순물을 도핑하여 N형 게이트 전극을 형성하고, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 영역에 N형 고농도 불순물을 도핑하여 N형 고농도 확산층을 형성하는공정과, 상기 N형 게이트 전극 및 상기 N형 고농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극에 P형 고농도 불순물을 도핑하여 P형 게이트 전극을 형성하고, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 영역에 P형 고농도 불순물을 도핑하여 P형 고농도 확산층을 형성하는 공정과, 상기 P형 게이트 전극 및 상기 P형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정을 포함하는 것을 특징으로하는 CMOS 트랜지스터의 제조방법.
  12. 반도체 기판상에 게이트 절연막을 개재하여 N채널 트랜지스터의 게이트 전극과 P채널 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 N형 저농도 확산층을 형성하는 공정과, 상기 N형 저농도 확산층에 대해 제1의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 P형 저농도 확산층을 형성하는 공정과, 상기 게이트 전극들의 측면에 측벽들을 형성하는 공정과, 상기 N채널 트랜지스터의 게이트 전극에 N형 불순물을 고농도로 도핑하여 N형 게이트 전극을 형성하고, 상기 N채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 N채널 트랜지스터의 소스 또는 드레인이 되는 영역에 N형 불순물을 고농도로 도핑하여 N형 고농도 확산층을 형성하는 공정과, 상기 P형 저농도 확산층, 상기 N형 게이트 전극 및 상기 N형 고농도 확산층에 대해 상기 제1의 열처리보다도 낮은 온도로 제2의 열처리를 행하는 공정과, 상기 P채널 트랜지스터의 게이트 전극에 P형 불순물을 고농도로 도핑하여 P형 게이트 전극을 형성하고, 상기 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 게이트 전극 및 측벽들을 마스크로 사용하여 P채널 트랜지스터의 소스 또는 드레인이 되는 영역에 P형 불순물을 고농도로 도핑하여 P형 고농도 확산층을 형성하는 공정과, 상기 P형 게이트 전극 및 상기 P형 고농도 확산층에 대해 상기 제2의 열처리보다도 낮은 온도로 제3의 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  13. 제 2 항에 있어서, 상기 게이트 전극들은 N형 또는 P형 불순물이 도핑된 다결정 실리콘과 상기 다결정 실리콘상에 적층된 고융점 금속 실리사이드로 구성된 적층 구조를 갖는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  14. 제 3 항에 있어서, 상기 게이트 전극들은 N형 또는 P형의 불순물이 도핑된 다결정 실리콘과 상기 다결정 실리콘상에 적충된 고융점 금속 실리사이드로 구성된 적층 구조를 갖는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  15. 제 4 항에 있어서, 상기 게이트 전극들은 N형 또는 P형의 불순물이 도핑된 다결정 실리콘과 상기 다결정 실리콘상에 적층된 고융점 금속 실리사이드로 구성된 적층 구조를 갖는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  16. 제 5 항에 있어서, 상기 게이트 전극들은 N형 또는 P형의 불순물이 도핑된 다결정 실리콘과 상기 다결정 실리콘상에 적층된 고융점 금속 실리사이드로 구성된 적층 구조를 갖는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  17. 제 6 항에 있어서, 상기 게이트 전극들은 N형 또는 P형의 불순물이 도핑된 다결정 실리콘과 상기 다결정 실리콘상에 적층되 고융점 금속 실리사이드로 구성된 적층 구조를 갖는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  18. 제 7 항에 있어서, 상기 게이트 전극들은 N형 또는 P형의 불순물이 도핑된 다결정 실리콘과 상기 다결정 실리콘상에 적층된 고융점 금속 실리사이드로 구성된 적층 구조를 갖는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
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