JPH0377377A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0377377A JPH0377377A JP1213690A JP21369089A JPH0377377A JP H0377377 A JPH0377377 A JP H0377377A JP 1213690 A JP1213690 A JP 1213690A JP 21369089 A JP21369089 A JP 21369089A JP H0377377 A JPH0377377 A JP H0377377A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明は、半導体装置の製造方法に関し、さらに詳し
くは、ＭＯＳトランジスタを含む半導体装置の製造方法
において、ＭＯＳトランジスタの形成領域となるウェル
部の形成方法の改良に係るものである。
くは、ＭＯＳトランジスタを含む半導体装置の製造方法
において、ＭＯＳトランジスタの形成領域となるウェル
部の形成方法の改良に係るものである。
【従来の技術］
第３図ｆａｌ ないしくｄｌは従来例方法によるこの種
（７）ＭＯＳＩ−ランジスタ、特に、ＣＭＯ８構成１．
ｍおけるＰＭＯＳトランジスタを含む半導体装置の製造
工程を順次模式的に示すそれぞれに断面図であり、また
、第４図は同上ＰＭＯ５）ランジスタでのチャネル部の
不純物プロファイルを示す説明図である。
（７）ＭＯＳＩ−ランジスタ、特に、ＣＭＯ８構成１．
ｍおけるＰＭＯＳトランジスタを含む半導体装置の製造
工程を順次模式的に示すそれぞれに断面図であり、また
、第４図は同上ＰＭＯ５）ランジスタでのチャネル部の
不純物プロファイルを示す説明図である。
すなわち、第３図に示す従来例において、半導体装置の
製造方法は、まず、ｐ型シリコン基板ｌ上にあって、熱
酸化法により薄い酸化膜２．ＣＶＤ法により窒化ｉ１３
をそれぞれ順次に形成させ、ついで、のちにＮウェル部
となる領域部分以外を写真製版法によりレジストパター
ン４で覆い（同第３図ｆａｌ！、かつこのレジストパタ
ーン４をマスクに用いて、ドライエツチングにより前記
窒化膜３を選択的に除去して開口させた後、同除去部分
に対してリンをイオン注入する（同図（ｂ））。
製造方法は、まず、ｐ型シリコン基板ｌ上にあって、熱
酸化法により薄い酸化膜２．ＣＶＤ法により窒化ｉ１３
をそれぞれ順次に形成させ、ついで、のちにＮウェル部
となる領域部分以外を写真製版法によりレジストパター
ン４で覆い（同第３図ｆａｌ！、かつこのレジストパタ
ーン４をマスクに用いて、ドライエツチングにより前記
窒化膜３を選択的に除去して開口させた後、同除去部分
に対してリンをイオン注入する（同図（ｂ））。
次に、前記マスクに用いたレジストパターン４を除去し
た上で、前記窒化膜３を耐酸化性マスクにして、１１０
０℃〜１２００℃程度の高温で熱酸化およびドライブ処
理することによって、ＰＭＯＳトランジスタの形成領域
となるＮウェル部７と共に、厚い酸化１［５を形成させ
（同図（Ｃ））、その後、Ｌｏｃｏｓ法により素子間分
離用の厚いフィールド酸化膜８を形成した上で、以下、
公知のようにＰＭＯＳトランジスタのゲート電極および
ソース・ドレインなどを形成するが、このとき、ＰＭＯ
Ｓトランジスタのチャネル９部に対応してボロンをイオ
ン注入させる（同図（ｄ））ことで、適正なしきい値電
圧を得るようにしており、このようにして第４図に示す
ようなチャネル部の不純物プロファイルをもつＰＭＯＳ
トランジスタを製造するのである。
た上で、前記窒化膜３を耐酸化性マスクにして、１１０
０℃〜１２００℃程度の高温で熱酸化およびドライブ処
理することによって、ＰＭＯＳトランジスタの形成領域
となるＮウェル部７と共に、厚い酸化１［５を形成させ
（同図（Ｃ））、その後、Ｌｏｃｏｓ法により素子間分
離用の厚いフィールド酸化膜８を形成した上で、以下、
公知のようにＰＭＯＳトランジスタのゲート電極および
ソース・ドレインなどを形成するが、このとき、ＰＭＯ
Ｓトランジスタのチャネル９部に対応してボロンをイオ
ン注入させる（同図（ｄ））ことで、適正なしきい値電
圧を得るようにしており、このようにして第４図に示す
ようなチャネル部の不純物プロファイルをもつＰＭＯＳ
トランジスタを製造するのである。
［発明が解決しようとする課題］
こ５で、前記従来例による装置構成の製造は、主として
、ゲート長１．５μｍ程度以上のトランジスタに適用さ
れてきたが、現在のようにトランジスタの設計ルールが
、 １．０μｍ程度、あるいはそれ以下にまでサブミク
ロン化されるにつれて、前記のような従来の製造方法で
は、所望のトランジスタ特性を得るのが困難になりつＳ
あるもので、特に、前記したＰＭＯＳトランジスタなど
においては、ショートチャネル化に伴ったバンチスルー
によるソース・ドレイン耐圧の劣化が顕著になるために
、これが装置構成の微細化の妨げになるものであった。
、ゲート長１．５μｍ程度以上のトランジスタに適用さ
れてきたが、現在のようにトランジスタの設計ルールが
、 １．０μｍ程度、あるいはそれ以下にまでサブミク
ロン化されるにつれて、前記のような従来の製造方法で
は、所望のトランジスタ特性を得るのが困難になりつＳ
あるもので、特に、前記したＰＭＯＳトランジスタなど
においては、ショートチャネル化に伴ったバンチスルー
によるソース・ドレイン耐圧の劣化が顕著になるために
、これが装置構成の微細化の妨げになるものであった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、たとえ微細
なトランジスタの設計ルールにおいても、充分に高いソ
ース・ドレイン耐圧を得られるようにした。この種の半
導体装置の製造方法を提供することである。
なされたもので、その目的とするところは、たとえ微細
なトランジスタの設計ルールにおいても、充分に高いソ
ース・ドレイン耐圧を得られるようにした。この種の半
導体装置の製造方法を提供することである。
［課題を解決するための手段１
前記目的を達成するために、この発明に係る半導体装置
の製造方法は、トランジスタ形成領域としてのウェル部
の形成後１セルフアラインによるイオン注入によってチ
ャネル部での不純物濃度を高めるようにしたものである
。
の製造方法は、トランジスタ形成領域としてのウェル部
の形成後１セルフアラインによるイオン注入によってチ
ャネル部での不純物濃度を高めるようにしたものである
。
すなわち、この発明は、ＭＯＳトランジスタを含む半導
体装置の製造方法におけるＭＯＳトランジスタ形成領域
となるウェル部の形成方法であって、第１導電型の半導
体基板上のＭＯ３Ｉ−ランジスタ形成領域以外の部分に
、ＬＯＣＯ３法によって厚いフィールド酸化膜を選択的
に形成する工程と、前記フィールド酸化膜をマスクに用
い、前記ＭＯＳトランジスタ形成領域に第２導電型の不
純物をイオン注入する工程と、前記第２導電型の不純物
を高温熱処理により拡散させてウェル部を形成する工程
と、再度、前記フィールド酸化膜をマスクに用い、前記
ウェル部内でのチャネル部対応領域に、セルファライン
によって第２導電型の不純物を高エネルギーで追加注入
する工程とを、少なくとも含むことを特徴とする半導体
装置の製造方法である。
体装置の製造方法におけるＭＯＳトランジスタ形成領域
となるウェル部の形成方法であって、第１導電型の半導
体基板上のＭＯ３Ｉ−ランジスタ形成領域以外の部分に
、ＬＯＣＯ３法によって厚いフィールド酸化膜を選択的
に形成する工程と、前記フィールド酸化膜をマスクに用
い、前記ＭＯＳトランジスタ形成領域に第２導電型の不
純物をイオン注入する工程と、前記第２導電型の不純物
を高温熱処理により拡散させてウェル部を形成する工程
と、再度、前記フィールド酸化膜をマスクに用い、前記
ウェル部内でのチャネル部対応領域に、セルファライン
によって第２導電型の不純物を高エネルギーで追加注入
する工程とを、少なくとも含むことを特徴とする半導体
装置の製造方法である。
〔作 用１
従って、この発明方法では、トランジスタ形成領域とし
てのウェル部の形成後、セルファラインによる不純物イ
オンの追加注入により、バンチスルーを生じ易いチャネ
ル部での不純物濃度を高めるようにしているために、製
造時における簡単な手段の採用によって、微細化される
ＭＯＳトランジスタの構成においても、ショートチャネ
ル効果によるバンチスルーの発生を防止して、充分に高
いソース・ドレイン耐圧が得られると共に、併せて、素
子間分離用のフィールド酸化膜下の不純物濃度もまた同
時に高められて、分離耐圧を向上し得るのである。
てのウェル部の形成後、セルファラインによる不純物イ
オンの追加注入により、バンチスルーを生じ易いチャネ
ル部での不純物濃度を高めるようにしているために、製
造時における簡単な手段の採用によって、微細化される
ＭＯＳトランジスタの構成においても、ショートチャネ
ル効果によるバンチスルーの発生を防止して、充分に高
いソース・ドレイン耐圧が得られると共に、併せて、素
子間分離用のフィールド酸化膜下の不純物濃度もまた同
時に高められて、分離耐圧を向上し得るのである。
［実 施 例］
以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図および第２図を参照して詳細に説明する
。
につき、第１図および第２図を参照して詳細に説明する
。
第１図（ａｌ ないしくｅ）はこの発明方法の一実施例
を適用したＭＯＳトランジスタ、特に、ＣＭＯＳ構成に
おけるＰＭＯＳトランジスタを含む半導体装置の製造工
程を順次模式的に示すそれぞれに断面図であり、また、
第２図（ａｌ 、 （ｂ）は同上ＰＭＯＳトランジスタ
におけるチャネル部（Ａ−Ａ線部に対応）およびフィー
ルド酸化膜部（Ｂ−８１１部に対応）下での不純物プロ
ファイルを示すそれぞれに説明図である。なお、第１図
実施例方法において、前記第３図従来例方法と同一符号
は同一または相当部分を示している。
を適用したＭＯＳトランジスタ、特に、ＣＭＯＳ構成に
おけるＰＭＯＳトランジスタを含む半導体装置の製造工
程を順次模式的に示すそれぞれに断面図であり、また、
第２図（ａｌ 、 （ｂ）は同上ＰＭＯＳトランジスタ
におけるチャネル部（Ａ−Ａ線部に対応）およびフィー
ルド酸化膜部（Ｂ−８１１部に対応）下での不純物プロ
ファイルを示すそれぞれに説明図である。なお、第１図
実施例方法において、前記第３図従来例方法と同一符号
は同一または相当部分を示している。
すなわち、第１図においても、この実施例による半導体
装置の製造方法は、まず、ｐ型半導体基板ｌ上にあって
、熱酸化法により薄い酸化膜２゜ＣＶＤ法により窒化膜
３をそれぞれ順次に形成させ、ついで、のちにＮウェル
部となる領域部分を写真製版法によりレジストパターン
４で覆い（同第１図（ａ））、かつこのレジストパター
ン４をマスクにして、ドライエツチングにより前記窒化
膜３を選択的に除去した上で、この除去部分にボロンを
イオン注入させ（同図（ｂ））、また、前記マスクに用
いたレジストパターン４を除去した後、これをＬＯＣＯ
Ｓ法により酸化処理して、前記ボロン注入領域部分上に
厚いＬ ＯＣＯＳ酸化膜５を形成する（同図（Ｃ））。
装置の製造方法は、まず、ｐ型半導体基板ｌ上にあって
、熱酸化法により薄い酸化膜２゜ＣＶＤ法により窒化膜
３をそれぞれ順次に形成させ、ついで、のちにＮウェル
部となる領域部分を写真製版法によりレジストパターン
４で覆い（同第１図（ａ））、かつこのレジストパター
ン４をマスクにして、ドライエツチングにより前記窒化
膜３を選択的に除去した上で、この除去部分にボロンを
イオン注入させ（同図（ｂ））、また、前記マスクに用
いたレジストパターン４を除去した後、これをＬＯＣＯ
Ｓ法により酸化処理して、前記ボロン注入領域部分上に
厚いＬ ＯＣＯＳ酸化膜５を形成する（同図（Ｃ））。
続いて、前記窒化膜３を除去した後、残された厚いＬＯ
ＧＯ３酸化膜５をマスクにして、除去部分にリンをイオ
ン注入させ、かつこれを１１００℃〜１２００℃程度の
高温で熱処理することにより、前記それぞれにイオン注
入されたボロンおよびリンをドライブ処理して、厚いＬ
ＯＧＯ３酸化１１１５側にあってＰウェル部６と、それ
に、除去部分側にあってＰＭＯ３）ランジスタの形成領
域となるＮウェル部７とのツインウェル構造を形成させ
、さらに、再度、前記厚いＬＯＣＯ３酸化膜５をマスク
に用いたセルファラインによって、前記Ｎウェル部７内
にリンを追加してイオン注入させ、かつこのときのイオ
ン注入エネルギーとして、不純物濃度のピークが基板内
において０．３〜０．５ ａｍ範囲内となる値を選ぶこ
ヒにより、Ｎウェル部７内でのチャネル部対応領域にあ
って、１．０”ｃｍ−３以上の高い濃度をもつ高濃度領
域部分１０を形成するのである（同図（ｄ））。
ＧＯ３酸化膜５をマスクにして、除去部分にリンをイオ
ン注入させ、かつこれを１１００℃〜１２００℃程度の
高温で熱処理することにより、前記それぞれにイオン注
入されたボロンおよびリンをドライブ処理して、厚いＬ
ＯＧＯ３酸化１１１５側にあってＰウェル部６と、それ
に、除去部分側にあってＰＭＯ３）ランジスタの形成領
域となるＮウェル部７とのツインウェル構造を形成させ
、さらに、再度、前記厚いＬＯＣＯ３酸化膜５をマスク
に用いたセルファラインによって、前記Ｎウェル部７内
にリンを追加してイオン注入させ、かつこのときのイオ
ン注入エネルギーとして、不純物濃度のピークが基板内
において０．３〜０．５ ａｍ範囲内となる値を選ぶこ
ヒにより、Ｎウェル部７内でのチャネル部対応領域にあ
って、１．０”ｃｍ−３以上の高い濃度をもつ高濃度領
域部分１０を形成するのである（同図（ｄ））。
またその後、ＬＯＣＯ３法によって素子間分離用の厚い
フィールド酸化膜８を形成した上で、ＰＭＯＳトランジ
スタのチャネル部９に対応してしきい値電圧調整用のボ
ロンをイオン注入させ（同図（ｅ））、以下、公知のフ
ローによってＰＭＯＳトランジスタのゲート電極および
ソース・ドレインなどを形成するのである。
フィールド酸化膜８を形成した上で、ＰＭＯＳトランジ
スタのチャネル部９に対応してしきい値電圧調整用のボ
ロンをイオン注入させ（同図（ｅ））、以下、公知のフ
ローによってＰＭＯＳトランジスタのゲート電極および
ソース・ドレインなどを形成するのである。
従って、この実施例方法によって製造されるＩ）ＭＯ３
Ｉ−ランジスタにおいては、第２図ｆａ、Ｉ に示され
たチャネル部でのプロファイルが得られる６ので、この
場合、リンを高温ドライブした後のセルファラインによ
る再度のリンの追加注入によって、基板内における０、
３〜０．５μｍのチャネル部に対応する領域が、ｌＱＩ
’ｌｃ酊３以上の高濃度を有しており、このように従来
、チャネル長が１．Ｏｕｍあるいはそれ以下のサブミク
ロンになったときにバンチスルーを生じていた領域の不
純物濃度を高めているために、バンチスルーの発生を防
止して充分に高いソース・ドレイン耐圧を得ることがで
き、また同時に、第２図ｆｂｌ に示されているように
、フィールド酸化膜下の不純物濃度について６従来構造
よりも高められて、素子量分ｉ！Ｉ ｉｉ１圧の向」二
を図ることができる。
Ｉ−ランジスタにおいては、第２図ｆａ、Ｉ に示され
たチャネル部でのプロファイルが得られる６ので、この
場合、リンを高温ドライブした後のセルファラインによ
る再度のリンの追加注入によって、基板内における０、
３〜０．５μｍのチャネル部に対応する領域が、ｌＱＩ
’ｌｃ酊３以上の高濃度を有しており、このように従来
、チャネル長が１．Ｏｕｍあるいはそれ以下のサブミク
ロンになったときにバンチスルーを生じていた領域の不
純物濃度を高めているために、バンチスルーの発生を防
止して充分に高いソース・ドレイン耐圧を得ることがで
き、また同時に、第２図ｆｂｌ に示されているように
、フィールド酸化膜下の不純物濃度について６従来構造
よりも高められて、素子量分ｉ！Ｉ ｉｉ１圧の向」二
を図ることができる。
なお、前記実施例方法においては、Ｎウェル部内での不
純物濃度を向上させるためのイオン種としてリンを用い
ているが、同様な性質を有するその他のイオン種を用い
てもよく、また、この実施例方法では、ツインウェル構
造についで述べているが、シングルウェル構造であって
も同様な効果が得られる。
純物濃度を向上させるためのイオン種としてリンを用い
ているが、同様な性質を有するその他のイオン種を用い
てもよく、また、この実施例方法では、ツインウェル構
造についで述べているが、シングルウェル構造であって
も同様な効果が得られる。
［発明の効果］
以上詳述したように、この発明方法によれば、ＭＯ３Ｉ
−ランジスタを含む半導体装置でのＭＯＳトランジスタ
形成領域となるウェル部の形成方法において、不純物イ
オンの注入および熱処理によるトランジスタ形成領域と
してのウェル部の形成後１セルフアラインによる不純物
イオンの追加注入により、バンチスルーを生じ易いチャ
ネル部での不純物濃度を高めるようにしているために、
製造時における簡単な手段の採用によって、微細化され
るＭＯＳトランジスタの構成においても、ショートチャ
ネル効果によるバンチスルーの発生を防止して、充分に
高いソース・ドレイン耐圧が得られるもので、また、チ
ャネル部での高濃度領域部分をセルファラインによって
形成させているので、この高濃度領域部分の形成に、あ
らためて写真製版工程などを必要とせず、単にイオン注
入工程を追加させるだけでよく、しかも併せて、素子間
分離用のフィールド酸化膜下の不純物濃度についてもま
た同時に高め得て、その分離耐圧を向上でき、ＭＯＳト
ランジスタ構造の微細化に極めて有用である。
−ランジスタを含む半導体装置でのＭＯＳトランジスタ
形成領域となるウェル部の形成方法において、不純物イ
オンの注入および熱処理によるトランジスタ形成領域と
してのウェル部の形成後１セルフアラインによる不純物
イオンの追加注入により、バンチスルーを生じ易いチャ
ネル部での不純物濃度を高めるようにしているために、
製造時における簡単な手段の採用によって、微細化され
るＭＯＳトランジスタの構成においても、ショートチャ
ネル効果によるバンチスルーの発生を防止して、充分に
高いソース・ドレイン耐圧が得られるもので、また、チ
ャネル部での高濃度領域部分をセルファラインによって
形成させているので、この高濃度領域部分の形成に、あ
らためて写真製版工程などを必要とせず、単にイオン注
入工程を追加させるだけでよく、しかも併せて、素子間
分離用のフィールド酸化膜下の不純物濃度についてもま
た同時に高め得て、その分離耐圧を向上でき、ＭＯＳト
ランジスタ構造の微細化に極めて有用である。
第１図（ａｌないしくｅｌはこの発明方法の一実施例を
適用したＭＯＳトランジスタ、特に、ＣＭＯ３構成にお
けるＰＭＯＳＩ−ランジスタを含む半導体装置の製造工
程を順次模式的に示すそれぞれに断面図、第２図ｆａ）
、 （ｂｌは同上ＰＭＯＳトランジスタにおけるチャ
ネル部（Ａ−Ａ線部に対応）およびフィールド酸化膜部
ｆＢ−Ｂ線部に対応）下での不純物プロファイルを示す
それぞれに説明図であり、また、第３図（ａｌ ないし
くｄｌは従来例方法による同上ＣＭＯＳ構成におけるＰ
ＭＯＳトランジスタを含む半導体装置の製造工程を順次
模式的に示すそれぞれに断面図、第４図は同上ＰＭＯＳ
トランジスタでのチャネル部の不純物プロファイルを示
す説明図である。 ｌ・・・・ｐ型半導体基板、２・・・・薄い酸化膜、３
・・・・窒化膜、４・・・・レジストパターン、５・・
・・厚いＬＯＣＯ３酸化膜、６・・・・Ｐウェル部、７
・・・・Ｎウェル部、８・・・・厚いフィールド酸化膜
、９・・・・チャネル部、１０・・・・高濃度領域部分
。
適用したＭＯＳトランジスタ、特に、ＣＭＯ３構成にお
けるＰＭＯＳＩ−ランジスタを含む半導体装置の製造工
程を順次模式的に示すそれぞれに断面図、第２図ｆａ）
、 （ｂｌは同上ＰＭＯＳトランジスタにおけるチャ
ネル部（Ａ−Ａ線部に対応）およびフィールド酸化膜部
ｆＢ−Ｂ線部に対応）下での不純物プロファイルを示す
それぞれに説明図であり、また、第３図（ａｌ ないし
くｄｌは従来例方法による同上ＣＭＯＳ構成におけるＰ
ＭＯＳトランジスタを含む半導体装置の製造工程を順次
模式的に示すそれぞれに断面図、第４図は同上ＰＭＯＳ
トランジスタでのチャネル部の不純物プロファイルを示
す説明図である。 ｌ・・・・ｐ型半導体基板、２・・・・薄い酸化膜、３
・・・・窒化膜、４・・・・レジストパターン、５・・
・・厚いＬＯＣＯ３酸化膜、６・・・・Ｐウェル部、７
・・・・Ｎウェル部、８・・・・厚いフィールド酸化膜
、９・・・・チャネル部、１０・・・・高濃度領域部分
。
Claims (1)
- ＭＯＳトランジスタを含む半導体装置のＭＯＳトランジ
スタ形成領域となるウェル部の形成方法であつて、第１
導電型の半導体基板上のＭＯＳトランジスタ形成領域以
外の部分に、ＬＯＣＯＳ法によつて厚いフィールド酸化
膜を選択的に形成する工程と、前記フィールド酸化膜を
マスクに用い、前記ＭＯＳトランジスタ形成領域に第２
導電型の不純物をイオン注入する工程と、前記第２導電
型の不純物を高温熱処理により拡散させてウェル部を形
成する工程と、再度、前記フィールド酸化膜をマスクに
用い、前記ウェル部内でのチャネル部対応領域に、セル
フアラインによつて第２導電型の不純物を高エネルギー
で追加注入する工程とを、少なくとも含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213690A JPH0377377A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213690A JPH0377377A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377377A true JPH0377377A (ja) | 1991-04-02 |
Family
ID=16643372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213690A Pending JPH0377377A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377377A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252510A (en) * | 1991-05-03 | 1993-10-12 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a CMOS device having twin wells and an alignment key region |
| US6586799B1 (en) | 1998-12-22 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
| CN102179651A (zh) * | 2011-04-06 | 2011-09-14 | 中国建筑第八工程局有限公司 | 超大焊接球网架现场平面桁架及立体分段的拼装方法 |
-
1989
- 1989-08-19 JP JP1213690A patent/JPH0377377A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252510A (en) * | 1991-05-03 | 1993-10-12 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a CMOS device having twin wells and an alignment key region |
| US6586799B1 (en) | 1998-12-22 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
| CN102179651A (zh) * | 2011-04-06 | 2011-09-14 | 中国建筑第八工程局有限公司 | 超大焊接球网架现场平面桁架及立体分段的拼装方法 |
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