JPH06275788A - デュアルゲートｃｍｏｓ型半導体装置の製造方法 - Google Patents
デュアルゲートｃｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH06275788A JPH06275788A JP5088124A JP8812493A JPH06275788A JP H06275788 A JPH06275788 A JP H06275788A JP 5088124 A JP5088124 A JP 5088124A JP 8812493 A JP8812493 A JP 8812493A JP H06275788 A JPH06275788 A JP H06275788A
- Authority
- JP
- Japan
- Prior art keywords
- type
- gate electrode
- channel
- region
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 デュアルゲートＣＭＯＳ型半導体装置を製造
する際に、プロセス温度を下げてボロンの拡散を抑える
とともに、Ｎ型ポリシリコンゲート電極の部分空乏化や
高抵抗化を防ぐ。 【構成】 シリコン基板１０上のゲート酸化膜１４上に
膜内にＮ型不純物が均一に存在したＮ型導電性ポリシリ
コン膜１５を形成し、ＰＭＯＳＦＥＴ形成領域のポリシ
リコン膜１５にボロンをイオン注入してＰ型ポリシリコ
ン膜１５ｂに変える。ポリシリコン膜１５ａ，１５ｂを
パターン化してゲート電極１７ａ，１７ｂを形成する。
その後、両ＭＯＳＦＥＴ用にゲート電極をマスクとして
セルフアラインで不純物を基板に導入する。導入不純物
の活性化温度は８００〜９００℃と低めに設定する。
する際に、プロセス温度を下げてボロンの拡散を抑える
とともに、Ｎ型ポリシリコンゲート電極の部分空乏化や
高抵抗化を防ぐ。 【構成】 シリコン基板１０上のゲート酸化膜１４上に
膜内にＮ型不純物が均一に存在したＮ型導電性ポリシリ
コン膜１５を形成し、ＰＭＯＳＦＥＴ形成領域のポリシ
リコン膜１５にボロンをイオン注入してＰ型ポリシリコ
ン膜１５ｂに変える。ポリシリコン膜１５ａ，１５ｂを
パターン化してゲート電極１７ａ，１７ｂを形成する。
その後、両ＭＯＳＦＥＴ用にゲート電極をマスクとして
セルフアラインで不純物を基板に導入する。導入不純物
の活性化温度は８００〜９００℃と低めに設定する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関し、特にＰチャネル型ＭＯＳ（以下、ＰＭＯ
Ｓという）素子にはＰ型導電性のポリシリコンゲート電
極を備え、Ｎチャネル型ＭＯＳ（以下、ＮＭＯＳとい
う）素子にはＮ型導電性のポリシリコンゲート電極を備
えたデュアルゲート型ＣＭＯＳ半導体装置であって、例
えばサブミクロン以下のような微細パターンを有するＣ
ＭＯＳ型半導体装置の製造方法に関するものである。
造方法に関し、特にＰチャネル型ＭＯＳ（以下、ＰＭＯ
Ｓという）素子にはＰ型導電性のポリシリコンゲート電
極を備え、Ｎチャネル型ＭＯＳ（以下、ＮＭＯＳとい
う）素子にはＮ型導電性のポリシリコンゲート電極を備
えたデュアルゲート型ＣＭＯＳ半導体装置であって、例
えばサブミクロン以下のような微細パターンを有するＣ
ＭＯＳ型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体集積回路装置（以下、Ｌ
ＳＩという）プロセスは、微細化が進むほどその工程数
が増加する傾向にある。また、ＭＯＳ型ＬＳＩのプロセ
スでは、微細化が進むほど短チャネル効果やホットキャ
リア効果など種々の問題が生じる。
ＳＩという）プロセスは、微細化が進むほどその工程数
が増加する傾向にある。また、ＭＯＳ型ＬＳＩのプロセ
スでは、微細化が進むほど短チャネル効果やホットキャ
リア効果など種々の問題が生じる。
【０００３】同一基板にＮＭＯＳＦＥＴとＰＭＯＳＦＥ
Ｔを形成したＣＭＯＳデバイスでは、ポリシリコンゲー
ト電極としてはＮ+ポリシリコンゲート電極が広く用い
られている。これは、ポリシリコン膜上にリンガラスを
堆積し、熱処理によってリンをポリシリコン膜に拡散さ
せて低抵抗化を図ったポリシリコンゲート電極である。
そのようなＣＭＯＳデバイスでは、ＮＭＯＳＦＥＴ側を
表面チャネル型、ＰＭＯＳＦＥＴ側を埋込みチャネル型
にしている場合が多い。
Ｔを形成したＣＭＯＳデバイスでは、ポリシリコンゲー
ト電極としてはＮ+ポリシリコンゲート電極が広く用い
られている。これは、ポリシリコン膜上にリンガラスを
堆積し、熱処理によってリンをポリシリコン膜に拡散さ
せて低抵抗化を図ったポリシリコンゲート電極である。
そのようなＣＭＯＳデバイスでは、ＮＭＯＳＦＥＴ側を
表面チャネル型、ＰＭＯＳＦＥＴ側を埋込みチャネル型
にしている場合が多い。
【０００４】しかし、微細化が進みサブミクロン以下や
ハーフミクロン以下のプロセスになると、埋込み型構造
では短チャネル効果を抑制することが困難になるため、
ＰＭＯＳＦＥＴ側も表面型に移行せざるを得ない状況に
なっている。その場合、ＰＭＯＳＦＥＴ側用に新たにＰ
+ポリシリコンゲート電極（アクセプタ注入によるポリ
シリコンゲート電極の低抵抗化）や、Ｎ+ポリシリコン
ゲート電極とＰ+ポリシリコンゲート電極とを接続する
ためのサリサイド構造の採用が必要になるなど、工程数
は増加する一方である。
ハーフミクロン以下のプロセスになると、埋込み型構造
では短チャネル効果を抑制することが困難になるため、
ＰＭＯＳＦＥＴ側も表面型に移行せざるを得ない状況に
なっている。その場合、ＰＭＯＳＦＥＴ側用に新たにＰ
+ポリシリコンゲート電極（アクセプタ注入によるポリ
シリコンゲート電極の低抵抗化）や、Ｎ+ポリシリコン
ゲート電極とＰ+ポリシリコンゲート電極とを接続する
ためのサリサイド構造の採用が必要になるなど、工程数
は増加する一方である。
【０００５】また、Ｐ+ポリシリコンゲート電極の採用
に当り、ゲート電極の低抵抗化は不純物注入による手法
を用いなければならないが、注入時又はその注入不純物
の活性化時において、ゲート電極に注入された不純物が
ゲート酸化膜を突き抜けて基板チャネル部分へ侵入して
しまう恐れが生じる。チャネル部分に不純物が侵入する
と、しきい値電圧がシフトしたり、耐圧劣化などの諸問
題が生じ、所望のＭＯＳＦＥＴ特性が得られなくなる。
に当り、ゲート電極の低抵抗化は不純物注入による手法
を用いなければならないが、注入時又はその注入不純物
の活性化時において、ゲート電極に注入された不純物が
ゲート酸化膜を突き抜けて基板チャネル部分へ侵入して
しまう恐れが生じる。チャネル部分に不純物が侵入する
と、しきい値電圧がシフトしたり、耐圧劣化などの諸問
題が生じ、所望のＭＯＳＦＥＴ特性が得られなくなる。
【０００６】
【発明が解決しようとする課題】Ｐ型ポリシリコンゲー
ト電極用に導入されるボロンはゲート酸化膜中の拡散係
数が大きく、ＭＯＳＦＥＴのチャネル濃度を変化させ、
しきい値電圧を変化させてしまう。その問題を解決する
ためには、プロセス温度を下げてボロンの拡散を抑制す
る方法が有効である。しかし、プロセス温度を下げる
と、Ｎ型ポリシリコンゲートに導入される砒素やリンの
拡散はボロン以上に抑えられ、Ｎ型ポリシリコンゲート
電極を部分空乏化したり高抵抗化させる問題が生じる。
その結果、ＮＭＯＳＦＥＴのしきい値電圧を変化させた
り、ＣＭＯＳデバイスの高速動作の障害になる。
ト電極用に導入されるボロンはゲート酸化膜中の拡散係
数が大きく、ＭＯＳＦＥＴのチャネル濃度を変化させ、
しきい値電圧を変化させてしまう。その問題を解決する
ためには、プロセス温度を下げてボロンの拡散を抑制す
る方法が有効である。しかし、プロセス温度を下げる
と、Ｎ型ポリシリコンゲートに導入される砒素やリンの
拡散はボロン以上に抑えられ、Ｎ型ポリシリコンゲート
電極を部分空乏化したり高抵抗化させる問題が生じる。
その結果、ＮＭＯＳＦＥＴのしきい値電圧を変化させた
り、ＣＭＯＳデバイスの高速動作の障害になる。
【０００７】プロセス温度を下げることに伴う問題は、
特にＮＭＯＳＦＥＴのゲート電極をマスクとしてソース
領域とドレイン領域をセルフアラインで形成する工程
で、ゲート電極への不純物導入と基板への不純物導入を
同時に行なおうとするプロセスでより重要となる。なぜ
ならば、ソース領域とドレイン領域にはより浅い不純物
濃度プロファイルの実現が望まれ、ゲート電極への導入
とは要求が相反するためである。本発明はプロセス温度
を低温化してボロンの拡散を抑えるとともに、Ｎ型ポリ
シリコンゲート電極の部分空乏化や高抵抗化を防ぐこと
のできるデュアルゲートＣＭＯＳ型半導体装置の製造方
法を提供することを目的とするものである。
特にＮＭＯＳＦＥＴのゲート電極をマスクとしてソース
領域とドレイン領域をセルフアラインで形成する工程
で、ゲート電極への不純物導入と基板への不純物導入を
同時に行なおうとするプロセスでより重要となる。なぜ
ならば、ソース領域とドレイン領域にはより浅い不純物
濃度プロファイルの実現が望まれ、ゲート電極への導入
とは要求が相反するためである。本発明はプロセス温度
を低温化してボロンの拡散を抑えるとともに、Ｎ型ポリ
シリコンゲート電極の部分空乏化や高抵抗化を防ぐこと
のできるデュアルゲートＣＭＯＳ型半導体装置の製造方
法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明は、以下の工程
（Ａ）から（Ｄ）を含んでいる。（Ａ）シリコン基板上
にゲート酸化膜を介してＮ型導電性ポリシリコン膜を形
成する工程、（Ｂ）ＮチャネルＭＯＳ型素子形成領域を
レジストで被い、ＰチャネルＭＯＳ型素子形成領域のポ
リシリコン膜にＰ型不純物を導入してそのＰチャネルＭ
ＯＳ型素子形成領域のポリシリコン膜をＰ型導電性に変
える工程、（Ｃ）前記ポリシリコン膜をパターン化して
Ｎチャネル型ＭＯＳ素子形成領域とＰチャネル型ＭＯＳ
素子形成領域とにそれぞれゲート電極を形成する工程、
（Ｄ）Ｎチャネル型ＭＯＳ素子形成領域とＰチャネル型
ＭＯＳ素子形成領域の基板に少なくともソース領域とド
レイン領域を形成するために、それぞれの導電型の不純
物を導入する工程。
（Ａ）から（Ｄ）を含んでいる。（Ａ）シリコン基板上
にゲート酸化膜を介してＮ型導電性ポリシリコン膜を形
成する工程、（Ｂ）ＮチャネルＭＯＳ型素子形成領域を
レジストで被い、ＰチャネルＭＯＳ型素子形成領域のポ
リシリコン膜にＰ型不純物を導入してそのＰチャネルＭ
ＯＳ型素子形成領域のポリシリコン膜をＰ型導電性に変
える工程、（Ｃ）前記ポリシリコン膜をパターン化して
Ｎチャネル型ＭＯＳ素子形成領域とＰチャネル型ＭＯＳ
素子形成領域とにそれぞれゲート電極を形成する工程、
（Ｄ）Ｎチャネル型ＭＯＳ素子形成領域とＰチャネル型
ＭＯＳ素子形成領域の基板に少なくともソース領域とド
レイン領域を形成するために、それぞれの導電型の不純
物を導入する工程。
【０００９】好ましい態様では、上記の工程（Ａ）で形
成されるＮ型導電性ポリシリコン膜のＮ型不純物濃度を
ゲート電極として必要な濃度よりも低濃度にしておき、
上記工程（Ｂ）でＰチャネルＭＯＳ型素子形成領域のポ
リシリコン膜をＰ型導電性に変える際のＰ型不純物の注
入量が少なくてすむようにする。ＮチャネルＭＯＳ型素
子形成領域ではポリシリコン膜にさらにＮ型不純物を注
入してゲート電極として必要な濃度まで高める。
成されるＮ型導電性ポリシリコン膜のＮ型不純物濃度を
ゲート電極として必要な濃度よりも低濃度にしておき、
上記工程（Ｂ）でＰチャネルＭＯＳ型素子形成領域のポ
リシリコン膜をＰ型導電性に変える際のＰ型不純物の注
入量が少なくてすむようにする。ＮチャネルＭＯＳ型素
子形成領域ではポリシリコン膜にさらにＮ型不純物を注
入してゲート電極として必要な濃度まで高める。
【００１０】他の好ましい態様では、上記の工程（Ａ）
で形成されるＮ型導電性ポリシリコン膜のＮ型不純物濃
度をゲート電極として必要な濃度よりも低濃度にしてお
き、ポリシリコン膜をパターン化してゲート電極パター
ンを形成した後、ソース領域とドレイン領域を形成する
ための基板への不純物注入と同時にゲート電極にも不純
物を注入してゲート電極を低抵抗化する。
で形成されるＮ型導電性ポリシリコン膜のＮ型不純物濃
度をゲート電極として必要な濃度よりも低濃度にしてお
き、ポリシリコン膜をパターン化してゲート電極パター
ンを形成した後、ソース領域とドレイン領域を形成する
ための基板への不純物注入と同時にゲート電極にも不純
物を注入してゲート電極を低抵抗化する。
【００１１】
【実施例】図１は第１の実施例を表わす。 （Ａ）シリコン基板１０にＰウエル１１、Ｎウエル１
２、フィールド酸化膜１３及びゲート酸化膜１４を形成
する。ゲート酸化膜１４上にＮ型導電性ポリシリコン膜
１５を形成する。ポリシリコン膜１５はリン又は砒素を
反応ガスに添加したＣＶＤ法によって形成することがで
きる。Ｎ型導電性ポリシリコン膜１５を形成する他の方
法は、不純物が導入されていないポリシリコン膜をＣＶ
Ｄ法によって堆積し、リン又は砒素をイオン注入した
後、十分活性化させる方法である。ポリシリコン膜１５
は膜内にＮ型不純物が均一に存在している。このときの
Ｎ型不純物量はＮ型ポリシリコンゲート電極の空乏化を
防ぐのに必要な濃度であるとともに、後の工程でＰ型不
純物を導入することによってＰ型導電性に変えることの
できる程度の濃度である。したがって、ポリシリコン膜
１５中のＮ型不純物濃度はプロセス条件の選択によって
最適範囲は変化するが、１×１０19〜２×１０20／ｃｍ
3の範囲が適当である。Ｎ型ポリシリコン膜１５の一例
は、ジシランとホスフィンを反応ガスとするＬＰＣＶＤ
法で成膜したリンドープポリシリコン膜であり、膜厚は
約３５００Åである。
２、フィールド酸化膜１３及びゲート酸化膜１４を形成
する。ゲート酸化膜１４上にＮ型導電性ポリシリコン膜
１５を形成する。ポリシリコン膜１５はリン又は砒素を
反応ガスに添加したＣＶＤ法によって形成することがで
きる。Ｎ型導電性ポリシリコン膜１５を形成する他の方
法は、不純物が導入されていないポリシリコン膜をＣＶ
Ｄ法によって堆積し、リン又は砒素をイオン注入した
後、十分活性化させる方法である。ポリシリコン膜１５
は膜内にＮ型不純物が均一に存在している。このときの
Ｎ型不純物量はＮ型ポリシリコンゲート電極の空乏化を
防ぐのに必要な濃度であるとともに、後の工程でＰ型不
純物を導入することによってＰ型導電性に変えることの
できる程度の濃度である。したがって、ポリシリコン膜
１５中のＮ型不純物濃度はプロセス条件の選択によって
最適範囲は変化するが、１×１０19〜２×１０20／ｃｍ
3の範囲が適当である。Ｎ型ポリシリコン膜１５の一例
は、ジシランとホスフィンを反応ガスとするＬＰＣＶＤ
法で成膜したリンドープポリシリコン膜であり、膜厚は
約３５００Åである。
【００１２】（Ｂ）ＮＭＯＳＦＥＴ形成領域をフォトレ
ジスト膜１６によって被い、ＰＭＯＳＦＥＴ形成領域の
ポリシリコン膜１５にボロンをイオン注入する。このと
きのボロン注入量はポリシリコン膜１５中の不純物量の
少なくとも２倍、望ましくは４倍程度に設定する。この
結果、ポリシリコン膜１５はフォトレジスト膜１６で被
われている領域のＮ型ポリシリコン膜１５ａと、Ｐ型に
変化したＰ型ポリシリコン膜１５ｂとに分かれる。
ジスト膜１６によって被い、ＰＭＯＳＦＥＴ形成領域の
ポリシリコン膜１５にボロンをイオン注入する。このと
きのボロン注入量はポリシリコン膜１５中の不純物量の
少なくとも２倍、望ましくは４倍程度に設定する。この
結果、ポリシリコン膜１５はフォトレジスト膜１６で被
われている領域のＮ型ポリシリコン膜１５ａと、Ｐ型に
変化したＰ型ポリシリコン膜１５ｂとに分かれる。
【００１３】（Ｃ）フォトレジスト膜１６を除去した
後、再びフォトレジスト膜を形成し、写真製版とエッチ
ングによってポリシリコン膜１５ａ，１５ｂにパターン
化を施してゲート電極１７ａと１７ｂを形成する。その
後、既知のプロセスにより、ＮＭＯＳＦＥＴ用にはゲー
ト電極１７ａをマスクとしてセルフアラインでＮ型不純
物の砒素又はリンを基板に導入し、ＰＭＯＳＦＥＴ用に
はゲート電極１７ｂをマスクとしてセルフアラインでＰ
型不純物のボロンを基板に導入する。
後、再びフォトレジスト膜を形成し、写真製版とエッチ
ングによってポリシリコン膜１５ａ，１５ｂにパターン
化を施してゲート電極１７ａと１７ｂを形成する。その
後、既知のプロセスにより、ＮＭＯＳＦＥＴ用にはゲー
ト電極１７ａをマスクとしてセルフアラインでＮ型不純
物の砒素又はリンを基板に導入し、ＰＭＯＳＦＥＴ用に
はゲート電極１７ｂをマスクとしてセルフアラインでＰ
型不純物のボロンを基板に導入する。
【００１４】ゲート電極１７ａ，１７ｂに導入された不
純物は、工程（Ｃ）でパターン化される前に熱処理を行
なって活性化してもよく、パターン化後に活性化しても
よい。また、ソース領域・ドレイン領域に導入された不
純物の活性化と同時に行なってもよい。活性化温度は８
００〜９００℃、望ましくは８００〜８５０℃である。
純物は、工程（Ｃ）でパターン化される前に熱処理を行
なって活性化してもよく、パターン化後に活性化しても
よい。また、ソース領域・ドレイン領域に導入された不
純物の活性化と同時に行なってもよい。活性化温度は８
００〜９００℃、望ましくは８００〜８５０℃である。
【００１５】図２は第２の実施例を表わす。 （Ａ）図１と同様にポリシリコン膜２５を形成する。こ
の場合、ポリシリコン膜２５の不純物濃度は少なくとも
１×１０19、望ましくは５×１０19／ｃｍ3とする。こ
の場合も不純物はポリシリコン膜２５の膜内に均一に存
在している。 （Ｂ）既知の写真製版とエッチングによりポリシリコン
膜２５をパターン化してゲート電極２７を形成する。
の場合、ポリシリコン膜２５の不純物濃度は少なくとも
１×１０19、望ましくは５×１０19／ｃｍ3とする。こ
の場合も不純物はポリシリコン膜２５の膜内に均一に存
在している。 （Ｂ）既知の写真製版とエッチングによりポリシリコン
膜２５をパターン化してゲート電極２７を形成する。
【００１６】（Ｃ）ＰＭＯＳＦＥＴ形成領域をフォトレ
ジスト膜２６で被い、ＮＭＯＳＦＥＴ形成領域にＮ型不
純物をイオン注入する。これによりＮＭＯＳＦＥＴのゲ
ート電極２７ａとソース・ドレイン領域２８に同時に不
純物が導入されて、ゲート電極２７ａの低抵抗化とソー
ス・ドレイン領域２８の形成が同時になされる。フォト
レジスト膜２６を除去した後、活性化を行なう。ソース
・ドレイン領域２８には浅い不純物導入領域が形成さ
れ、一方ゲート電極２７ａに導入された不純物は通常の
ゲート電極の膜厚であればその表面付近にのみ偏在して
しまうが、ポリシリコン膜２５が当初からＮ型導電性で
あるためＮＭＯＳＦＥＴのしきい値電圧変動やＣＭＯＳ
デバイスの動作速度上の問題は生じない。
ジスト膜２６で被い、ＮＭＯＳＦＥＴ形成領域にＮ型不
純物をイオン注入する。これによりＮＭＯＳＦＥＴのゲ
ート電極２７ａとソース・ドレイン領域２８に同時に不
純物が導入されて、ゲート電極２７ａの低抵抗化とソー
ス・ドレイン領域２８の形成が同時になされる。フォト
レジスト膜２６を除去した後、活性化を行なう。ソース
・ドレイン領域２８には浅い不純物導入領域が形成さ
れ、一方ゲート電極２７ａに導入された不純物は通常の
ゲート電極の膜厚であればその表面付近にのみ偏在して
しまうが、ポリシリコン膜２５が当初からＮ型導電性で
あるためＮＭＯＳＦＥＴのしきい値電圧変動やＣＭＯＳ
デバイスの動作速度上の問題は生じない。
【００１７】（Ｄ）上記の工程（Ｃ）とは逆に、ＮＭＯ
ＳＦＥＴ形成領域をフォトレジスト膜２９によって被
い、Ｐ型不純物をイオン注入してＰＭＯＳＦＥＴのゲー
ト電極２７ｂの低抵抗化とソース・ドレイン領域３０の
形成を同時に行なう。フォトレジスト膜２９を除去した
後、活性化を行なう。このとき、Ｐ型不純物の注入量は
ゲート電極２７ｂを当初のＮ型導電性からＰ型導電性へ
と極性を判定させなければならないため、ポリシリコン
膜２５のＮ型不純物量の少なくとも２倍、望ましくは４
倍に設定する。Ｐ型不純物のボロンはポリシリコン膜中
での拡散が速いので、ゲート電極２７ｂは均一にＰ型導
電性を示すようになる。しかし、活性化温度が高すぎる
とＭＯＳＦＥＴのチャネル濃度変化の問題が発生するの
で、活性化温度は８００〜９００℃、望ましくは８００
〜８５０℃以下とする。
ＳＦＥＴ形成領域をフォトレジスト膜２９によって被
い、Ｐ型不純物をイオン注入してＰＭＯＳＦＥＴのゲー
ト電極２７ｂの低抵抗化とソース・ドレイン領域３０の
形成を同時に行なう。フォトレジスト膜２９を除去した
後、活性化を行なう。このとき、Ｐ型不純物の注入量は
ゲート電極２７ｂを当初のＮ型導電性からＰ型導電性へ
と極性を判定させなければならないため、ポリシリコン
膜２５のＮ型不純物量の少なくとも２倍、望ましくは４
倍に設定する。Ｐ型不純物のボロンはポリシリコン膜中
での拡散が速いので、ゲート電極２７ｂは均一にＰ型導
電性を示すようになる。しかし、活性化温度が高すぎる
とＭＯＳＦＥＴのチャネル濃度変化の問題が発生するの
で、活性化温度は８００〜９００℃、望ましくは８００
〜８５０℃以下とする。
【００１８】図３は図２のプロセスを用いて作成したデ
ュアルゲート構造のＣＭＯＳを表わしている。図３のＣ
ＭＯＳデバイスを製造するために、図２に従いＰウエル
１１、Ｎウエル１２、フィールド酸化膜１３及びゲート
酸化膜１４を形成した後、Ｎ型ポリシリコン膜２５を形
成する。ポリシリコン膜２５はジシランとホスフィンを
反応ガスとするＬＰＣＶＤ法で成膜した膜厚３５００
Å、膜中リン濃度５×１０19／ｃｍ3のリンドープポリ
シリコン膜である。そのポリシリコン膜２５をパターン
化してゲート電極２７を形成する。
ュアルゲート構造のＣＭＯＳを表わしている。図３のＣ
ＭＯＳデバイスを製造するために、図２に従いＰウエル
１１、Ｎウエル１２、フィールド酸化膜１３及びゲート
酸化膜１４を形成した後、Ｎ型ポリシリコン膜２５を形
成する。ポリシリコン膜２５はジシランとホスフィンを
反応ガスとするＬＰＣＶＤ法で成膜した膜厚３５００
Å、膜中リン濃度５×１０19／ｃｍ3のリンドープポリ
シリコン膜である。そのポリシリコン膜２５をパターン
化してゲート電極２７を形成する。
【００１９】次に、フォトレジスト膜をマスクとしてＮ
ＭＯＳＦＥＴのゲート電極２７ａ及びソース・ドレイン
領域２８並びにＮウエル１２の基板コンタクト領域３６
に砒素をイオン注入する。注入エネルギーは３０Ｋｅ
Ｖ、ドーズ量は１×１０15／ｃｍ2である。この後９０
０℃で３０分間の活性化を行なう。次に、フォトレジス
ト膜を形成しなおし、そのフォトレジスト膜をマスクと
してＰＭＯＳＦＥＴのゲート電極２７ｂ及びソース・ド
レイン領域３０並びにＰウエル１１の基板コンタクト領
域３７にＢＦ2をイオン注入する。注入エネルギーは２
０ＫｅＶ、ドーズ量は３×１０15／ｃｍ2である。この
後８５０℃で３０分間の活性化を行なう。
ＭＯＳＦＥＴのゲート電極２７ａ及びソース・ドレイン
領域２８並びにＮウエル１２の基板コンタクト領域３６
に砒素をイオン注入する。注入エネルギーは３０Ｋｅ
Ｖ、ドーズ量は１×１０15／ｃｍ2である。この後９０
０℃で３０分間の活性化を行なう。次に、フォトレジス
ト膜を形成しなおし、そのフォトレジスト膜をマスクと
してＰＭＯＳＦＥＴのゲート電極２７ｂ及びソース・ド
レイン領域３０並びにＰウエル１１の基板コンタクト領
域３７にＢＦ2をイオン注入する。注入エネルギーは２
０ＫｅＶ、ドーズ量は３×１０15／ｃｍ2である。この
後８５０℃で３０分間の活性化を行なう。
【００２０】次に、既知のプロセスにより、チタンシリ
サイド３８をサリサイドセルフアラインプロセスにより
両ＭＯＳＦＥＴのゲート電極、ソース領域、ドレイン領
域及び基板コンタクト上に形成する。次に、層間絶縁膜
３９を形成した後、コンタクトホールを開口し、メタル
電極４０を形成する。
サイド３８をサリサイドセルフアラインプロセスにより
両ＭＯＳＦＥＴのゲート電極、ソース領域、ドレイン領
域及び基板コンタクト上に形成する。次に、層間絶縁膜
３９を形成した後、コンタクトホールを開口し、メタル
電極４０を形成する。
【００２１】比較例として、不純物を導入しないノンド
ープポリシリコン膜を用い、図３を参照して説明したプ
ロセスと同じプロセスによってＣＭＯＳデバイスを形成
した。比較例のプロセスは従来のプロセスである。図３
の実施例と比較例のしきい値電圧を比較した結果を図４
に示す。ＰＭＯＳＦＥＴでは実施例と比較例の差はな
い。しかし、ＮＭＯＳＦＥＴの場合は比較例の方が大き
な値になっており、比較例のＮ型ポリシリコンゲート電
極は部分空乏化していることが予想される。
ープポリシリコン膜を用い、図３を参照して説明したプ
ロセスと同じプロセスによってＣＭＯＳデバイスを形成
した。比較例のプロセスは従来のプロセスである。図３
の実施例と比較例のしきい値電圧を比較した結果を図４
に示す。ＰＭＯＳＦＥＴでは実施例と比較例の差はな
い。しかし、ＮＭＯＳＦＥＴの場合は比較例の方が大き
な値になっており、比較例のＮ型ポリシリコンゲート電
極は部分空乏化していることが予想される。
【００２２】そこで、ゲート面積の大きなＮＭＯＳＦＥ
Ｔを用いて１ＭＨｚの周波数で高周波ＣＶ測定を行なっ
た。実施例の場合は計算値と一致する酸化膜容量が検出
された。それに対し、比較例の場合は計算値の半分程度
の酸化膜容量しか検出されなかった。このことから比較
例のポリシリコンゲート電極は部分空乏化しており、そ
のため高周波に対する応答が悪くなっていると考えられ
る。
Ｔを用いて１ＭＨｚの周波数で高周波ＣＶ測定を行なっ
た。実施例の場合は計算値と一致する酸化膜容量が検出
された。それに対し、比較例の場合は計算値の半分程度
の酸化膜容量しか検出されなかった。このことから比較
例のポリシリコンゲート電極は部分空乏化しており、そ
のため高周波に対する応答が悪くなっていると考えられ
る。
【００２３】
【発明の効果】本発明により製造したデュアルゲートＣ
ＭＯＳデバイスはプロセス温度が低く抑えられているた
め、Ｐ型ポリシリコンゲート電極中のボロンの拡散によ
るＭＯＳＦＥＴのチャネル濃度が変化してしきい値電圧
が変化する問題は発生しない。また、Ｎ型ポリシリコン
ゲート電極には予め均一に不純物を存在させてあるた
め、プロセス温度が低いことによる拡散不足の問題も発
生しない。
ＭＯＳデバイスはプロセス温度が低く抑えられているた
め、Ｐ型ポリシリコンゲート電極中のボロンの拡散によ
るＭＯＳＦＥＴのチャネル濃度が変化してしきい値電圧
が変化する問題は発生しない。また、Ｎ型ポリシリコン
ゲート電極には予め均一に不純物を存在させてあるた
め、プロセス温度が低いことによる拡散不足の問題も発
生しない。
【図１】第１の実施例を示す工程断面図である。
【図２】第２の実施例を示す工程断面図である。
【図３】図２の工程により製造したＣＭＯＳデバイスを
示す断面図である。
示す断面図である。
【図４】実施例と従来例を比較するしきい値電圧の図で
ある。
ある。
１０ シリコン基板 １１ Ｐウエル １２ Ｎウエル １４ ゲート酸化膜 １５，１５ａ，２５ Ｎ型ポリシリコン膜 １５ｂ Ｐ型に変わったポリシリコン膜 １７ａ，２７ａ Ｎ型ポリシリコンゲート電極 １７ｂ，２７ｂ Ｐ型ポリシリコンゲート電極 ２８，３０ ソース・ドレイン領域
Claims (3)
- 【請求項１】 以下の工程（Ａ）から（Ｄ）を含むデュ
アルゲートＣＭＯＳ型半導体装置の製造方法。 （Ａ）シリコン基板上にゲート酸化膜を介してＮ型導電
性ポリシリコン膜を形成する工程、 （Ｂ）ＮチャネルＭＯＳ型素子形成領域をレジストで被
い、ＰチャネルＭＯＳ型素子形成領域のポリシリコン膜
にＰ型不純物を導入してそのＰチャネルＭＯＳ型素子形
成領域のポリシリコン膜をＰ型導電性に変える工程、 （Ｃ）前記ポリシリコン膜をパターン化してＮチャネル
型ＭＯＳ素子形成領域とＰチャネル型ＭＯＳ素子形成領
域とにそれぞれゲート電極を形成する工程、 （Ｄ）Ｎチャネル型ＭＯＳ素子形成領域とＰチャネル型
ＭＯＳ素子形成領域の基板に少なくともソース領域とド
レイン領域を形成するために、それぞれの導電型の不純
物を導入する工程。 - 【請求項２】 以下の工程（Ａ）から（Ｅ）を含むデュ
アルゲートＣＭＯＳ型半導体装置の製造方法。 （Ａ）シリコン基板上にゲート酸化膜を介してゲート電
極として必要な濃度よりも低濃度のＮ型導電性ポリシリ
コン膜を形成する工程、 （Ｂ）ＰチャネルＭＯＳ型素子形成領域をレジストで被
い、ＮチャネルＭＯＳ型素子形成領域のポリシリコン膜
にＮ型不純物を導入してそのＮチャネルＭＯＳ型素子形
成領域のポリシリコン膜をゲート電極として必要な濃度
のＮ型導電性にする工程、 （Ｃ）ＮチャネルＭＯＳ型素子形成領域をレジストで被
い、ＰチャネルＭＯＳ型素子形成領域のポリシリコン膜
にＰ型不純物を導入してそのＰチャネルＭＯＳ型素子形
成領域のポリシリコン膜をゲート電極として必要な濃度
のＰ型導電性に変える工程、 （Ｄ）前記ポリシリコン膜をパターン化してＮチャネル
型ＭＯＳ素子形成領域とＰチャネル型ＭＯＳ素子形成領
域とにそれぞれゲート電極を形成する工程、 （Ｅ）Ｎチャネル型ＭＯＳ素子形成領域とＰチャネル型
ＭＯＳ素子形成領域の基板に少なくともソース領域とド
レイン領域を形成するために、それぞれの導電型の不純
物を導入する工程。 - 【請求項３】 以下の工程（Ａ）から（Ｄ）を含むデュ
アルゲートＣＭＯＳ型半導体装置の製造方法。 （Ａ）シリコン基板上にゲート酸化膜を介してゲート電
極として必要な濃度よりも低濃度のＮ型導電性ポリシリ
コン膜を形成する工程、 （Ｂ）前記ポリシリコン膜をパターン化してＮチャネル
型ＭＯＳ素子形成領域とＰチャネル型ＭＯＳ素子形成領
域とにそれぞれゲート電極を形成する工程、 （Ｃ）Ｎチャネル型ＭＯＳ素子のソース領域とドレイン
領域を形成するための基板へのＮ型不純物の注入と同時
に、Ｎチャネル型ＭＯＳ素子のゲート電極にもＮ型不純
物を注入してそのＮチャネル型ＭＯＳ素子のゲート電極
をゲート電極として必要な濃度のＮ型導電性にする工
程、 （Ｄ）Ｐチャネル型ＭＯＳ素子のソース領域とドレイン
領域を形成するための基板へのＰ型不純物の注入と同時
に、Ｐチャネル型ＭＯＳ素子のゲート電極にもＰ型不純
物を注入してそのＰチャネル型ＭＯＳ素子のゲート電極
をゲート電極として必要な濃度のＰ型導電性に変える工
程、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088124A JPH06275788A (ja) | 1993-03-22 | 1993-03-22 | デュアルゲートｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088124A JPH06275788A (ja) | 1993-03-22 | 1993-03-22 | デュアルゲートｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275788A true JPH06275788A (ja) | 1994-09-30 |
Family
ID=13934167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5088124A Pending JPH06275788A (ja) | 1993-03-22 | 1993-03-22 | デュアルゲートｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275788A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980030449A (ko) * | 1996-10-29 | 1998-07-25 | 김영환 | Cmos 트랜지스터의 제조방법 |
| KR20010066623A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 개선된 폴리실리콘의 식각 단면을 갖는 트랜지스터의게이트 형성 방법 |
| US6399453B2 (en) | 2000-06-27 | 2002-06-04 | Hitachi, Ltd. | Process of manufacturing semiconductor integrated circuit device having an amorphous silicon gate |
| KR100442570B1 (ko) * | 2000-06-29 | 2004-07-30 | 주식회사 하이닉스반도체 | 반도체소자의 이중게이트전극 형성방법 |
| JP2006049899A (ja) * | 2004-08-02 | 2006-02-16 | Samsung Electronics Co Ltd | Ｐｍｏｓを具備する半導体素子の形成方法 |
| US7067382B2 (en) | 2003-05-29 | 2006-06-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100596808B1 (ko) * | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 형성방법 |
| JP2006332211A (ja) * | 2005-05-24 | 2006-12-07 | Elpida Memory Inc | リセスチャネル構造を有するセルトランジスタを含む半導体装置およびその製造方法 |
| CN100364095C (zh) * | 2004-01-27 | 2008-01-23 | 松下电器产业株式会社 | Cmos器件、其制造方法及掩模数据生成方法 |
| JP2009105233A (ja) * | 2007-10-24 | 2009-05-14 | Sony Corp | 半導体装置およびその製造方法 |
| US8884373B2 (en) | 2011-03-25 | 2014-11-11 | Panasonic Corporation | Semiconductor device |
-
1993
- 1993-03-22 JP JP5088124A patent/JPH06275788A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980030449A (ko) * | 1996-10-29 | 1998-07-25 | 김영환 | Cmos 트랜지스터의 제조방법 |
| KR20010066623A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 개선된 폴리실리콘의 식각 단면을 갖는 트랜지스터의게이트 형성 방법 |
| KR100713057B1 (ko) * | 2000-06-27 | 2007-05-02 | 엘피다 메모리, 아이엔씨. | 반도체 집적 회로 장치와 그 제조 방법 |
| US6399453B2 (en) | 2000-06-27 | 2002-06-04 | Hitachi, Ltd. | Process of manufacturing semiconductor integrated circuit device having an amorphous silicon gate |
| KR100442570B1 (ko) * | 2000-06-29 | 2004-07-30 | 주식회사 하이닉스반도체 | 반도체소자의 이중게이트전극 형성방법 |
| US7067382B2 (en) | 2003-05-29 | 2006-06-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN100364095C (zh) * | 2004-01-27 | 2008-01-23 | 松下电器产业株式会社 | Cmos器件、其制造方法及掩模数据生成方法 |
| JP2006049899A (ja) * | 2004-08-02 | 2006-02-16 | Samsung Electronics Co Ltd | Ｐｍｏｓを具備する半導体素子の形成方法 |
| JP2006332211A (ja) * | 2005-05-24 | 2006-12-07 | Elpida Memory Inc | リセスチャネル構造を有するセルトランジスタを含む半導体装置およびその製造方法 |
| US7622350B2 (en) | 2005-05-24 | 2009-11-24 | Elpida Memory Inc. | Method of manufacturing semiconductor device having cell transistor with recess channel structure |
| KR100596808B1 (ko) * | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 형성방법 |
| JP2009105233A (ja) * | 2007-10-24 | 2009-05-14 | Sony Corp | 半導体装置およびその製造方法 |
| US8884373B2 (en) | 2011-03-25 | 2014-11-11 | Panasonic Corporation | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9349816B2 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
| US4876213A (en) | Salicided source/drain structure | |
| KR100402381B1 (ko) | 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법 | |
| US6218274B1 (en) | Semiconductor device and manufacturing method thereof | |
| US6083780A (en) | Semiconductor device and method of fabrication thereof | |
| US6747316B2 (en) | Surface-channel metal-oxide semiconductor transistors, their complementary field-effect transistors and method of producing the same | |
| JPH06275788A (ja) | デュアルゲートｃｍｏｓ型半導体装置の製造方法 | |
| US6027964A (en) | Method of making an IGFET with a selectively doped gate in combination with a protected resistor | |
| US6137145A (en) | Semiconductor topography including integrated circuit gate conductors incorporating dual layers of polysilicon | |
| US5882962A (en) | Method of fabricating MOS transistor having a P+ -polysilicon gate | |
| US6124187A (en) | Method of fabricating semiconductor device | |
| JP2796047B2 (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| US6881617B2 (en) | Manufacturing method for bipolar gate CMOS semiconductor device | |
| JPH06216151A (ja) | 半導体装置及びその製造方法 | |
| KR100532953B1 (ko) | 피모스 소자의 제조방법 | |
| JPH05335503A (ja) | 半導体装置の製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| KR0133028B1 (ko) | Cmos트랜지스터의 제조방법 | |
| JPH0745821A (ja) | 半導体装置の製造方法 | |
| JPH11135646A (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPH10303410A (ja) | 半導体装置及びその製造方法 | |
| JP2000208640A (ja) | 半導体装置の製造方法 | |
| JPH08213476A (ja) | トランジスタの製造方法および半導体装置 | |
| JP2000091444A (ja) | 半導体装置の製造方法 |