JPWO2020129175A1 - 半導体装置 - Google Patents

Abstract

半導体装置は、半導体基板（１０）上に配置された、第１導電型の第１柱状領域（３１）と第２導電型の第２柱状領域（３２）が交互に配置されたＳＪ構造のドリフト領域（３０）と、ドリフト領域（３０）の上に配置された第２導電型のベース領域（４０）と、ベース領域（４０）の上に配置された第１導電型のソース領域（５０）と、ソース領域（５０）及びベース領域（４０）を貫通する溝の内部に配置されたゲート電極（８０）を備える。ドリフト領域（３０）の第２柱状領域（３２）は、下部領域（３２Ｂ）よりも上部領域（３２Ａ）において正孔と電子の再結合中心の密度が高く形成されている。

Description

本発明は、スーパージャンクション構造の半導体装置に関する。

半導体基体に形成された溝の内部にゲート電極を形成したトレンチゲート型の縦型ＭＯＳＦＥＴが、大電流のスイッチング動作を行うパワー半導体素子に使用されている。更に、ｐｎ接合が周期的に形成されたスーパージャンクション構造（ＳＪ構造）をドリフト領域に使用することにより、高耐圧且つ低オン抵抗のパワー半導体素子を実現できる。ＳＪ構造の縦型ＭＯＳＦＥＴのドリフト領域では、膜厚方向に直線的に延伸するストライプ状のｐ型の柱状領域とｎ型の柱状領域が繰り返し交互に配置される。

また、パワー半導体素子に窒化ケイ素基板を用いることにより、耐圧を向上し、且つ、オン抵抗を低くすることができる（特許文献１参照。）。

国際公開第２０１３／１７９８２０号

縦型ＭＯＳＦＥＴの高速動作のために、ドリフト領域に存在する正孔（ホール）を速やかに消滅させることが重要である。即ち、オン動作時でのソース−ドレイン間のボディダイオードのスイッチング動作を高速化する必要がある。従来、ＳＪ構造の縦型ＭＯＳＦＥＴに関してボディダイオードのスイッチング動作の高速化について十分な検討がされてこなかった。

上記問題点に鑑み、本発明は、スーパージャンクション構造を有し、且つ高速動作が可能なトレンチゲート型の半導体装置を提供することを目的とする。

本発明の一態様によれば、半導体基板上に配置された、第１導電型の第１柱状領域と第２導電型の第２柱状領域が交互に配置されたスーパージャンクション構造のドリフト領域と、ドリフト領域の上に配置された第２導電型のベース領域と、ベース領域の上に配置された第１導電型のソース領域と、ソース領域及びベース領域を貫通する溝の内部に配置されたゲート電極を備え、ドリフト領域の第２柱状領域が、下部領域よりも上部領域において正孔と電子の再結合中心の密度が高く形成されている半導体装置が提供される。

本発明によれば、スーパージャンクション構造を有し、且つ高速動作が可能なトレンチゲート型の半導体装置を提供できる。

本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。 本発明の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。 本発明の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。 本発明の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。 本発明の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。 本発明の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その６）。 本発明の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その７）。 本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なる。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置は、図１に示すように、半導体基板１０の上面に配置された第１導電型のドレイン領域２０と、ドレイン領域２０の上面に配置されたドリフト領域３０と、ドリフト領域３０の上に配置された第２導電型のベース領域４０と、ベース領域４０の上に配置された第１導電型のソース領域５０を備える。ドリフト領域３０は、膜厚方向に直線的に延伸するストライプ状の第１導電型の第１柱状領域３１と第２導電型の第２柱状領域３２が交互に配置されてｐｎ接合が周期的に形成されたスーパージャンクション構造（ＳＪ構造）である。図１では、第２柱状領域３２が１つ含まれる領域が図示されているが、図示された領域の外側において第１柱状領域３１と第２柱状領域３２が交互に繰り返し配置されている。

半導体装置には、ソース領域５０の上面から延伸してソース領域５０及びベース領域４０を貫通し、ドリフト領域３０に達する溝が形成されている。この溝の内壁にゲート絶縁膜７０が配置され、ゲート絶縁膜７０を介してベース領域４０と対向するゲート電極８０が溝の内部に配置されている。なお、ベース領域４０の上面には選択的にソース領域５０が配置されている。また、不純物濃度の高い第２導電型のコンタクト領域６０が、ベース領域４０と接してソース領域５０同士の間に配置されている。

ソース領域５０、ゲート電極８０の上方に層間絶縁膜９０が配置され、層間絶縁膜９０の上にソース電極１００が配置されている。層間絶縁膜９０の開口部を介して、ソース領域５０及びコンタクト領域６０がソース電極１００と接続されている。ゲート電極８０とソース電極１００とは、層間絶縁膜９０によって電気的に絶縁されている。また、半導体基板１０の下面にはドレイン電極１１０が配置されている。このように、図１に示した半導体装置は、トレンチゲート型の縦型ＭＯＳＦＥＴである。

第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を説明する。

図１に示す半導体装置では、ドリフト領域３０の第２柱状領域３２が、ベース領域４０に上端が接する上部領域３２Ａと、上部領域３２Ａの残余の領域であってドレイン領域２０に下端が接する下部領域３２Ｂを有する。そして、第２柱状領域３２は、下部領域３２Ｂよりも上部領域３２Ａにおいて正孔と電子の再結合中心の密度が意図的に高く形成されている。このように、第２柱状領域３２における再結合中心の密度を部分的に高くすることにより、詳細を後述するように、図１に示した半導体装置が高速動作する。

図１に示した半導体装置では、ゲート絶縁膜７０を介してゲート電極８０と対向するベース領域４０の表面が、チャネルの形成されるチャネル領域である。ソース領域５０からドリフト領域３０まで溝に沿ってベース領域４０にチャネルが形成されるように、ゲート電極８０はベース領域４０に対向して配置される。

ここで、図１に示した半導体装置の動作について説明する。ソース電極１００とドレイン電極１１０間に所定のドレイン電圧を印加し、ソース電極１００とゲート電極８０間に所定のゲート電圧を印加する。このようにして半導体装置をオン状態にすると、チャネル領域がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、ソース電極１００から電子がドリフト領域３０に注入される。ドリフト領域３０にＳＪ構造を使用した半導体装置では、ｎ型の不純物濃度を高くした第１柱状領域３１を電流が流れるため、オン抵抗を下げることができる。

半導体装置をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低く制御する。例えば、ゲート電圧を、ソース電圧と同じ電位又は負電位となるようにする。これにより、ベース領域４０のチャネルが消滅して、ソース電極１００からドリフト領域３０への電子の注入が停止する。ドリフト領域３０がＳＪ構造であるため、逆バイアス時にｐｎ接合から伸びる空乏層によって第１柱状領域３１が空乏化されて、高耐圧が確保される。

図１に示した半導体装置では、ドリフト領域３０の第２柱状領域３２の上部領域３２Ａにおける正孔と電子の再結合中心の密度を意図的に高くしている。このため、ドリフト領域３０における正孔と電子の再結合が促進され、ドリフト領域３０に存在する正孔が速やかに消滅する。つまり、ソース−ドレイン間のボディダイオードのスイッチング動作が高速化される。その結果、半導体装置の高速動作を実現できる。

ただし、ドリフト領域３０の第２柱状領域３２の全体において正孔と電子の再結合中心の密度が高いと、リーク電流の増大や半導体装置の耐圧の低下などの問題が生じる。したがって、第２柱状領域３２における再結合中心の密度を部分的に高くする。このとき、第２柱状領域３２の上部領域３２Ａと下部領域３２Ｂとの境界面の位置は、半導体装置に要求される動作速度と信頼性などとの兼ね合いで適宜設定される。例えば、動作速度を重視するなら上部領域３２Ａを広くし、信頼性を重視するなら上部領域３２Ａを狭くする。

なお、第２柱状領域３２の再結合中心を平面視で第２柱状領域３２の中心付近のみに配置し、第１柱状領域３１と第２柱状領域３２の界面の近傍には再結合中心を配置しないようにしてもよい。第１柱状領域３１と第２柱状領域３２の界面では大きな電界が発生するため、この界面の近傍に再結合中心を形成しないことにより、リーク電流の増大や耐圧の低下を抑制できる。

以上に説明したように、本発明の実施形態に係る半導体装置では、ドリフト領域３０のＳＪ構造を構成する第２柱状領域３２の一部において正孔と電子の再結合中心の密度を意図的に高くする。これにより、正孔と電子の再結合が促進され、半導体装置を高速動作させることができる。

以下に、図面を参照して、本発明の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることはもちろんである。

図２に示すように、半導体基板１０の上面に、ｎ型のドレイン領域２０をエピタキシャル成長法などにより形成する。半導体基板１０は、例えば窒化ケイ素基板（ＳｉＣ基板）である。ドレイン領域２０の不純物濃度はドリフト領域３０の不純物濃度よりも高い。

次いで、ドレイン領域２０の上にｎ型のエピタキシャル層を成長さる。このエピタキシャル層の一部をドレイン領域２０の上面が露出するまで除去して、ドリフト領域３０の第１柱状領域３１を形成する。ドレイン領域２０の膜厚は２μｍ〜１５０μｍ程度であり、第１柱状領域３１の不純物濃度は１×１０¹⁵ｃｍ^-3〜１×１０¹⁸ｃｍ^-3程度である。そして、エピタキシャル層を除去した部分に、ｐ型の第２柱状領域３２をエピタキシャル成長法により形成する。これにより、図３に示すように、ｎ型の第１柱状領域３１とｐ型の第２柱状領域３２が交互に配置されたＳＪ構造が形成される。第２柱状領域３２の不純物濃度は１×１０¹⁵ｃｍ^-3〜１×１０¹⁸ｃｍ^-3程度である。

そして、イオン注入法によって、上部領域３２Ａを形成する所定の深さまで第２柱状領域３２にｐ型不純物を注入する。例えば、１×１０¹⁶ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度のｐ型不純物を第２柱状領域３２に注入する。その後、イオン注入した不純物を熱処理することで活性化させる際に、意図的に再結合中心になる点欠陥が残る条件で活性化を行う。これにより、図４に示すように、再結合中心の密度が高い上部領域３２Ａが形成される。なお、点欠陥の密度は活性化の条件によって制御できる。

次に、ドリフト領域３０の上にｐ型のベース領域４０をエピタキシャル成長法により形成する。そして、イオン注入法により、図５に示すように、ｎ型のソース領域５０及びｐ型のコンタクト領域６０をベース領域４０の上部に形成する。ベース領域４０の膜厚は０．１μｍ〜２０μｍ程度であり、不純物濃度は２×１０¹⁶ｃｍ^-3〜５×１０¹⁷ｃｍ^-3程度である。ソース領域５０の膜厚は０．１μｍ〜２０μｍ程度であり、不純物濃度は１×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度である。コンタクト領域６０の不純物濃度は、１×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度である。

その後、図６に示すように、ソース領域５０の上面から延伸してソース領域５０とベース領域４０を貫通し、ドリフト領域３０に底部が達する溝２００を形成する。溝２００は、フォトリソグラフィ技術とエッチング技術などを用いて形成される。溝２００の深さは、その底部が、上部領域３２Ａと下部領域３２Ｂとの境界面の位置より上方であることが好ましく、例えば、０．２μｍ〜４０μｍ程度である。

次いで、図７に示すように、溝２００の内壁面上にゲート絶縁膜７０を形成する。例えば、ゲート絶縁膜７０として、酸化シリコン（ＳｉＯ₂）膜を熱酸化法で形成する。ゲート絶縁膜７０の膜厚は、例えば１ｎｍ〜５００ｎｍ程度である。

ゲート絶縁膜７０を形成した後、溝２００の内部にゲート電極８０を埋め込む。例えば、不純物を添加したポリシリコン膜を半導体基体の全面に形成した後、平坦化して溝２００の内部にゲート電極８０を形成する。その後、図８に示すように、層間絶縁膜９０を形成する。

次いで、ソース領域５０とコンタクト領域６０に接続するソース電極１００を層間絶縁膜９０上に形成する。例えば、層間絶縁膜９０の一部に開口部を設けてソース領域５０とコンタクト領域６０の表面を露出させ、この開口部を埋め込むようにソース電極１００を形成する。更に、半導体基板１０の下面にドレイン電極１１０を形成する。以上により、図１に示した半導体装置が完成する。

上記の製造方法によれば、第２柱状領域３２の上部領域３２Ａに意図的に形成した再結合中心は、上部領域３２Ａがイオン注入法により形成されたことにより発生した結晶欠陥である。第２柱状領域３２の下部領域３２Ｂをエピタキシャル成長法により形成し、上部領域３２Ａをイオン注入法により形成することにより、下部領域３２Ｂよりも上部領域３２Ａにおいて正孔と電子の再結合中心の密度を意図的に高くすることができる。

なお、上記以外の方法によって上部領域３２Ａを形成してもよい。例えば、第２柱状領域３２をエピタキシャル成長法により形成した後に上部領域３２Ａに金属イオンを注入して、この金属イオンを再結合中心としてもよい。或いは、第２柱状領域３２を形成した後に上部領域３２Ａに水素イオン又はヘリウムイオンを注入し、再結合中心を形成してもよい。

＜変形例＞
図９に示す本発明の実施形態の変形例に係る半導体装置は、ドリフト領域３０の第２柱状領域３２が、低不純物濃度領域３２２の上に、低不純物濃度領域３２２よりも不純物濃度が高い高不純物濃度領域３２１を配置した構造である。低不純物濃度領域３２２と高不純物濃度領域３２１の境界面の位置は、ゲート電極８０が内部に配置された溝の底部よりも下方であることが好ましい。

半導体基板１０にＳｉＣ基板を用いることにより、半導体装置の耐圧を向上し、且つ、オン抵抗を低くすることができる。しかし、ＳｉＣはシリコンに比べて絶縁破壊電界が高いため、ＳｉＣ基板が破壊されない程度に高い電界が、半導体装置の他の部分の絶縁膜、例えばゲート絶縁膜７０などに印加される。このため、半導体基板１０が絶縁破壊に至る前に絶縁破壊による半導体装置の破損が起こり得る。

これに対し、図９に示した半導体装置では、ベース領域４０に接する高不純物濃度領域３２１とその下方の低不純物濃度領域３２２とに第２柱状領域３２を分けた構造にしている。この構造により、逆バイアス時において、第２柱状領域３２の高不純物濃度領域３２１に隣接する第１柱状領域３１の上部が、低不純物濃度領域３２２に隣接する下部よりも低電圧で空乏化する。このため、第２柱状領域３２の高不純物濃度領域３２１と低不純物濃度領域３２２の境界面の位置をゲート電極８０が内部に配置された溝の底部よりも下方にすることにより、逆バイアス時にゲート絶縁膜７０が空乏層により囲まれる。このため、ゲート絶縁膜７０を高い電界から遮断することができる。したがって、図９に示した半導体装置によれば、ゲート絶縁膜７０の絶縁破壊による半導体装置の破損が抑制される。

上部領域３２Ａと下部領域３２Ｂの境界面の位置と、高不純物濃度領域３２１と低不純物濃度領域３２２の境界面の位置は、独立して設定することができる。図９では、上部領域３２Ａと下部領域３２Ｂの境界面の位置が、低不純物濃度領域３２２と高不純物濃度領域３２１の境界面の位置よりも下方である場合を示した。なお、これらの境界面の位置を一致させることにより、変形例に係る半導体装置の製造を容易にすることができる。即ち、低不純物濃度領域３２２でもある下部領域３２Ｂをエピタキシャル成長法で形成し、高不純物濃度領域３２１でもある上部領域３２Ａをイオン注入法で形成してもよい。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、上記では半導体装置が縦型ＭＯＳＦＥＴである例を示したが、半導体装置がトレンチゲート型を採用した他の構造のスイッチング素子であってもよい。例えば、半導体装置が絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。

このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。

本発明の半導体装置は、スーパージャンクション構造を使用する半導体装置の用途に利用可能である。

１０…半導体基板
２０…ドレイン領域
３０…ドリフト領域
３１…第１柱状領域
３２…第２柱状領域
３２Ａ…上部領域
３２Ｂ…下部領域
４０…ベース領域
５０…ソース領域
６０…コンタクト領域
７０…ゲート絶縁膜
８０…ゲート電極
９０…層間絶縁膜
１００…ソース電極
１１０…ドレイン電極
２００…溝
３２１…高不純物濃度領域
３２２…低不純物濃度領域

Claims (7)

1. 半導体基板と、
   前記半導体基板上に配置された、膜厚方向に直線的に延伸するストライプ状の第１導電型の第１柱状領域と第２導電型の第２柱状領域が交互に配置されてｐｎ接合が周期的に形成されたスーパージャンクション構造のドリフト領域と、
   前記ドリフト領域の上に配置された第２導電型のベース領域と、
   前記ベース領域の上に配置された第１導電型のソース領域と、
   前記ソース領域の上面から延伸して前記ソース領域及び前記ベース領域を貫通する溝の内壁に配置されたゲート絶縁膜と、
   前記溝の内部に配置され、前記ゲート絶縁膜を介して前記ベース領域と対向するゲート電極と
   を備え、
   前記ドリフト領域の前記第２柱状領域が、下部領域よりも上部領域において正孔と電子の再結合中心の密度が高く形成されていることを特徴とする半導体装置。
2. 前記第２柱状領域の前記上部領域の前記再結合中心が、前記上部領域がイオン注入法により形成されたことにより発生した結晶欠陥であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２柱状領域の前記再結合中心が、前記第１柱状領域と前記第２柱状領域の界面に配置されていないことを特徴とする請求項１に記載の半導体装置。
4. 前記第２柱状領域の前記下部領域がエピタキシャル成長法により形成された膜であり、前記上部領域がイオン注入法により形成された膜であることを特徴とする請求項１に記載の半導体装置。
5. 前記第２柱状領域が、低不純物濃度領域の上に、前記低不純物濃度領域よりも不純物濃度が高い高不純物濃度領域を配置した構造であり、
   前記高不純物濃度領域と前記低不純物濃度領域の境界面の位置が、前記溝の底部よりも下方であることを特徴とする請求項１に記載の半導体装置。
6. 前記上部領域と前記下部領域の境界面の位置と、前記高不純物濃度領域と前記低不純物濃度領域の境界面の位置が一致していることを特徴とする請求項５に記載の半導体装置。
7. 前記半導体基板が窒化ケイ素基板であることを特徴とする請求項１に記載の半導体装置。

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