JP2015095466A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】耐圧の低下が抑制されたトレンチ型の半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の第１半導体領域と、第１半導体領域上に配置された第２導電型の第２半導体領域と、第２半導体領域の上面から延伸して第２半導体領域を貫通して第１半導体領域まで達する溝の底部及び内壁上に配置された絶縁膜と、絶縁膜を介して第２半導体領域と対向して溝の内部に配置され、上面が溝の側壁に接する部分から溝の中央部に向かって低くなるように傾斜している制御電極と、制御電極の上部と絶縁膜を介して対向する部分を有し、溝の側面の周囲に接して第２半導体領域の上面に配置された第１導電型の第３半導体領域と、制御電極上に配置された層間絶縁膜と、層間絶縁膜上に配置された主電極とを備える。
【選択図】図１

Description

本発明は、トレンチ型のゲート電極構造を有する半導体装置及びその製造方法に関する。

絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、高入力インピーダンス、低オン電圧を有する。このため、トレンチ型のゲート電極構造を有するＩＧＢＴなどがモータ駆動回路などで使用されている。しかし、ＩＧＢＴにおいては、耐圧とオン電圧がトレードオフの関係にある。

このため、耐圧を高く保持しつつ、オン電圧を下げるために種々の方法が提案されている。例えば、注入効率を低く最適設定したエミッタ層と、深さ、幅及び間隔を最適設定した絶縁ゲート部とによって低いオン抵抗を実現しようとする方法が提案されている（例えば、特許文献１参照。）。

特開平５−２４３５６１号公報

溝の内部にゲート電極が形成されるトレンチ型のゲート電極構造を有する半導体装置では、溝内にゲート電極が完全に埋まっていない場合、ゲート電極上の層間絶縁膜や更に上の電極の一部が溝内に落ち込んでしまう。その場合、熱処理によって層間絶縁膜に熱を加えると、溝上のゲート電極とソース電極とを分離する層間絶縁膜の一部が溝内に入り込み、熱処理することで層間絶縁膜の厚みが薄くなることが問題になっている。これによって、ゲート・ソース間耐圧が低下する。

上記問題点に鑑み、本発明は、耐圧の低下が抑制されたトレンチ型のゲート電極構造を有する半導体装置及びその製造方法を提供することを目的とする。

本発明の一態様によれば、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域上に配置された第２導電型の第２半導体領域と、（ハ）第２半導体領域の上面から延伸して第２半導体領域を貫通して第１半導体領域まで達する溝の底部及び内壁上に配置された絶縁膜と、（ニ）絶縁膜を介して第２半導体領域と対向して溝の内部に配置され、上面が溝の側壁に接する部分から溝の中央部に向かって低くなるように傾斜している制御電極と、（ホ）制御電極の上部と絶縁膜を介して対向する部分を有し、溝の側面の周囲に接して第２半導体領域の上面に配置された第１導電型の第３半導体領域と、（ヘ）制御電極上に配置された層間絶縁膜と、（ト）層間絶縁膜上に配置された主電極とを備える半導体装置が提供される。

本発明の他の態様によれば、（イ）第１導電型の第１半導体領域上に第２導電型の第２半導体領域を形成するステップと、（ロ）第２半導体領域の上面から延伸して第２半導体領域を貫通して第１半導体領域まで達する溝を形成するステップと、（ハ）溝の内壁及び底部に絶縁膜を形成するステップと、（ニ）絶縁膜を介して第２半導体領域と対向して溝の内部に配置され、上面が溝の側壁に接する部分から溝の中央部に向かって低く傾斜するように制御電極を形成するステップと、（ホ）制御電極の上部と絶縁膜を介して対向する部分を有するように、溝の側面の周囲に接して第２半導体領域の上面に第１導電型の第３半導体領域を形成するステップと、（ヘ）制御電極上に層間絶縁膜を形成するステップと、（ト）層間絶縁膜上に主電極を形成するステップとを含む半導体装置の製造方法が提供される。

本発明によれば、耐圧の低下が抑制されたトレンチ型のゲート電極構造を有する半導体装置及びその製造方法を提供できる。

本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の制御電極の形状を説明するための模式的な断面図である。 比較例の制御電極を説明するための模式的な断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。 本発明の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態の他の変形例に係る半導体装置の構造を示す模式的な断面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

図１に示す本発明の実施形態に係る半導体装置１は、第１導電型の第１半導体領域１０と、第１半導体領域１０上に配置された第２導電型の第２半導体領域２０と、第２半導体領域２０の上面から延伸して第２半導体領域２０を貫通して第１半導体領域１０まで達する複数の溝の底部及び内壁上に配置された絶縁膜４０と、絶縁膜４０を介して第２半導体領域２０と対向して溝の内部に配置された制御電極５０と、溝の側面の周囲に接して第２半導体領域２０の上面に配置された第１導電型の第３半導体領域３０とを備える。

第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。

図１に示した実施形態に係る半導体装置１は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。以下では、説明を分かりやすくするため、第１半導体領域１０をｎ型のドリフト領域１０、第２半導体領域２０をｐ型のベース領域２０、第３半導体領域３０をｎ型のソース領域３０、制御電極５０をゲート電極５０として説明する。複数のソース領域３０が、ベース領域２０の上面の一部に選択的に埋め込まれている。

図１に示したように、ゲート電極５０の膜厚方向に切った断面構造はＵ字形状であり、溝の側壁に近い制御電極５０の上面は、ソース領域３０の下面よりも上方の高さであって溝の開口部よりも下方の高さに位置している。そして、ゲート電極５０の上面は、溝の側壁に近い部分から溝の中央部に向かって低くなるように傾斜している。例えば図２に示すように、ゲート電極５０の溝の側壁に近い上面と半導体装置と水平な面Ｘとは鋭角θをなす。

半導体装置１において、ゲート電極５０と対向するベース領域２０の表面がチャネル領域１００である。つまり、溝の側面に形成された絶縁膜４０の領域がゲート絶縁膜として機能する。

ベース領域２０にチャネルを形成するために、ソース領域３０が、ゲート電極５０の上部と絶縁膜４０を介して対向する部分を有する必要がある。ゲート電極５０の上面が溝の開口部よりも下方に位置しているため、ソース領域３０は溝の開口部から溝の側面に接しながら膜厚方向に延伸する垂直部分を有する。また、ソース領域３０は、垂直部分と連結してベース領域２０の上面に沿って延伸する水平部分を有する。このため、ベース領域２０の膜厚方向に切ったソース領域３０の断面はＬ字形状である。

なお、ソース領域３０を熱拡散法でゲート電極５０の上面の高さよりも低くまで形成することも考えられる。しかし、その場合にはソース領域３０の形成に要する時間が増大するなどの問題が生じる。このため、ソース領域３０をＬ字形状に形成することが好ましい。ソース領域３０の形成方法は後述する。

ドリフト領域１０は、ｐ型のコレクタ領域６０の一方の主面上に配置されている。コレクタ領域６０の他方の主面上には、コレクタ領域６０と電気的に接続するコレクタ電極８０が配置されている。なお、ドリフト領域１０とコレクタ領域６０間に、ドリフト領域１０よりも不純物濃度の高いｎ型のフィールドストップ領域６５が配置されている。フィールドストップ領域６５によって、オフ時に空乏層がコレクタ領域６０に達することが抑制される。

また、ゲート電極５０の上面には層間絶縁膜７０が配置されている。層間絶縁膜７０を介してゲート電極５０の上方に、ベース領域２０とソース領域３０とに電気的に接続するソース電極９０が配置されている。層間絶縁膜７０によって、ゲート電極５０とソース電極９０とは電気的に絶縁されている。

なお、図１に示した例では、層間絶縁膜７０の全体がベース領域２０に形成された溝に埋め込まれている。このため、層間絶縁膜７０の上面がベース領域２０の上面よりも高い場合と比べて、ソース電極９０の上面が平坦化される。その結果、ソース電極９０上にワイヤーボンディングする工程などにおける不具合を解消できる。

溝の幅が広い場合、層間絶縁膜７０の上面が溝の開口部よりも低くなり、ソース電極９０の少なくとも一部が溝の内部に入り込んでしまう。層間絶縁膜７０は熱処理工程によって溝内へと落ち込んでしまい、層間絶縁膜７０はゲート電極５０の上面上（溝の開口部側）で薄くなる。このため、半導体装置１のゲート・ソース間の耐圧が低下する。

しかし、図１に示した例では、溝の中央部に向かってゲート電極５０の上面が傾斜していることにより、熱処理などによって層間絶縁膜７０が溝の開口部において薄くなることを抑制できる。よって、耐圧低下が抑制される。

ここで、半導体装置１の動作について説明する。ソース電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、ソース電極９０とゲート電極５０間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、チャネル領域１００がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、ソース電極９０から電子がドリフト領域１０に注入される。この注入された電子により、コレクタ領域６０とドリフト領域１０との間が順バイアスされ、コレクタ電極８０からコレクタ領域６０を経由して正孔（ホール）がドリフト領域１０、ベース領域２０の順に移動する。更に電流を増やしていくと、コレクタ領域６０からの正孔が増加し、ベース領域２０の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。

半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低く、例えば、ゲート電圧をソース電圧と同じ電位又は負電位となるように制御する。これにより、チャネル領域１００が消滅して、ソース電極９０からドリフト領域１０への電子の注入が停止する。コレクタ電極８０の電位がソース電極９０よりも高いので、ベース領域２０とドリフト領域１０との界面から空乏層が広がっていくと共に、ドリフト領域１０に蓄積された正孔はソース電極９０に抜けていく。以上が半導体装置１の動作である。

ところで、溝の幅Ｗ１が広いほどオン電圧が低下する。これは、以下の理由による。

半導体装置１がオンすると、チャネル領域１００に形成されたチャネルを通過して、ソース電極９０から溝の側面に沿って主に移動してきた電子がドリフト領域１０に注入される。この注入された電子により、コレクタ領域６０とドリフト領域１０との間が順バイアスされ、正孔がコレクタ領域６０からドリフト領域１０に移動する。溝の幅Ｗ１は例えば３μｍ〜２０μｍ程度である。一方、溝底部の下方でのドリフト領域１０の厚みは例えば３０μｍ〜１８０μｍであり、溝の幅Ｗ１よりも十分に広い。このため、溝の幅Ｗ１が広くなったとしても、溝に沿って移動した電子は、溝よりも深い領域においてドリフト領域１０で拡散する。これにより、溝間領域直下のコレクタ領域６０とドリフト領域１０の界面だけでなく、それよりも広い範囲でコレクタ領域６０とドリフト領域１０の界面が順バイアスとなり、正孔がコレクタ領域６０からドリフト領域１０に移動する。

コレクタ領域６０から移動してきた正孔は溝の底部によってその移動が妨げられ、溝の底部近傍のドリフト領域１０内に正孔が蓄積され、伝導度変調が生じる。溝の幅Ｗ１が広いほど溝の底部近傍のドリフト領域１０内で正孔が蓄積されやすい。このため、ソース電極９０へ移動する正孔を少なくするため、ソース電極９０と接するベース領域２０の幅Ｗ２に比べて溝の幅Ｗ１が広く形成することによってオン電圧を低減することができる。

また、半導体装置１をオン状態からオフ状態にすると、ベース領域２０とのＰＮ接合界面側からだけでなく、ゲート電極５０が形成された溝の底部周辺からもドリフト領域１０内に空乏層が広がっていく。このとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層の広がりが不均一であったり狭い場合には、耐圧が低下する。溝の幅Ｗ１が狭い場合には、電界集中点である溝の底部の両端部が近いために、溝の底部の直下において空乏層が良好に一様且つ広範囲に広がらない。しかし、溝の幅Ｗ１が広い場合には、溝の底部の端部が離間しているために、端部間の溝の底部の直下における空乏層はより一様に又はより広範囲に広がる。このため、溝の幅Ｗ１が広い半導体装置１では、耐圧が向上する。オン電圧を考慮すると、Ｗ１／Ｗ２が１．５〜２程度であることが好ましい。

更に、溝の幅Ｗ１が広いことによって、ゲート抵抗が低減される。このため、半導体装置１の高速動作化が可能である。そして、同一チップ内に多くの素子が配置された場合においても、半導体装置１内における素子動作の均一化を実現できる。

一方、溝の幅Ｗ１が広いほど、ソース電極９０の下面が溝内に入り込んだ形状になりやすい。ゲート電極５０の上面と溝の開口部の位置が同じ場合には、溝の幅Ｗ１が広いほど、図３に示すようにゲート電極５０及び層間絶縁膜７０が溝２００の中央部で凹んだ形状になりやすい。そして、先に説明したように、層間絶縁膜７０の溝２００の開口部での膜厚ｄが薄くなり、半導体装置の耐圧が低下する。

しかし、半導体装置１では、溝の中央部に向かって低くなるようにゲート電極５０の上面が傾斜しているため、溝の開口部で層間絶縁膜７０の膜厚が薄くなることがない。このため、半導体装置１では耐圧低下は抑制される。更に、層間絶縁膜７０の幅は溝の開口部側に比べて溝の底部側の方が厚く形成されている。図１、図２に示したように溝内のゲート電極５０が形成されていない底面の幅がａ、ゲート電極５０の側面に形成された層間絶縁膜７０の幅の最大値がｂ１、ゲート電極５０の上に形成された層間絶縁膜７０の膜厚の最小値がｂ２であるときに、ａ＞２×ｂ１＞２×ｂ２＞０となるようにすると層間絶縁膜７０を厚く形成しなくても、耐圧を確保できる。

なお、図１に示した半導体装置１では、溝の底部に配置された領域の厚みｔ１が、溝の側面に配置されてベース領域２０に対向する領域の厚みｔ２よりも厚くなるように、絶縁膜４０を形成されている。半導体装置１ではゲート電極５０が形成される溝の幅Ｗ１が広いため、溝の底部に配置されたゲート電極５０と半導体領域との間に生じる寄生容量（Ｃgd）は増加する傾向にある。しかし、溝の底部側の絶縁膜４０の膜厚を厚くすることにより、寄生容量（Ｃgd）を低減することができる。これにより、半導体装置１の動作速度（スイッチング動作）が向上する。

絶縁膜４０の側面側はゲート絶縁膜として機能するため、絶縁膜４０の側面側の膜厚を厚くするのには限界がある。このため、絶縁膜４０の側面側の膜厚に比べて絶縁膜４０の底部側の膜厚を厚くすることが好ましい。絶縁膜４０の溝の底部での厚みｔ１は例えば３００ｎｍ程度であり、溝の側面での厚みｔ２は例えば１００ｎｍ程度である。

以上に説明したように、本発明の実施形態に係る半導体装置１では、上面が溝の側壁に接する部分から溝の中央部に向かって低くなるように傾斜している。このため、層間絶縁膜７０の膜厚は溝の開口部で薄くならず、半導体装置１の耐圧低下が抑制される。

図４〜図１０を参照して、本発明の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

図４に示すように、ｐ^-型のコレクタ領域６０とｎ⁺型のフィールドストップ領域６５の積層体上に形成されたｎ^-型のドリフト領域１０上に、不純物拡散法又はエピタキシャル成長法によってｐ^-型のベース領域２０を形成する。例えば不純物拡散法によれば、ドリフト領域１０の上面からイオン注入法によってｐ型不純物をドリフト領域１０に注入した後、アニール処理による拡散を行って、ベース領域２０が実質的に一様の厚みで形成される。ベース領域２０中のｐ型不純物は例えばボロン（Ｂ）である。

次いで、図５に示すようにフォトリソグラフィ技術とエッチング技術により、ベース領域２０の上面から延伸してベース領域２０を貫通し、ドリフト領域１０に先端が到達する溝２００を形成する。

その後、図６に示すように、溝２００の内壁及び底部に絶縁膜４０を形成する。例えば、酸化シリコン（ＳｉＯ₂）膜を熱酸化法で形成する。このとき、溝２００の底部に配置された領域の厚みｔ１が、溝２００の側面に配置された領域の厚みｔ２よりも厚くなるように、絶縁膜４０を形成する。

次いで、ゲート電極５０を形成する。例えば、不純物を添加したポリシリコン膜を溝２００の内部に形成する。このとき、溝２００の幅Ｗ１が広いために、図７に示すようにゲート電極５０は完全には埋まっておらず、溝の底部及び側面に沿ったＵ字状になるように形成される。

図８に示すように、ベース領域２０上及び溝２００に沿ったゲート電極５０の上面が露出するように、レジスト膜５００を配置する。このとき、レジスト膜５００の上面はゲート電極５０の上面よりも低くして、ゲート電極５０上面側の側面を露出させる。そして、レジスト膜５００をマスクとしてゲート電極５０を選択的にエッチング除去する。その結果、図９に示すように、上面が溝２００の開口部よりも下方に位置するゲート電極５０が形成される。このとき、ゲート電極５０上面側の側面からもエッチングされて、ゲート電極５０の上面を溝２００の側壁に接する部分から溝２００の中央部に向かって低くなるように傾斜させることができる。ゲート電極５０の上面の位置を溝２００の開口部からどれくらい低くするかは任意に設定可能であるが、層間絶縁膜７０が開口部であまり盛り上がらない程度にゲート電極５０の上面をエッチングする。例えば、ゲート電極５０の上面のエッチング量は１μｍ程度である。

次いで、図１０に示すように、溝２００の開口部に向けて斜め上方から不純物を打ち込む斜めイオン注入法によって、溝２００の開口部周辺のベース領域２０の上面の一部及び溝２００の側壁の一部にｎ型不純物をドープする。このｎ型不純物を拡散することで、Ｌ字形状のソース領域３０を形成する。なお、図９では、溝２００の１つの壁面Ａに向けて矢印で示したように斜め上から不純物をドープする例を示したが、溝２００の他の壁面に向けても同様に不純物がドープされる。例えば、４方向から不純物を溝２００の開口部周辺のベース領域２０にドープする。このように斜めイオン注入法を採用することによって、ソース領域３０の全体を膜厚方向に沿って深く形成するよりも容易にソース領域３０を形成できる。

更に、ゲート電極５０上に層間絶縁膜７０を形成した後、ソース領域３０とベース領域２０に接続するソース電極９０を層間絶縁膜７０上に形成する。更に、コレクタ領域６０の裏面上にコレクタ電極８０を形成することにより、図１に示した半導体装置１が完成する。

以上に説明したように、本発明の実施形態に係る半導体装置１の製造方法によれば、ゲート電極５０の上面が溝の開口部よりも下方に位置し、且つ、上面が溝の側壁に接する部分から溝の中央部に向かって低くなるように傾斜した半導体装置１を製造することができる。この半導体装置１によれば、層間絶縁膜７０の膜厚は溝の開口部で薄くならず、半導体装置１の耐圧低下が抑制される。

＜変形例＞
ゲート電極５０は、チャネルを形成するためには溝の側面においてベース領域２０と対向していればよい。このため、図１１に示すように、溝底部の中央部上にはゲート電極５０を配置しないようにしてもよい。つまり、ゲート電極５０の膜厚方向に切った断面の形状はＬ字形状である。

図１１に示した半導体装置１では、溝の底部におけるゲート電極５０とドリフト領域１０間の寄生容量を減少させることができる。したがって、半導体装置１の動作速度を更に向上させることができる。

また、溝の幅Ｗ１があまり広くない場合には、図１２に示すように、溝の中央部におけるゲート電極５０の凹部は小さくなる。この場合においても、ゲート電極５０の上面が溝の開口部よりも下方に位置し、且つ、上面が溝の側壁に接する部分から溝の中央部に向かって低くなるように傾斜させることによって、半導体装置１の耐圧低下を抑制できる。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

上記では層間絶縁膜７０が溝内に埋まっている例のみを示したが、層間絶縁膜７０が溝の開口部上にせり出していても本発明の効果が得られることは明らかである。更に、層間絶縁膜７０がベース領域２０の上面上にもはみ出た形状であっても、本発明の効果を得られることは明らかである。

また、上記では半導体装置１がＩＧＢＴである例を説明した。しかし、ＩＧＢＴ以外の、例えばトレンチ型のゲート電極構造を有するＭＯＳＦＥＴなどの場合にも本発明は適用可能であり、耐圧の低下を抑制できる。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体装置
１０…ドリフト領域、第１半導体領域
２０…ベース領域、第２半導体領域
３０…ソース領域、第３半導体領域
４０…絶縁膜
５０…ゲート電極、制御電極
６０…コレクタ領域
６５…フィールドストップ領域
７０…層間絶縁膜
８０…コレクタ電極
９０…ソース電極
１００…チャネル領域
２００…溝

Claims (8)

1. 第１導電型の第１半導体領域と、
   前記第１半導体領域上に配置された第２導電型の第２半導体領域と、
   前記第２半導体領域の上面から延伸して前記第２半導体領域を貫通して前記第１半導体領域まで達する溝の底部及び内壁上に配置された絶縁膜と、
   前記絶縁膜を介して前記第２半導体領域と対向して前記溝の内部に配置され、前記上面が前記溝の側壁に接する部分から前記溝の中央部に向かって低くなるように傾斜している制御電極と、
   前記制御電極の上部と前記絶縁膜を介して対向する部分を有し、前記溝の側面の周囲に接して前記第２半導体領域の上面に配置された第１導電型の第３半導体領域と、
   前記制御電極上に配置された層間絶縁膜と、
   前記層間絶縁膜上に配置された主電極と
   を備えることを特徴とする半導体装置。
2. 前記第３半導体領域が、
   前記第２半導体領域の上面から前記溝の側面に接しながら膜厚方向に延伸する垂直部分と、
   前記垂直部分と連結し、前記第２半導体領域の上面に沿って延伸する水平部分と
   を有し、前記第２半導体領域の膜厚方向に沿った断面がＬ字形状であることを特徴とする請求項１に記載の半導体装置。
3. 前記制御電極の上面が前記溝の開口部よりも下方に位置することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記主電極の底面の少なくとも一部が、前記溝の開口部の位置よりも低く前記溝の内部に入っていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 第１導電型の第１半導体領域上に第２導電型の第２半導体領域を形成するステップと、
   前記第２半導体領域の上面から延伸して前記第２半導体領域を貫通して前記第１半導体領域まで達する溝を形成するステップと、
   前記溝の内壁及び底部に絶縁膜を形成するステップと、
   前記絶縁膜を介して前記第２半導体領域と対向して前記溝の内部に配置され、前記上面が前記溝の側壁に接する部分から前記溝の中央部に向かって低く傾斜するように制御電極を形成するステップと、
   前記制御電極の上部と前記絶縁膜を介して対向する部分を有するように、前記溝の側面の周囲に接して前記第２半導体領域の上面に第１導電型の第３半導体領域を形成するステップと、
   前記制御電極上に層間絶縁膜を形成するステップと、
   前記層間絶縁膜上に主電極を形成するステップと
   を含むことを特徴とする半導体装置の製造方法。
6. 前記第３半導体領域を形成するステップにおいて、
   前記第２半導体領域の上面から前記溝の側面に接しながら膜厚方向に延伸する垂直部分と、
   前記垂直部分と連結し、前記第２半導体領域の上面に沿って延伸する水平部分と
   を有し、前記第２半導体領域の膜厚方向に沿った断面がＬ字形状であるように前記第３半導体領域を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記制御電極の上面が前記溝の開口部より下方に位置し、
   前記第３半導体領域を形成するステップが、
   前記溝の開口部に向けて斜め上方から不純物を打ち込む段階と、
   前記不純物を前記第２半導体領域中で拡散させる段階と
   を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記層間絶縁膜が熱処理によってだれて前記溝の開口部近傍で薄くなり、前記主電極の少なくとも一部が前記溝の内部に入っていることを特徴とする請求項５乃至７のいずれか１項記載の半導体装置の製造方法。

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