JPWO2019160062A1 - 多数個取り素子収納用パッケージおよび多数個取り光半導体装置 - Google Patents

多数個取り素子収納用パッケージおよび多数個取り光半導体装置 Download PDF

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Abstract

本開示の多数個取り素子収納用パッケージは、複数の第１素子収納用パッケージ領域、複数の第２素子収納用パッケージ領域およびダミー領域を含み、第１面および第２面を有する母基板と、第１面のダミー領域に配設される第１幹電極と、第２面に配設される第２幹電極とを備える。各第１素子収納用パッケージ領域および各第２素子収納用パッケージ領域は、第１面に配設される枠体と、第１面に配設される、一端が枠体の内側に位置し、他端が第１幹電極に接続される第１配線導体と、一端が第１面における枠体の内側に位置し、他端が第２幹電極に接続される第２配線導体とを含む。

Description

本開示は、多数個取り素子収納用パッケージおよび多数個取り光半導体装置に関する。
半導体レーザ素子（Laser Diode）は、発光ダイオード素子（Light Emitting Diode）と比較して、波長および位相が揃った光を出射できる。そのため、半導体レーザ素子は、例えば、高輝度表示装置、走査型表示装置等の画像表示装置の分野において、発光ダイオード素子に対する優位性を有するとされている。
近年、半導体レーザ素子の小型化が進められている。これに伴って、多数の半導体レーザ素子、それぞれが半導体レーザ素子を含む多数の半導体レーザ装置等に対するエージングを効率よく行うことが求められている。例えば、特許文献１は、大口径サブマウントに多数の半導体レーザ素子を取り付けた状態において、素子特性の評価、エージング等を行うことを記載している。
従来の技術では、半導体素子を含む半導体レーザ装置に対するエージングを行うためには、半導体レーザ素子をＴＯ−ＣＡＮ型パッケージ等の素子収納用パッケージに実装して半導体レーザ装置を作製した後、半導体レーザ装置をエージング装置に電気的に接続する必要があった。そのため、多数の半導体レーザ装置に対するエージングを行う場合、多数の半導体レーザ装置の電極とエージング装置の端子との接続作業に伴う時間ロスが発生し、生産性が低下することがある。
特開平６−７７３１７号公報
本開示の実施形態の多数個取り素子収納用パッケージは、母基板と、第１幹電極と、少なくとも１つの第２幹電極と、を備える。前記母基板は、第１方向に沿って配列される複数の第１素子収納用パッケージ領域と、前記第１方向に直交する第２方向に前記複数の第１素子収納用パッケージ領域と間隔を空けて、前記第１方向に沿って配列される複数の第２素子収納用パッケージ領域と、前記複数の第１素子収納用パッケージ領域と前記複数の第２素子収納用パッケージ領域との間に位置するダミー領域とを含み、第１面および前記第１面とは反対側の第２面を有する。前記第１幹電極は、前記第１面の前記ダミー領域に配設され、前記第１方向に延びる。前記少なくとも１つの幹電極は、前記第２面に配設される。前記複数の第１素子収納用パッケージ領域および前記複数の第２素子収納用パッケージ領域の各々は、前記第１面に配設される枠体と、前記第１面に配設される、一端が前記枠体の内側に位置し、他端が前記第１幹電極に接続される第１配線導体と、一端が前記第１面における前記枠体の内側に位置し、他端が前記第２面に導出され、前記少なくとも１つの第２幹電極に接続される第２配線導体と、を含む。
また、本開示の実施形態の多数個取り素子収納用パッケージは、母基板と、格子状の枠体と、第１電極パターンと、第２電極パターンと、を備える。前記母基板は、複数の素子収納用パッケージ領域が縦横に配列され、第１面および前記第１面とは反対側の第２面を有する。前記格子状の枠体は、前記第１面に前記複数の素子収納用パッケージ領域の境界に沿って配設された壁部を有する。前記第１電極パターンは、前記枠体の、前記母基板側とは反対側の面に配設される。前記第２電極パターンは、前記第２面に配設される。前記複数の素子収納用パッケージ領域の各々は、一端が前記第１面における前記枠体の内側に位置し、他端が前記第１電極パターンに接続される第１配線導体と、一端が前記第１面における前記枠体の内側に位置し、他端が前記第２面に導出され、前記第２電極パターンに接続される第２配線導体と、を含む。
また、本開示の実施形態の多数個取り素子収納用パッケージは、母基板と、少なくとも１つの第１幹電極と、少なくとも１つの第２幹電極と、を備える。前記母基板は、複数の素子収納用パッケージ領域が縦横に配列され、第１面および前記第１面とは反対側の第２面を有する。前記少なくとも１つの第１幹電極は、前記第２面に配設される。前記少なくとも１つの第２幹電極は、前記第２面に配設される。前記複数の素子収納用パッケージ領域の各々は、前記第１面に配設される枠体と、一端が前記第１面における前記枠体の内側に位置し、他端が前記第２面に導出され、前記少なくとも１つの第１幹電極に接続される第１配線導体と、一端が前記第１面における前記枠体の内側に位置し、他端が前記第２面に導出され、前記少なくとも１つの第２幹電極に接続される第２配線導体と、を含む。
本開示の実施形態の多数個取り光半導体装置は、上記の多数個取り素子収納用パッケージと、前記多数個取り素子収納用パッケージに搭載された複数の光半導体素子と、を備える。
本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
本開示の多数個取り素子収納用パッケージの実施形態の一例を示す平面図である。 本開示の多数個取り素子収納用パッケージの実施形態の一例を示す、図１Ａとは反対側から視た平面図である。 図１Ａの切断面線Ａ−Ａで切断した断面図である。 本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す平面図である。 多数個取り素子収納用パッケージの実施形態の他の一例を示す、図３Ａとは反対側から視た平面図である。 本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す平面図である。 本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す、図４Ａとは反対側から視た平面図である。 本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す平面図である。 本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す、図５Ａとは反対側から視た平面図である。 図５Ａの切断面線Ｂ−Ｂで切断した断面図である。 本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す平面図である。 本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す、図７Ａとは反対側から視た平面図である。 図７Ａの切断面線Ｃ−Ｃで切断した断面図である。 本開示の多数個取り光半導体装置の実施形態の一例を示す平面図である。
以下に、本開示の多数個取り素子収納用パッケージの実施形態の一例について、添付の図面を参照しつつ説明する。
図１Ａは、本開示の多数個取り素子収納用パッケージの実施形態の一例を示す平面図である。図１Ｂは、本開示の多数個取り素子収納用パッケージの実施形態の一例を示す、図１Ａとは反対側から視た平面図である。図２は、図１Ａの切断面線Ａ−Ａで切断した断面図である。
本実施形態の多数個取り素子収納用パッケージ１は、母基板１０と、第１幹電極１４と、第２幹電極１５とを備える。
母基板１０は、電気絶縁材料から成る絶縁基板である。母基板１０は、第１面１０ａ、および第１面１０ａとは反対側の第２面１０ｂを有している。母基板１０は、第１方向（図１Ａ，１Ｂにおける上下方向）に沿って配列された複数の第１素子収納用パッケージ領域１１を有している。また、母基板１０は、第１方向に直交する第２方向（図１Ａ，１Ｂにおける左右方向）に第１素子収納用パッケージ領域１１と間隔を空けて、第１方向に沿って配列された複数の第２素子収納用パッケージ領域１２を有している。各第１素子収納用パッケージ領域１１と各第２素子収納用パッケージ領域１２とは、同じ外形寸法を有している。また、同数の第１素子収納用パッケージ領域１１および第２素子収納用パッケージ領域１２が配列されている。母基板１０は、第１素子収納用パッケージ領域１１と第２素子収納用パッケージ領域１２との間に位置するダミー領域１３をさらに有している。ダミー領域１３は、複数の第１素子収納用パッケージ領域１１と複数の第２素子収納用パッケージ領域１２を接続する領域である。
第１幹電極１４は、導電性材料から成る。第１幹電極１４は、第１面１０ａのダミー領域１３に配設されており、第１方向に延びている。第１方向において、第１幹電極１４は、複数の第１素子収納用パッケージ領域１１および複数の第２素子収納用パッケージ領域１２と同等またはそれ以上の長さを有している。また、第１方向における第１幹電極１４の一端部に、電極パッドが配設されていてもよい。この電極パッドは、エージングの際に、エージング装置のプローブピンを当接させるための電極パッドとして使用されてもよい。
第２幹電極１５は、導電性材料から成る。第２幹電極１５は、第２面１０ｂのダミー領域１３に配設されており、第１方向に延びている。第１方向において、第２幹電極１５は、複数の第１素子収納用パッケージ領域１１および複数の第２素子収納用パッケージ領域１２と同等またはそれ以上の長さを有している。また、図１Ｂに示すように、第１方向における第２幹電極１５の一端部には、電極パッド１９が設けられている。電極パッド１９は、エージングを行う際に、プローブピンを当接させるための電極パッドとして使用することができる。
各第１素子収納用パッケージ領域１１および各第２素子収納用パッケージ領域１２は、枠体１６と、第１配線導体１７と、第２配線導体１８とを有している。
枠体１６は、電気絶縁性材料から成る。枠体１６は、母基板１０の第１面１０ａに配設されている。第１面１０ａにおける枠体１６によって取り囲まれた領域が、素子の実装領域となる。枠体１６は、第１素子収納用パッケージ領域１１および第２素子収納用パッケージ領域１２の、第２方向における外方側に位置する一部の領域を取り囲んでいる。枠体１６は、平面視における外形形状が、例えば、矩形状、正方形状、円形状等であってもよく、その他の形状であってもよい。本実施形態では、図１Ａに示すように、枠体１６は、平面視において略矩形状の外形形状を有している。枠体１６は、略矩形状の外形形状の一辺を構成する側壁に、枠体１６の内外を貫通する貫通孔１６ａが設けられている。貫通孔１６ａは、光半導体装置の光取り出し口として使用することができる。貫通孔１６ａは、透光性のガラス材料から成る窓部材によって封止されていてもよい。また、第１方向に隣接する２つの枠体１６は、一体化されていてもよく、別体であってもよい。本実施形態では、図１Ａに示すように、第１方向に隣接する２つの枠体１６が一体化されている。
第１配線導体１７は、導電性材料から成る。第１配線導体１７は、第１面１０ａに配設されている。第１配線導体１７は、一端が枠体１６の内側に位置し、他端が第１幹電極１４に接続されている。第１配線導体１７は、概略、第２方向に延びている。第１配線導体１７は、一定の幅を有する構成であってもよい。例えば図１Ａに示すように、枠体１６の外側に位置する部分が、枠体１６の内側に位置する部分よりも大きい幅を有する構成であってもよい。
第２配線導体１８は、導電性材料から成る。第２配線導体１８は、第１面１０ａから第２面１０ｂにかけて配設されている。第２配線導体１８は、第１平面導体部１８ａと、貫通部１８ｂと、第２平面導体部１８ｃとを有している。第１平面導体部１８ａは、第１面１０ａに配設され、第２方向に延びている。第１平面導体部１８ａは、一端が枠体１６の内側に位置し、他端が枠体１６の外側に位置している。貫通部１８ｂは、母基板１０を厚み方向に貫通しており、第１面１０ａ側の一端が、第１平面導体部１８ａに接続されている。第２平面導体部１８ｃは、第２面１０ｂに配設され、第２方向に延びている。第２平面導体部１８ｃは、一端が貫通部１８ｂに接続され、他端が第２幹電極１５に接続されている。
各第１素子収納用パッケージ領域１１および各第２素子収納用パッケージ領域１２は、第２面１０ｂに、第２平面導体部１８ｃから離間して設けられる導体層４２を有していてもよい。導体層４２は、平面視において、枠体１６によって取り囲まれた、光半導体素子の実装領域に重なるように設けられていてもよい。導体層４２を設けることにより、多数個取り素子収納用パッケージ１から作製される光半導体装置を、外部基板に強固に接合することが可能になる。導体層４２は、接地電位に接続されてもよい。これにより、素子の駆動信号にノイズが混入することを抑制できる。また、導体層４２を設けることにより、素子を駆動した際に発生する熱を効率良く外部に放熱することが可能になる。
本実施形態の多数個取り素子収納用パッケージ１は、図１Ａ，１Ｂに示すように、複数の第１素子収納用パッケージ領域１１と複数の第２素子収納用パッケージ領域１２とは、ダミー領域１３を通り第１方向に延びる仮想線Ｌに対して線対称となっている。これにより、枠体１６、第１配線導体１７および第２配線導体１８を容易に形成することができる。
母基板１０および枠体１６は、例えば、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）等のセラミックスまたはガラス−セラミックス等のセラミック材料である絶縁材料から成る。母基板１０および枠体１６は、絶縁材料を用いて一体的に作製されたものであってもよい。母基板１０および枠体１６は、絶縁材料から成る絶縁層を複数積層して作製されたものであってもよい。母基板１０と枠体１６とを一体的に作製する場合には、例えば、熱可塑性のセラミックシートおよび型部材を用いたモールド工法によって作製することができる。第１幹電極１４、第２幹電極１５、第１配線導体１７および第２配線導体１８は、例えばタングステン、モリブデン、銅、銀または銀パラジウム等の金属粉末の焼結体等から構成されている。
多数個取り素子収納用パッケージ１は、各第１素子収納用パッケージ領域１１および各第２素子収納用パッケージ領域１２に光半導体素子４０を実装することによって、多数個取り光半導体装置とすることができる。光半導体素子４０としては、例えば、端面発光型の半導体レーザ素子を使用することができる。光半導体素子４０は、光半導体素子４０の光出射面が枠体１６に形成された貫通孔１６ａに対向するように実装される。光半導体素子４０は、例えば、一方の電極を、はんだ等の導電性接合材を介して、第１配線導体１７に接続し、他方の電極を、ボンディングワイヤ４１を介して、第２配線導体１８に接続するようにしてもよい。これにより、光半導体素子４０は、各第１素子収納用パッケージ領域１１および各第２素子収納用パッケージ領域に実装させることができる。また、多数個取り光半導体装置は、枠体１６の、母基板１０側とは反対側の面に、例えば金属材料等から成る、蓋体が取り付けられていてもよい。蓋体は、エージングを行う前に取り付けられてもよく、エージングを行った後に取り付けられてもよい。
上記構成の多数個取り光半導体装置は、多数の光半導体装置が並列に接続されてなる光半導体装置アレイと等価である。したがって、それぞれが個片の光半導体装置となる多数の領域に対するエージングを一括して行うことができる。例えば、エージングは次のようにして行うことができる。先ず、それぞれが個片の光半導体装置となる多数の領域から発せられる光を受光可能な多数のフォトダイオードと、第１幹電極１４に当接可能なプローブピンと、第２幹電極１５に接続されている電極パッド１９に当接可能なプローブピンと、を備えたエージング装置を準備する。次に、このエージング装置を、各フォトダイオードが、それぞれが個片の光半導体装置となる多数の領域からの光を受光可能な状態で、多数個取り光半導体装置に接続する。その後、プローブピンを第１幹電極１４および電極パッド１９に当接させて、多数個取り光半導体装置に通電する。これにより、それぞれが個片の光半導体装置となる多数の領域に対するエージングを一括して行うことが可能になる。したがって、多数個取り素子収納用パッケージ１を備える多数個取り光半導体装置によれば、多数の光半導体装置をエージング装置に個別に接続することに伴う時間ロスを低減し、生産性を向上させることができる。上記のエージングは、ドライエア雰囲気中で行ってもよい。また、上記のエージングは、各第１素子収納用パッケージ領域１１および各第２素子収納用パッケージ領域１２を封止する前に行ってもよい。
また、多数個取り素子収納用パッケージ１を備える多数個取り光半導体装置は、エージングを行った後、図１Ａ，１Ｂに示す分割予定線（一点鎖線）に沿って個片化することによって、多数の光半導体装置を作製することができる。多数個取り光半導体装置の個片化は、例えば、レーザ光を用いたダイシング加工によって行うことができる。多数個取り素子収納用パッケージ１を備える多数個取り光半導体装置では、個片化する際に、ダミー領域１３と、ダミー領域１３に配設された第１幹電極１４および第２幹電極１５とを一括して除去することができる。また、第１配線導体１７、および第２配線導体１８の第２平面導体部１８ｃにおける枠体１６の外側に位置している部分は、光半導体装置を駆動するための電極パッドとして使用することができる。このように、多数個取り素子収納用パッケージ１を備える多数個取り光半導体装置は、個片化した後に、不要な電極の除去、光半導体装置を駆動するために必要な電極パッドの形成等の加工を行う必要がなく、生産性を向上させることができる。また、多数個取り素子収納用パッケージ１を備える多数個取り光半導体装置は、エージング装置のプローブピンが第１配線導体１７および第２配線導体１８に当接しないので、エージングによる不良の発生を抑制し、生産性を向上させることができる。
上記のように、本実施形態の多数個取り素子収納用パッケージ１によれば、エージングにおける時間ロスを低減することができ、生産性を向上させることができる。
図３Ａは、本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す平面図である。図３Ｂは、本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す、図３Ａとは反対側から視た平面図である。
本実施形態の多数個取り素子収納用パッケージ１Ａは、多数個取り素子収納用パッケージ１と比較して、第１配線導体および第２配線導体の構成が異なり、その他については同様の構成である。このため、同様の構成については、多数個取り素子収納用パッケージ１と同じ参照符号を付して詳細な説明は省略する。
本実施形態の多数個取り素子収納用パッケージ１Ａは、図３Ａ，３Ｂに示すように、平面視した際に、複数の第１素子収納用パッケージ領域１１と複数の第２素子収納用パッケージ領域１２とが、複数の第１素子収納用パッケージ領域１１、複数の第２素子収納用パッケージ領域１２、およびダミー領域１３からなる領域の図心Ｃに対して点対称に構成されている。
本実施形態の多数個取り素子収納用パッケージ１Ａは、多数個取り素子収納用パッケージ１と同様に、多数の光半導体装置をエージング装置に個別に接続することに伴う時間ロスを低減し、生産性を向上させることができる。また、本実施形態の多数個取り素子収納用パッケージ１Ａによれば、同一構成の多数の光半導体装置を作製することができる。
図４Ａは、本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す平面図である。図４Ｂは、本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す、図４Ａとは反対側から視た平面図である。
本実施形態の多数個取り素子収納用パッケージ１Ｂは、多数個取り素子収納用パッケージ１Ａと比較して、第２幹電極の構成が異なり、その他の構成については同様であるので、同様の構成については、多数個取り素子収納用パッケージ１Ａと同じ参照符号を付して詳細な説明は省略する。
本実施形態の多数個取り素子収納用パッケージ１Ｂは、母基板１０の第２面１０ｂに配設される複数の第２幹電極１５を有している。第２幹電極１５は、図４Ｂに示すように、第１素子収納用パッケージ領域１１の境界に沿って第２方向（図４Ｂにおける左右方向）に延びている。また、第２幹電極１５は、第２素子収納用パッケージ領域１２の境界に沿って第２方向に延びている。第２幹電極１５は、ダミー領域１３に配設されていてもよく、ダミー領域１３に配設されていなくてもよい。本実施形態では、図４Ｂに示すように、第２幹電極１５は、ダミー領域１３に配設されており、ダミー領域を跨いで直線状に延びている。第２幹電極１５は、多数個取り素子収納用パッケージ１Ｂを第２方向に沿ってダイシングする際のマーカーとして利用できる。
複数の第２幹電極１５は、第２面１０ｂにおける、第１素子収納用パッケージ領域１１および第２素子収納用パッケージ領域１２以外の領域に配設される配線導体によって、互いに接続されていてもよい。該配線導体には、エージング装置のプローブピンを当接させる電極パッドが設けられていてもよい。
本実施形態の多数個取り素子収納用パッケージ１Ｂは、多数個取り素子収納用パッケージ１Ａと同様に、多数の光半導体装置をエージング装置に個別に接続することに伴う時間ロスを低減し、生産性を向上させることができるとともに、同一構成の多数の光半導体装置を作製することが可能になる。また、本実施形態の多数個取り素子収納用パッケージ１Ｂは、第２幹電極１５がダイシング加工の際のマーカーとして利用できる。このため、精度良く個片化することができ、ダイシング加工による不良の発生を抑制し、生産性を向上させることができる。
図５Ａは、本開示の多数個取り素子収納用パッケージの実施の形態の他の一例を示す平面図である。図５Ｂは、本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す、図５Ａとは反対側から視た平面図である。図６は、図５Ａの切断面線Ｂ−Ｂで切断した断面図である。
本実施形態の多数個取り素子収納用パッケージ１Ｃは、母基板２０と、枠体２６と、第１電極パターン２２と、第２電極パターン２４とを備える。
母基板２０は、第１面２０ａ、および第１面２０ａとは反対側の第２面２０ｂを有している。母基板２０は、縦横に配列された複数の素子収納用パッケージ領域２１を有している。複数の素子収納用パッケージ領域２１は、平面視において、第１方向（図５Ａ，５Ｂにおける上下方向）および第１方向に直交する第２方向（図５Ａ，５Ｂにおける左右方向）にマトリクス状に配列されている。
枠体２６は、電気絶縁性材料から成る。枠体２６は、母基板２０の第１面２０ａに配設されている。枠体２６は、格子状であり、複数の素子収納用パッケージ領域２１の境界に沿って配設された壁部２６ａを有している。
枠体２６は、複数の切り欠き部２６ｂを有している。切り欠き部２６ｂは、壁部２６ａの複数箇所を、高さ方向（図５Ａにおける紙面に垂直な方向）における一部または全部を切り欠いて設けられている。本実施形態では、図５Ａに示すように、切り欠き部２６ｂは、列状に設けられている壁部２６ａの１列おきに、第２方向に隣接する２つの素子収納用パッケージ領域２１に跨って形成されている。また、本実施形態では、切り欠き部２６ｂは、壁部２６ａの、母基板２０側の面から母基板２０側とは反対側の面までを切り欠いて形成されている。切り欠き部２６ｂは、光半導体装置の光取り出し口として使用することができる。切り欠き部２６ｂは、透光性のガラス材料から成る窓部材によって封止されていてもよい。
第１電極パターン２２は、導電性材料から成る。第１電極パターン２２は、枠体２６の、母基板２０側とは反対側の面に配設されている。本実施形態では、第１電極パターン２２は、枠体２６の、母基板２０側とは反対側の面の全面に形成されている。また、第１電極パターン２２は、第１面２０ａにおける枠体２６の外側に配設される第１電極パッド２３に電気的に接続されている。第１電極パターン２２と第１電極パッド２３とは、例えば、枠体２６の外壁面に配設され、外壁面の高さ方向に延びる配線導体によって接続されていてもよい。第１電極パターン２２と第１電極パッド２３とは、ボンディングワイヤによって接続されていてもよい。第１電極パッド２３は、エージング装置のプローブピンを当接させるための電極パッドである。
第２電極パターン２４は、導電性材料から成る。第２電極パターン２４は、母基板２０の第２面２０ｂに複数の素子収納用パッケージ領域２１を覆うように設けられている。また、母基板２０の第２面における素子収納用パッケージ領域２１以外の領域に、第２電極パターン２４と電気的に接続される第２電極パッド２５が配設されている。第２電極パッド２５は、エージング装置のプローブピンを当接させるための電極パッドである。
各素子収納用パッケージ領域２１は、第１配線導体２７と、第２配線導体２８とを備える。
第１配線導体２７は、一端が第２面２０ｂにおける枠体２６の内側に位置し、他端が第１電極パターン２２に接続されている。第１配線導体２７は、壁面導体部２７ａと、平面導体部２７ｂとを有している。壁面導体部２７ａは、枠体２６の内壁面に配設され、高さ方向に延びている。壁面導体部２７ａは、第１電極パターン２２に接続されている。平面導体部２７ｂは、第１面２０ａに配設されており、壁面導体部２７ａに接続されている。
第２配線導体２８は、第１面２０ａから第２面２０ｂにかけて配設されている。第２配線導体２８は、平面導体部２８ａと、貫通導体部２８ｂとを有している。平面導体部２８ａは、第１面２０ａに配設されている。貫通導体部２８ｂは、母基板２０を厚み方向に貫通しており、一端が平面導体部２８ａに接続され、他端が第２電極パターン２４に接続されている。
母基板２０および枠体２６は、例えば、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）等のセラミックスまたはガラス−セラミックス等のセラミック材料である絶縁材料から成る。母基板２０および枠体２６は、絶縁材料を用いて一体的に作製されたものであってもよい。母基板２０および枠体２６は、絶縁材料から成る絶縁層を複数積層して作製されたものであってもよい。母基板２０と枠体２６とを一体的に作製する場合には、例えば、熱可塑性のセラミックシートおよび型部材を用いたモールド工法によって作製することができる。第１電極パターン２２、第２電極パターン２４、第１配線導体２７および第２配線導体２８は、例えばタングステン、モリブデン、銅、銀または銀パラジウム等の金属粉末の焼結体等から構成されている。
多数個取り素子収納用パッケージ１Ｃは、各素子収納用パッケージ領域２１に光半導体素子４０を実装することによって、多数個取り光半導体装置とすることができる。光半導体素子４０としては、例えば、端面発光型の半導体レーザ素子を使用することができる。光半導体素子４０は、光半導体素子４０の光出射面が枠体２６に形成された切り欠き部２６ｂに対向するように実装される。光半導体素子４０は、例えば、一方の電極を、はんだ等の導電性接合材を介して、第１配線導体２７に電気的に接続し、他方の電極を、ボンディングワイヤ４１を介して、第２配線導体２８に電気的に接続する。これにより、光半導体素子４０は、各素子収納用パッケージ領域２１に実装されてもよい。また、多数個取り光半導体装置は、枠体２６の、母基板２０側とは反対側の面に、例えば金属材料等から成る、蓋体が取り付けられていてもよい。蓋体は、エージングを行う前に取り付けられてもよく、エージングを行った後に取り付けられてもよい。
上記構成の多数個取り光半導体装置は、多数の光半導体装置が並列に接続されてなる光半導体装置アレイと等価であるので、それぞれが個片の光半導体装置となる多数の領域に対するエージングを一括して行うことができる。例えば、エージングは次のようにして行うことができる。先ず、それぞれが個片の光半導体装置となる多数の領域から発せられる光を受光可能な多数のフォトダイオードと、第１電極パッド２３に当接可能なプローブピンと、第２電極パッド２５に当接可能なプローブピンと、を備えたエージング装置を準備する。次に、このエージング装置を、各フォトダイオードが、それぞれが個片の光半導体装置となる多数の領域からの光を受光可能な状態で、多数個取り光半導体装置に接続する。その後、プローブピンを第１電極パッド２３および第２電極パッド２５に当接させ、多数個取り光半導体装置に通電する。これにより、それぞれが個片の光半導体装置となる多数の領域に対するエージングを一括して行うことが可能になる。したがって、多数個取り素子収納用パッケージ１Ｃを備える多数個取り光半導体装置によれば、多数の光半導体装置をエージング装置に個別に接続することに伴う時間ロスを低減し、生産性を向上させることができる。上記のエージングは、ドライエア雰囲気中で行ってもよい。また、上記のエージングは、各素子収納用パッケージ領域２１を封止する前に行ってもよい。
また、多数個取り素子収納用パッケージ１Ｃを備える多数個取り光半導体装置は、エージングを行った後、図５Ａ，５Ｂ，６に示す分割予定線（一点鎖線）に沿って個片化することによって、多数の光半導体装置を作製することができる。多数個取り光半導体装置の個片化は、例えば、レーザ光を用いたダイシング加工によって行うことができる。多数個取り素子収納用パッケージ１Ｃを備える多数個取り光半導体装置では、第１電極パターン２２および第２電極パターン２４は、多数個取り光半導体装置を個片化して得られる光半導体装置を駆動するための電極パッドとして使用することができる。このように、多数個取り素子収納用パッケージ１Ｃを備える多数個取り光半導体装置は、個片化した後に、不要な電極の除去、光半導体装置を駆動するために必要な電極パッドの形成等の加工を行う必要がなく、生産性を向上させることができる。また、多数個取り素子収納用パッケージ１Ｃを備える多数個取り光半導体装置は、エージング装置のプローブピンが第１電極パターン２２および第２電極パターン２４に当接しないので、エージングによる不良の発生を抑制し、生産性を向上させることができる。
上記のように、本実施形態の多数個取り素子収納用パッケージ１Ｃによれば、エージングにおける時間ロスを低減し、生産性を向上させることができる。また、多数個取り素子収納用パッケージ１Ｃは、ダミー領域を有していない。このため、素子収納用パッケージ領域２１を高密度に配設することができ、生産性を向上させることができる。
図７Ａは、本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す平面図である。図７Ｂは、本開示の多数個取り素子収納用パッケージの実施形態の他の一例を示す、図７Ａとは反対側から視た平面図である。図８は、図７Ａの切断面線Ｃ−Ｃで切断した断面図である。
本実施形態の多数個取り素子収納用パッケージ１Ｄは、母基板３０と、第１幹電極３４と、第２幹電極３５とを備えている。
母基板３０は、第１面３０ａ、および第１面３０ａとは反対側の第２面３０ｂを有している。母基板３０は、縦横に配列された複数の素子収納用パッケージ領域３１を有している。複数の素子収納用パッケージ領域３１は、平面視において、第１方向（図７Ａ，７Ｂにおける上下方向）および第１方向に直交する第２方向（図７Ａ，７Ｂにおける左右方向）にマトリクス状に配列されている。
第１幹電極３４および第２幹電極３５は、母基板３０の第２面３０ｂに配設されている。第１幹電極３４および第２幹電極３５は、素子収納用パッケージ領域３１の境界に沿って配設されている。図７Ｂでは、第１幹電極３４および第２幹電極３５の両方が第１方向に延びる例を示したが、第１幹電極３４および第２幹電極３５の両方が第２方向に延びていてもよく、第１幹電極３４と第２幹電極３５とが互いに異なる方向に延びていてもよい。また、複数の第１幹電極３４または複数の第２幹電極３５が設けられる場合には、複数の第１幹電極３４同士または複数の第２幹電極３５同士を接続するための電極が第２面３０ｂに配設されていてもよい。
本実施形態では、第１方向における第１幹電極３４の一端部に第１電極パッド３４ａが設けられ、第１方向における第２幹電極３５の一端部に第２電極パッド３５ａが設けられている。第１電極パッド３４ａおよび第２電極パッド３５ａは、第２面３０ｂにおける素子収納用パッケージ領域３１以外の領域に配設されている。第１電極パッド３４ａおよび第２電極パッド３５ａは、エージング装置のプローブピンを当接させるための電極パッドである。
各素子収納用パッケージ領域３１は、枠体３６と、第１配線導体３７と、第２配線導体３８とを備える。
枠体３６は、第１面３０ａに配設されており、第１面３０ａにおける枠体３６によって取り囲まれた領域が、光半導体素子の実装領域となる。枠体３６は、平面視における外形形状が、例えば、矩形状、正方形状、円形状等であってもよく、その他の形状であってもよい。本実施形態では、図７Ａに示すように、枠体３６は、略矩形状の外形形状を有している。図７Ａでは、隣接する２つの枠体３６が互いに離間している例を示したが、隣接する２つの枠体３６は互いに一体化されていてもよい。
枠体３６は、枠体３６の一部を切り欠いて設けられる切り欠き部３６ａを有している。切り欠き部３６ａは、枠体３６の一部を、高さ方向（図７Ａにおける紙面に垂直な方向）における一部または全部を切り欠いて設けられる。本実施形態では、切り欠き部３６ａは、枠体３６の、母基板３０側の面から母基板３０側とは反対側の面までを切り欠いて形成されている。切り欠き部３６ａは、光半導体装置の光取り出し口として使用することができる。切り欠き部３６ａは、透光性のガラス材料から成る窓部材によって封止されていてもよい。
第１配線導体３７は、第１面３０ａから第２面３０ｂにかけて配設されている。第１配線導体３７は、一端が第１面３０ａにおける枠体３６の内側に位置し、他端が第２面３０ｂに導出され、第１幹電極３４に接続されている。本実施形態では、図７Ａ，７Ｂに示すように、第１配線導体３７は、第１平面導体部３７ａと、第１貫通導体部３７ｂと、第２平面導体部３７ｃとを有している。第１平面導体部３７ａは、第１面３０ａにおける枠体３６の内側に位置している。第１貫通導体部３７ｂは、母基板３０を厚み方向に貫通しており、一端が第１平面導体部３７ａに接続されている。第２平面導体部３７ｃは、第２面３０ｂに配設されており、一端が第１貫通導体部３７ｂに接続され、他端が第１幹電極３４に接続されている。
第２配線導体３８は、第１面３０ａから第２面３０ｂにかけて配設されている。第１配線導体は、一端が第１面３０ａにおける枠体３６の内側に位置し、他端が第２面３０ｂに導出され、第２幹電極３５に接続されている。本実施形態では、図７Ａ，７Ｂに示すように、第２配線導体３８は、第３平面導体部３８ａと、第２貫通導体部３８ｂと、第４平面導体部３８ｃとを有している。第３平面導体部３８ａは、第１面３０ａにおける枠体３６の内側に位置している。第２貫通導体部３８ｂは、母基板３０を厚み方向に貫通しており、一端が第３平面導体部３８ａに接続されている。第４平面導体部３８ｃは、第２面３０ｂに配設されており、一端が第２貫通導体部３８ｂに接続され、他端が第２幹電極３５に接続されている。
母基板３０および枠体３６は、例えば、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）等のセラミックスまたはガラス−セラミックス等のセラミック材料である絶縁材料から成る。母基板３０および枠体３６は、絶縁材料を用いて一体的に作製されたものであってもよい。母基板３０および枠体３６は、絶縁材料から成る絶縁層を複数積層して作製されたものであってもよい。母基板３０と枠体３６とを一体的に作製する場合には、例えば、熱可塑性のセラミックシートおよび型部材を用いたモールド工法によって作製することができる。第１幹電極３４、第２幹電極３５、第１配線導体３７および第２配線導体３８は、例えばタングステン、モリブデン、銅、銀または銀パラジウム等の金属粉末の焼結体等から構成されている。
多数個取り素子収納用パッケージ１Ｄは、各素子収納用パッケージ領域３１に光半導体素子４０を実装することによって、多数個取り光半導体装置とすることができる。光半導体素子４０としては、例えば、端面発光型の半導体レーザ素子を使用することができる。光半導体素子４０は、光半導体素子４０の光出射面が枠体３６に形成された切り欠き部３６ａに対向するように実装される。光半導体素子４０は、例えば、一方の電極を、はんだ等の導電性接合材を介して、第１配線導体３７の第１平面導体部３７ａに電気的に接続し、他方の電極を、ボンディングワイヤ４１を介して、第２配線導体３８の第３平面導体部３８ａに電気的に接続する。これにより、光半導体素子４０は、各素子収納用パッケージ領域２１に実装されてもよい。また、多数個取り光半導体装置は、枠体３６の、母基板３０側とは反対側の面に、例えば金属材料等から成る、蓋体が取り付けられていてもよい。蓋体は、エージングを行う前に取り付けられてもよく、エージングを行った後に取り付けられてもよい。
上記構成の多数個取り光半導体装置は、多数の光半導体装置が並列に接続されてなる光半導体装置アレイと等価である。したがって、多数個取り光半導体装置を個片化する前に、それぞれが個片の光半導体装置となる多数の領域に対するエージングを一括して行うことができる。例えば、エージングは次のようにして行うことができる。先ず、それぞれが個片の光半導体装置となる多数の領域から発せられる光を受光可能な多数のフォトダイオードと、第１電極パッド３４ａに当接可能なプローブピンと、第２電極パッド３５ａに当接可能なプローブピンと、を備えたエージング装置を準備する。次に、このエージング装置を、各フォトダイオードが、それぞれが個片の光半導体装置となる多数の領域からの光を受光可能な状態で、多数個取り光半導体装置に接続する。その後、プローブピンを第１電極パッド３４ａおよび第２電極パッド３５ａに当接させ、多数個取り光半導体装置に通電することによって、それぞれが個片の光半導体装置となる多数の領域に対するエージングを一括して行うことが可能になる。したがって、多数個取り素子収納用パッケージ１Ｄを備える多数個取り光半導体装置によれば、多数の光半導体装置をエージング装置に個別に接続することに伴う時間ロスを低減し、生産性を向上させることができる。上記のエージングは、ドライエア雰囲気中で行ってもよい。また、上記のエージングは、各素子収納用パッケージ領域３１を封止する前に行ってもよい。
また、多数個取り素子収納用パッケージ１Ｄを備える多数個取り光半導体装置は、エージングを行った後、図７Ａ，７Ｂ，８に示す分割予定線（一点鎖線）に沿って個片化することによって、多数の光半導体装置を作製することができる。多数個取り光半導体装置の個片化は、例えば、レーザ光を用いたダイシング加工によって行うことができる。多数個取り素子収納用パッケージ１Ｄを備える多数個取り光半導体装置では、第１配線導体３７の第２平面導体部３７ｃおよび第２配線導体３８の第４平面導体部３８ｃは、多数個取り光半導体装置を個片化して得られる光半導体装置を駆動するための電極パッドとして使用することができる。このように、多数個取り素子収納用パッケージ１Ｄを備える多数個取り光半導体装置は、個片化した後に、不要な電極の除去、光半導体装置を駆動するために必要な電極パッドの形成等の加工を行う必要がなく、生産性を向上させることができる。また、多数個取り素子収納用パッケージ１Ｄを備える多数個取り光半導体装置は、エージング装置のプローブピンが第１配線導体３７および第２配線導体３８に当接しないので、エージングによる不良の発生を抑制し、生産性を向上させることができる。
上記のように、本実施形態の多数個取り素子収納用パッケージ１Ｄによれば、エージングにおける時間ロスを低減し、生産性を向上させることができる。また、多数個取り素子収納用パッケージ１Ｄは、ダミー領域を有していない。このため、素子収納用パッケージ領域３１を高密度に配設することができ、生産性を向上させることができる。さらに、多数個取り素子収納用パッケージ１Ｄは、枠体３６の、母基板３０側とは反対側の面を平面にすることができる。これにより、この反対側の面を蓋体等によって確実に封止することができる。
次に、本開示の多数個取り光半導体装置の実施形態について、添付の図面を参照しつつ説明する。
図９は、本開示の多数個取り光半導体装置の実施形態の一例を示す平面図である。
本実施形態の多数個取り光半導体装置２は、多数個取り素子収納用パッケージ１と、複数の光半導体素子４０とを備える。複数の光半導体素子４０は、複数の第１素子収納用パッケージ領域１１および複数の第２素子収納用パッケージ領域１２にそれぞれ実装されている。光半導体素子４０としては、端面発光型の半導体レーザ素子を使用することができる。光半導体素子４０は、光半導体素子４０の光出射面が枠体１６に形成された貫通孔１６ａに対向するように実装される。光半導体素子４０は、一方の電極を、はんだ等の導電性接合材を介して、第１配線導体に接続し、他方の電極を、ボンディングワイヤ４１を介して、第２配線導体の平面導体部に電気的に接続する。これにより、光半導体素子４０は、複数の第１素子収納用パッケージ領域１１および複数の第２素子収納用パッケージ領域１２の各々に実装されている。
多数個取り光半導体装置２は、枠体１６の、母基板１０側とは反対側の面に配設される蓋体を有していてもよい。蓋体は、例えば、Ｆｅ−Ｎｉ−Ｃｏ合金またはＦｅ−Ｎｉ合金等の金属製の板体から成る。
多数個取り光半導体装置２は、多数の光半導体装置が並列に接続されてなる光半導体装置アレイと等価である。そこで、それぞれが個片の光半導体装置となる多数の領域から発せられる光を受光可能な多数のフォトダイオードと、第１幹電極１４に当接可能なプローブピンと、第２幹電極１５に接続されている電極パッド１９に当接可能なプローブピンと、を備えたエージング装置を準備する。そして、そのエージング装置を多数個取り光半導体装置２に接続し、プローブピンを介して多数個取り光半導体装置２に通電する。これにより、それぞれが個片の光半導体装置となる多数の領域に対するエージングを一括して行うことが可能になる。したがって、多数個取り光半導体装置２によれば、多数の光半導体装置をエージング装置に個別に接続することに伴う時間ロスを低減し、生産性を向上させることができる。上記のエージングは、ドライエア雰囲気中で行ってもよい。また、上記のエージングは、各第１素子収納用パッケージ領域１１および各第２素子収納用パッケージ領域１２を封止する前に行ってもよい。
また、多数個取り光半導体装置２は、エージングを行った後、図９に示す分割予定線（一点鎖線）に沿って個片化することによって、多数の光半導体装置を作製することができる。多数個取り光半導体装置２の個片化は、例えば、レーザ光を用いたダイシング加工によって行うことができる。多数個取り光半導体装置２は、個片化する際に、ダミー領域１３と、ダミー領域１３に配設された第１幹電極１４および第２幹電極１５とを一括して除去することができる。また、第１配線導体１７、および第２配線導体１８の第２平面導体部１８ｃにおける枠体１６の外側に位置している部分は、光半導体装置を駆動するための電極パッドとして使用することができる。このように、多数個取り光半導体装置２は、個片化した後に、光半導体装置にとって不要な電極の除去、光半導体装置を駆動するために必要な電極パッドの形成等の加工を行う必要がなく、生産性を向上させることができる。また、多数個取り光半導体装置２は、エージング装置のプローブピンが第１配線導体１７および第２配線導体１８に当接しないので、エージングによる不良の発生を抑制し、生産性を向上させることができる。
多数個取り光半導体装置は、多数個取り素子収納用パッケージ１に代えて、前述した多数個取り素子収納用パッケージ１Ａ，１Ｂ，１Ｃ，１Ｄのいずれかの多数個取り素子収納用パッケージを備える構成であってもよい。このような構成としても、多数個取り光半導体装置２と同様の効果を得ることができる。
本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を加えることは何ら差し支えない。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ 多数個取り素子収納用パッケージ
２ 多数個取り光半導体装置
１０ 母基板
１０ａ 第１面
１０ｂ 第２面
１１ 第１素子収納用パッケージ領域
１２ 第２素子収納用パッケージ領域
１３ ダミー領域
１４ 第１幹電極
１５ 第２幹電極
１６ 枠体
１６ａ 貫通孔
１７ 第１配線導体
１８ 第２配線導体
１８ａ 第１平面導体部
１８ｂ 貫通部
１８ｃ 第２平面導体部
１９ 電極パッド
２０ 母基板
２０ａ 第１面
２０ｂ 第２面
２１ 素子収納用パッケージ領域
２２ 第１電極パターン
２３ 第１電極パッド
２４ 第２電極パターン
２５ 第２電極パッド
２６ 枠体
２６ａ 壁部
２６ｂ 切り欠き部
２７ 第１配線導体
２８ 第２配線導体
２８ａ 平面導体部
２８ｂ 貫通導体部
３０ 母基板
３０ａ 第１面
３０ｂ 第２面
３１ 素子収納用パッケージ領域
３４ 第１幹電極
３４ａ 第１電極パッド
３５ 第２幹電極
３５ａ 第２電極パッド
３６ 枠体
３６ａ 切り欠き部
３７ 第１配線導体
３７ａ 第１平面導体部
３７ｂ 第１貫通導体部
３７ｃ 第２平面導体部
３８ 第２配線導体
３８ａ 第３平面導体部
３８ｂ 第２貫通導体部
３８ｃ 第４平面導体部
４０ 光半導体素子
４１ ボンディングワイヤ
４２ 導体層

Claims (10)

  1. 第１方向に沿って配列される複数の第１素子収納用パッケージ領域と、前記第１方向に直交する第２方向に前記複数の第１素子収納用パッケージ領域と間隔を空けて、前記第１方向に沿って配列される複数の第２素子収納用パッケージ領域と、前記複数の第１素子収納用パッケージ領域と前記複数の第２素子収納用パッケージ領域との間に位置するダミー領域とを含み、第１面および前記第１面とは反対側の第２面を有する母基板と、
    前記第１面の前記ダミー領域に配設され、前記第１方向に延びる第１幹電極と、
    前記第２面に配設される少なくとも１つの第２幹電極と、を備え、
    前記複数の第１素子収納用パッケージ領域および前記複数の第２素子収納用パッケージ領域の各々は、
    前記第１面に配設される枠体と、
    前記第１面に配設される、一端が前記枠体の内側に位置し、他端が前記第１幹電極に接続される第１配線導体と、
    一端が前記第１面における前記枠体の内側に位置し、他端が前記第２面に導出され、前記少なくとも１つの第２幹電極に接続される第２配線導体と、を含む多数個取り素子収納用パッケージ。
  2. 前記少なくとも１つの第２幹電極は、前記ダミー領域に配設され前記第１方向に延びる第２幹電極を含む、請求項１に記載の多数個取り素子収納用パッケージ。
  3. 前記少なくとも１つの第２幹電極は、前記複数の第１素子収納用パッケージ領域の境界および前記複数の第２素子収納用パッケージ領域の境界に沿って配設され前記第２方向に延びる第２幹電極を含む、請求項１または２に記載の多数個取り素子収納用パッケージ。
  4. 平面視において、前記複数の第１素子収納用パッケージ領域と前記複数の第２素子収納用パッケージ領域とは、前記ダミー領域を通り前記第１方向に延びる仮想線に対して線対称である、請求項１〜３のいずれかに記載の多数個取り素子収納用パッケージ。
  5. 平面視において、前記複数の第１素子収納用パッケージ領域と前記複数の第２素子収納用パッケージ領域とは、前記複数の第１素子収納用パッケージ領域、前記第２素子収納用パッケージ領域、および前記ダミー領域からなる領域の図心に対して点対称である、請求項１〜３のいずれかに記載の多数個取り素子収納用パッケージ。
  6. 複数の素子収納用パッケージ領域が縦横に配列され、第１面および前記第１面とは反対側の第２面を有する母基板と、
    前記第１面に前記複数の素子収納用パッケージ領域の境界に沿って配設された壁部を有する格子状の枠体と、
    前記枠体の、前記母基板側とは反対側の面に配設される第１電極パターンと、
    前記第２面に配設される第２電極パターンと、を備え、
    前記複数の素子収納用パッケージ領域の各々は、
    一端が前記第１面における前記枠体の内側に位置し、他端が前記第１電極パターンに接続される第１配線導体と、
    一端が前記第１面における前記枠体の内側に位置し、他端が前記第２面に導出され、前記第２電極パターンに接続される第２配線導体と、を含む多数個取り素子収納用パッケージ。
  7. 前記第１配線導体は、前記枠体の内壁面に配設され、前記第１電極パターンに接続される壁面導体部と、前記第１面に配設され、前記壁面導体部に接続される平面導体部とを有する、請求項６に記載の多数個取り素子収納用パッケージ。
  8. 複数の素子収納用パッケージ領域が縦横に配列され、第１面および前記第１面とは反対側の第２面を有する母基板と、
    前記第２面に配設される少なくとも１つの第１幹電極と、
    前記第２面に配設される少なくとも１つの第２幹電極と、を備え、
    前記複数の素子収納用パッケージ領域の各々は、
    前記第１面に配設される枠体と、
    一端が前記第１面における前記枠体の内側に位置し、他端が前記第２面に導出され、前記少なくとも１つの第１幹電極に接続される第１配線導体と、
    一端が前記第１面における前記枠体の内側に位置し、他端が前記第２面に導出され、前記少なくとも１つの第２幹電極に接続される第２配線導体と、を含む多数個取り素子収納用パッケージ。
  9. 前記少なくとも１つの第１幹電極および前記少なくとも１つの第２幹電極は、前記複数の素子収納用パッケージ領域の境界に沿って配設されている、請求項８に記載の多数個取り素子収納用パッケージ。
  10. 請求項１〜９のいずれかに記載の多数個取り素子収納用パッケージと、
    前記多数個取り素子収納用パッケージに搭載された複数の光半導体素子と、を備える多数個取り光半導体装置。
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