JPWO2015019857A1 - 半導体装置、表示装置および半導体装置の製造方法 - Google Patents

半導体装置、表示装置および半導体装置の製造方法

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Abstract

半導体装置（１００Ａ）は、ゲート電極（１２ｇ）を有する第１メタル層（１２）と、第１メタル層上に形成されたゲート絶縁層（１４）と、ゲート絶縁層上に形成された酸化物半導体層（１６）と、酸化物半導体層上に形成された第２メタル層（１８）と、第２メタル層上に形成された層間絶縁層（２２）と、透明導電層（Ｔｃ）を有する透明電極層（ＴＥ）とを備え、酸化物半導体層は、第１部分（１６ａ）と、ゲート電極のエッジを横切って延長された第２部分（１６ｂ）とを有し、第２メタル層は、ソース電極（１８ｓ）およびドレイン電極（１８ｄ）を有し、層間絶縁層は、有機絶縁層を含んでおらず、層間絶縁層は、第２部分と、ドレイン電極の、第２部分に近い側の端部とに重なるように形成されたコンタクトホール（２２ａ）を有し、透明導電層（Ｔｃ）は、コンタクトホール内でドレイン電極の端部および酸化物半導体層の第２部分に接する。

Description

本発明は、半導体装置、表示装置および半導体装置の製造方法に関し、特に、薄膜トランジスタ（ＴＦＴ）を備えるアクティブマトリクス基板、アクティブマトリクス基板を備えた表示装置およびアクティブマトリクス基板の製造方法に関する。
画素毎にスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の部分も画素と呼ぶことがある。
液晶表示装置等に用いられるＴＦＴ基板は、例えば、ガラス基板と、ガラス基板に支持された複数のＴＦＴと、ゲート配線およびソース配線と、マトリクス状に配列された画素電極とを有している。各ＴＦＴのゲート電極はゲート配線に、ソース電極はソース配線に、ドレイン電極は画素電極に、それぞれ電気的に接続されている。ＴＦＴ、ソース配線およびゲート配線は、通常、層間絶縁層で覆われており、画素電極は、層間絶縁層上に設けられ、層間絶縁層に形成されたコンタクトホール内で、ＴＦＴのドレイン電極と接続されている。
上記層間絶縁層として、有機絶縁材料からなる絶縁層（「有機絶縁層」と呼ばれることもある。）を用いる場合がある。例えば特許文献１および２には、ＴＦＴや配線を覆う層間絶縁層として、無機絶縁層と、その上に形成された有機絶縁層とを有するＴＦＴ基板が開示されている。有機絶縁材料は、無機絶縁材料に比べて低い誘電率を有し、厚く形成しやすい。比較的厚い（例えば１μｍから３μｍ程度の厚さを有する）有機絶縁層を含む層間絶縁層を形成し、画素電極の周辺部分が、ゲート配線および／またはソース配線と層間絶縁層を介して重なるように配置しても、画素電極とゲート配線および／またはソース配線との間に形成される寄生容量は小さい。従って、画素電極を、ゲート配線またはソース配線と重なるように配置できるので、画素電極と配線とが互いに重ならないように配置する場合と比較して、画素開口率を向上させることが可能になる。
特開２０１３−１０５１３６号公報 国際公開第２０１３／０７３６３５号
しかしながら、比較的厚い有機絶縁層を形成すると、ドレイン電極と画素電極とを接続するために、層間絶縁層に形成されるコンタクトホールが深くなる。コンタクトホールが深いと、コンタクトホール近傍の液晶分子の配向状態が乱れ、コンタクトホール近傍において光漏れを生じることがある。また、有機絶縁層に形成されるコンタクトホールの側壁は、基板の法線に対して傾くので、コンタクトホールが深いほどコンタクトホールの開口面積が大きくなる。コンタクトホール近傍における光漏れを抑制するため、例えば特許文献１では、ドレイン電極上にコンタクトホールを配置して、ドレイン電極（あるいは、ドレイン電極の延長部分）によって、コンタクトホール近傍を遮光している。また、特許文献２では、ゲート電極（ゲート配線）上にコンタクトホールを配置することによって、コンタクトホール近傍を遮光している。コンタクトホール近傍を遮光するためには、製造プロセスにおけるアライメント誤差等を考慮して、十分に大きな遮光領域を形成する必要がある。従って、このようなＴＦＴ基板を備える表示装置は、画素における表示に寄与する領域が、遮光領域の分だけ小さくなるので、光の利用効率が落ちる。
表示装置の高精細化が進むと、画素の面積が小さくなるので、画素内に遮光領域が形成されることによる光の利用効率の低下がより顕著になる。
本発明の実施形態は、上記に鑑みてなされたものであり、従来よりも光の利用効率の低下が抑制された半導体装置、表示装置またはそのような半導体装置の製造方法の提供を目的とする。
本発明の実施形態による半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、前記薄膜トランジスタのゲート電極を有する第１メタル層と、前記第１メタル層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成された、前記薄膜トランジスタの活性層を含む酸化物半導体層であって、前記ゲート電極と重なるように形成された第１部分および前記第１部分から前記ゲート電極の一端側のエッジを横切って延長された第２部分を有する酸化物半導体層と、前記酸化物半導体層上に形成された、前記薄膜トランジスタのソース電極およびドレイン電極を有する第２メタル層であって、前記ドレイン電極は、前記ソース電極よりも前記第２部分の近くに配置されている、第２メタル層と、前記第２メタル層上に形成された、第１コンタクトホールを有する層間絶縁層と、前記層間絶縁層上および前記第１コンタクトホール内に形成された第１透明電極層とを備え、前記層間絶縁層は、有機絶縁層を含んでおらず、前記第１コンタクトホールは、前記基板の法線方向から見たときに、前記酸化物半導体層の前記第２部分と、前記ドレイン電極の、前記第２部分に近い側の端部とに重なるように形成されており、前記第１透明電極層は、前記第１コンタクトホール内で前記ドレイン電極の前記端部および前記酸化物半導体層の前記第２部分に接する透明導電層を有する。
ある実施形態による半導体装置は、前記第１透明電極層上に形成された誘電体層であって、前記第１コンタクトホールと対応した位置に第１開口部を有する誘電体層と、前記誘電体層上および前記第１開口部内に形成された第２透明電極層とをさらに備え、前記第１透明電極層は、前記透明導電層と電気的に接続されていない第１電極を有し、前記第２透明電極層は、前記第１開口部内で前記透明導電層に接する第２電極を有する。
ある実施形態において、前記第１電極は、前記誘電体層を介して前記第２電極と対向している。
ある実施形態による半導体装置は、複数の画素を有し、前記複数の画素のそれぞれは、前記薄膜トランジスタ、前記第１電極および前記第２電極を含み、前記第１電極は、共通電極として機能し、前記第２電極は、画素電極として機能する。
ある実施形態において、前記第２メタル層は、上部配線層を有し、前記第１透明電極層は、前記第１電極と電気的に接続された第１透明接続層を有し、前記第２透明電極層は、第２透明接続層を有し、前記層間絶縁層は、第２コンタクトホールを有し、前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、前記誘電体層は、前記第２コンタクトホールと対応した位置に形成された第２開口部を有し、前記第２透明接続層は、前記第２コンタクトホール内で前記上部配線層に接するとともに、前記第２開口部の内側において前記第１透明接続層と接する。
ある実施形態において、前記第２メタル層は、上部配線層を有し、前記第１透明電極層は、前記第１電極と電気的に接続された第１透明接続層を有し、前記層間絶縁層は、第２コンタクトホールを有し、前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、前記第１透明接続層は、前記第２コンタクトホール内で前記上部配線層に接する。
ある実施形態による半導体装置は、複数の画素を有し、前記複数の画素のそれぞれは、前記薄膜トランジスタおよび前記透明導電層を含み、前記透明導電層は、画素電極として機能する。
ある実施形態による半導体装置は、前記層間絶縁層と前記第１透明電極層との間に配置された誘電体層と、前記層間絶縁層と前記誘電体層との間に配置された第２透明電極層とをさらに備え、前記第２透明電極層は、前記透明導電層と電気的に接続されていない透明電極を含む。
ある実施形態において、前記透明電極は共通電極として機能する。
ある実施形態において、前記第２メタル層は、上部配線層を有し、前記第１透明電極層は、第１透明接続層を有し、前記第２透明電極層は、前記透明電極と電気的に接続された第２透明接続層を有し、前記層間絶縁層は、第２コンタクトホールを有し、前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、前記誘電体層には、前記第２コンタクトホールと対応した位置に開口部が形成されており、前記第１透明接続層は、前記第２コンタクトホール内で前記上部配線層に接するとともに、前記開口部の内側において前記第２透明接続層と接する。
ある実施形態による半導体装置は、前記第１透明電極層を覆う誘電体層と、前記誘電体層上に形成された第２透明電極層とをさらに備え、前記第２透明電極層は、前記透明導電層と電気的に接続されていない透明電極を含み、前記透明電極は共通電極として機能する。
ある実施形態において、前記第２メタル層は、上部配線層を有し、前記層間絶縁層は、第２コンタクトホールを有し、前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、前記誘電体層には、前記第２コンタクトホールと対応した位置に開口部が形成されており、前記第２透明電極層は、前記透明電極と電気的に接続された透明接続層を有し、前記透明接続層は、前記開口部の内側において、前記第２コンタクトホール内で前記上部配線層に接する。
ある実施形態において、前記第２メタル層は、上部配線層を有し、前記層間絶縁層は、第２コンタクトホールを有し、前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、前記誘電体層には、前記第２コンタクトホールと対応した位置に開口部が形成されており、前記第１透明電極層は、前記透明導電層とは電気的に接続されていない第１透明接続層を有し、前記第２透明電極層は、前記透明電極と電気的に接続された第２透明接続層を有し、前記第１透明接続層は、前記第２コンタクトホール内で前記上部配線層に接し、前記第２透明接続層は、前記開口部の内側において前記第１透明接続層と接する。
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む。
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、結晶質部分を含む。
本発明の実施形態による表示装置は、上記のいずれかの半導体装置と、前記半導体装置と対向するように配置された対向基板と、前記対向基板と前記半導体装置との間に配置された液晶層とを備える。
本発明の実施形態による半導体装置の製造方法は、ゲート電極を有する第１メタル層を基板上に形成する工程（ａ）と、前記第１メタル層を覆うゲート絶縁層を形成する工程（ｂ）と、前記ゲート電極と重なるように形成された第１部分および前記第１部分から前記ゲート電極の一端側のエッジを横切って延長された第２部分を有する酸化物半導体層を前記ゲート絶縁層上に形成する工程（ｃ）と、ソース電極、および前記ソース電極よりも前記第２部分の近くに配置されたドレイン電極を有する、第２メタル層を前記酸化物半導体層上に形成する工程（ｄ）と、層間絶縁膜を前記第２メタル層上に形成する工程であって、前記層間絶縁膜は有機絶縁膜を含まない工程（ｅ）と、前記層間絶縁膜をエッチングすることにより、前記酸化物半導体層の前記第２部分の表面、および前記ドレイン電極の、前記第２部分に近い側の端部を露出するコンタクトホールを形成する工程（ｆ）と、前記コンタクトホール内で前記ドレイン電極の前記端部および前記酸化物半導体層の前記第２部分の表面に接する、透明導電層を形成する工程（ｇ）とを含む。
ある実施形態では、前記工程（ｆ）において、前記層間絶縁膜のエッチングは、前記酸化物半導体層をエッチストップとして行われる。
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む。
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、結晶質部分を含む。
本発明の実施形態によれば、従来よりも光の利用効率の低下が抑制された半導体装置、表示装置またはそのような半導体装置の製造方法が提供される。
（ａ）は、本発明の第１の実施形態によるＴＦＴ基板１００Ａの模式的な断面図を示し、（ｂ）は、ＴＦＴ基板１００Ａの模式的な平面図を示す。 （ａ）は、本発明の第２の実施形態によるＴＦＴ基板１００Ｂの模式的な断面図を示し、（ｂ）は、ＴＦＴ基板１００Ｂの模式的な平面図を示す。 （ａ）および（ｂ）は、それぞれ、参考例のＴＦＴ基板２００の模式的な断面図および平面図を示す。 （ａ）および（ｂ）は、ＴＦＴ基板１００ＢにおけるＴＦＴ部の近傍を拡大して示す平面図である。 （ａ）および（ｂ）は、参考例のＴＦＴ基板２００におけるＴＦＴ部の近傍を拡大して示す平面図である。 （ａ）は、ＴＦＴ基板１００Ｂの平面構造の一例を模式的に示し、（ｂ）は、端子部７２Ｔｂが有する端子の模式的な断面を示し、（ｃ）は、Ｓ−ＣＯＭ接続部の模式的な断面を示し、（ｄ）は、Ｓ−ＣＯＭ接続部の他の例を示す。 （ａ）〜（ｄ）は、ＴＦＴ基板１００ＢのＴＦＴ部を形成する工程を示す模式的な断面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１００ＢのＴＦＴ部を形成する工程を示す模式的な断面図である。 （ａ）〜（ｅ）は、ＴＦＴ基板１００ＢのＴＦＴ部を形成する工程を示す模式的な平面図である。 （ａ）〜（ｃ）の各々は、ゲート電極１２ｇ、酸化物半導体層１６およびドレイン電極１８ｄの配置の例を模式的に示す平面図であり、（ｄ）は、酸化物半導体層に第２部分を形成しない場合に発生する不具合を説明する模式的な断面図である。 （ａ）〜（ｆ）は、ＴＦＴ基板１００Ｂの端子部７２Ｔｂを形成する工程を示す模式的な断面図である。 （ａ）〜（ｆ）は、ＴＦＴ基板１００ＢのＳ−ＣＯＭ接続部を形成する工程を示す模式的な断面図である。 本発明の第３の実施形態によるＴＦＴ基板１００Ｃの模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１００ＣにおけるＴＦＴ部の近傍を拡大して示す平面図である。 （ａ）は、ＴＦＴ基板１００Ｃの平面構造の一例を模式的に示し、（ｂ）は、（ａ）に示す端子部７２Ｔｃが有する端子の模式的な断面を示し、（ｃ）は、Ｓ−ＣＯＭ接続部の模式的な断面を示す。 （ａ）〜（ｃ）は、ＴＦＴ基板１００ＣのＴＦＴ部を形成する工程を示す模式的な断面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１００ＣのＴＦＴ部を形成する工程を示す模式的な平面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１００Ｃの端子部７２Ｔｃを形成する工程を示す模式的な断面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１００ＣのＳ−ＣＯＭ接続部を形成する工程を示す模式的な断面図である。 （ａ）は、ＴＦＴ基板１００Ｃの改変例であるＴＦＴ基板１００Ｄの模式的な断面図を示し、（ｂ）は、ＴＦＴ基板１００Ｄの模式的な平面図を示す。 （ａ）は、ＴＦＴ基板１００Ｄの平面構造の一例を模式的に示し、（ｂ）は、（ａ）に示す端子部７２Ｔｄが有する端子の模式的な断面を示し、（ｃ）は、Ｓ−ＣＯＭ接続部の模式的な断面を示す。 （ａ）〜（ｃ）は、ＴＦＴ基板１００ＤのＴＦＴ部を形成する工程を示す模式的な断面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１００Ｄの端子部７２Ｔｄを形成する工程を示す模式的な断面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１００ＤのＳ−ＣＯＭ接続部を形成する工程を示す模式的な断面図である。 ＴＦＴ基板１００Ａを備える液晶表示装置１０００の模式的な断面図である。
以下、図面を参照して、本発明の実施形態による半導体装置、表示装置およびその製造方法を説明するが、本発明は、例示する実施形態に限定されない。以下では、半導体装置として、液晶表示装置に用いられるＴＦＴ基板を例示するが、本発明の実施形態による半導体装置は、他の透過型の表示装置（例えば、電気泳動表示装置、ＭＥＭＳ（Micro Electro Mechanical System）表示装置、有機ＥＬ（Electroluminescence）表示装置）のＴＦＴ基板を含む。
まず、図１を参照して、本発明の実施形態によるＴＦＴ基板１００Ａの構造を説明する。なお、以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
図１は、本発明の第１の実施形態によるＴＦＴ基板１００Ａの構造を模式的に示す図であり、図１（ａ）は模式的な断面図であり、図１（ｂ）は、模式的な平面図である。
ＴＦＴ基板１００Ａは、図１（ｂ）に示すように、それを用いて作製される液晶表示装置の画素に対応する画素Ｐｉｘを有している。画素Ｐｉｘは、行および列を有するマトリクス状に配列されており、表示領域を構成している。ＴＦＴ基板１００Ａは、列方向に沿って延びるソース配線Ｓと、行方向に沿って延びるゲート配線Ｇと、ＴＦＴ１０と、透明電極層ＴＥとを有している。図１（ａ）は、図１（ｂ）の１Ａ−１Ａ’断面図に相当する。
図１（ａ）に示すように、ＴＦＴ基板１００Ａは、基板（例えばガラス基板）１１と、基板１１に支持されたＴＦＴ１０と、ＴＦＴ１０のゲート電極１２ｇを有する第１メタル層１２と、第１メタル層１２上に形成されたゲート絶縁層１４と、ゲート絶縁層１４上に形成された酸化物半導体層１６とを備える。酸化物半導体層１６は、ＴＦＴ１０の活性層を含む。酸化物半導体層１６は、ゲート電極１２ｇと重なるように形成された第１部分１６ａと、第１部分１６ａからゲート電極１２ｇの一端側のエッジを横切って延長された第２部分１６ｂとを有する。
ＴＦＴ基板１００Ａは、さらに酸化物半導体層１６上に形成された第２メタル層１８を備える。第２メタル層１８は、ＴＦＴ１０のソース電極１８ｓおよびドレイン電極１８ｄを有しており、ドレイン電極１８ｄは、ソース電極１８ｓよりも酸化物半導体層１６の第２部分１６ｂの近くに配置されている。
本明細書において、「メタル層」は、導電性を有する層を意味し、金属で形成されている層に限られず、例えば金属窒化物や金属酸化物で形成されている層を含んでいてもよい。また、単一の層に限定されず、複数の層が積層されたものであってもよい。第１メタル層１２および第２メタル層１８は、金属で形成された層を含み、遮光性を有する。金属で形成された層を含む、第１メタル層１２および第２メタル層１８は、一般に透明導電層よりも導電性が高いので、配線の幅を狭くすることが可能で、高精細化および画素開口率の向上に寄与することができる。
また、ＴＦＴ基板１００Ａは、第２メタル層１８上に形成された層間絶縁層２２と、透明電極層ＴＥとを備える。層間絶縁層２２は、無機絶縁材料から形成されており、有機絶縁層を含んでいない。層間絶縁層２２は積層構造を有していてもよい。層間絶縁層２２は、コンタクトホール２２ａを有しており、このコンタクトホール２２ａは、図１（ｂ）に示すように、基板１１の法線方向から見たときに、酸化物半導体層１６の第２部分１６ｂと、ドレイン電極１８ｄの、第２部分１６ｂに近い側の端部１８Ｅとに重なるように形成されている。従って、基板１１の法線方向から見たとき、コンタクトホール２２ａ内にドレイン電極１８ｄの端部１８Ｅが位置している。図１に示す例では、基板１１の法線方向から見たときに、コンタクトホール２２ａの全体が、酸化物半導体層１６と重なるように配置されており、コンタクトホール２２ａは、酸化物半導体層１６の第２部分１６ｂの上面と、ドレイン電極１８ｄの端部１８Ｅとを露出するように形成されている。
透明電極層ＴＥは、層間絶縁層２２上およびコンタクトホール２２ａ内に形成されており、コンタクトホール２２ａ内において、ドレイン電極１８ｄの端部１８Ｅと、酸化物半導体層１６の第２部分１６ｂとに接する透明導電層Ｔｃを有している。より詳細には、図１（ａ）に示したように、透明導電層Ｔｃは、コンタクトホール２２ａ内においてドレイン電極１８ｄの端部１８Ｅの近傍における上面と、ドレイン電極１８ｄの側面とに接している。これにより、透明導電層Ｔｃは、ドレイン電極１８ｄと電気的に接続されており、画素電極として機能する。透明導電層Ｔｃの上（基板１１とは反対側）に、配向膜（不図示）が形成されている。ＴＦＴ基板１００Ａは、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モード等の縦電界モードの液晶表示装置に用いられる。
ＴＦＴ基板１００Ａでは、コンタクトホール２２ａによって規定される領域（コンタクトホール２２ａの開口領域）の一部は、ゲート電極１２ｇにもドレイン電極１８ｄにも遮光されず、光透過領域Ｔとして使用することができる。また、ＴＦＴ基板１００Ａは、有機絶縁層を有しないので、コンタクトホール２２ａは比較的浅い。従って、コンタクトホール２２ａに起因する液晶配向の乱れが小さくなり、コンタクトホール２２ａの近傍における光漏れは少ない。コンタクトホール２２ａの開口領域内に光透過領域Ｔを設けることにより、従来よりも光の利用効率を高めることができる。
ＴＦＴ基板１００Ａは、種々に改変され得る。例えば、透明導電層（画素電極）Ｔｃの基板１１側に、誘電体層を介して、補助容量電極として機能する他の透明導電層を設けてもよい。あるいは、透明導電層（画素電極）Ｔｃの基板１１側または液晶層側に、共通電極として機能する他の透明導電層を設けて、ＦＦＳ（Fringe Field Switching）モードの液晶表示装置に適用してもよい。
また、透明導電層Ｔｃは画素電極でなくてもよい。例えば、透明電極層ＴＥよりも上層（液晶層側）に画素電極を設けて、透明導電層Ｔｃを、画素電極とＴＦＴ１０のドレイン電極１８ｄとを接続する接続部として機能させてもよい。この場合、透明電極層ＴＥに、透明導電層Ｔｃと電気的に分離された共通電極を形成してもよい。
下記の実施形態において、ＴＦＴ基板１００Ａの改変例を説明する。下記の実施形態のＴＦＴ基板は、ＴＦＴ基板１００Ａの構成を包含している。
次に、図２を参照して、本発明の第２の実施形態のＴＦＴ基板１００Ｂの構造を説明する。
図２（ａ）に、本発明の第２の実施形態によるＴＦＴ基板１００Ｂの模式的な断面図を示す。図２（ａ）に示すＴＦＴ基板１００Ｂは、下部透明電極層２４上に形成された誘電体層２６と、上部透明電極層２８とをさらに備える点を除いて、図１に示したＴＦＴ基板１００Ａと同じであってよい。このとき、図２（ａ）に示す下部透明電極層２４は、ＴＦＴ基板１００Ａの透明電極層ＴＥに対応し、接続部２４ｈは、ＴＦＴ基板１００Ａの透明導電層Ｔｃに対応するとみなし得る。上部透明電極層２８は、画素電極２８ｐを有している。上部透明電極層２８上に、配向膜（不図示）が形成されていてもよい。図２（ａ）に示したように、誘電体層２６は、層間絶縁層２２に設けられたコンタクトホール２２ａと対応した位置に開口部２６ａを有しており、上部透明電極層２８は、誘電体層２６上および開口部２６ａ内に形成されている。後述するように、誘電体層２６は、無機絶縁材料から形成される。
図２（ａ）に例示する構成において、下部透明電極層２４は、層間絶縁層２２上に形成された透明電極２４ｋを有している。この透明電極２４ｋは、接続部２４ｈと同一の透明導電膜から形成される。透明電極２４ｋは、接続部２４ｈと電気的に接続されていない（電気的に分離されている）。
図２（ａ）に示したように、画素電極２８ｐは、開口部２６ａ内で接続部２４ｈに接している。すなわち、画素電極２８ｐは、接続部２４ｈを介して、ＴＦＴ１０のドレイン電極１８ｄと電気的に接続されている。ＴＦＴ基板１００Ｂでは、接続部２４ｈは、ドレイン電極１８ｄと、画素電極２８ｐとを電気的に接続するための導電層として機能する。
ＴＦＴ基板１００Ｂでは、画素電極２８ｐの少なくとも一部は、誘電体層２６を介して、透明電極２４ｋと重なる（対向する）ように配置されており、これにより、画素電極２８ｐと透明電極２４ｋとが重なる部分に、透明電極２４ｋを補助容量電極とする補助容量が形成される。このように、無機絶縁層を間に挟んだ２つの透明導電層で形成される２層電極構造によって補助容量を形成する場合、例えばソース配線と同じ金属膜等を利用した補助容量電極を画素内に設ける必要がなく、遮光領域を減らすことができる。したがって、画素内に補助容量を設けることによる光の利用効率の低下を抑制することができる。なお、透明電極２４ｋは、共通電極（コモン電極）として機能するように構成されていてもよい。透明電極２４ｋに共通信号（ＣＯＭ信号）を供給するための構成については後述する。
ＴＦＴ基板１００Ｂにおいて、透明電極（共通電極）２４ｋと画素電極２８ｐとからなる２層電極構造を形成し、ＦＳＳモードの液晶表示装置を実現することも可能である。このように、透明電極２４ｋは、補助容量電極として機能してもよいし、共通電極として機能してもよい。あるいは、その両方の機能を有していてもよい。
図２（ｂ）に、ＴＦＴ基板１００Ｂの模式的な平面図を示す。なお、図２（ａ）は、図２（ｂ）の２Ｂ−２Ｂ’断面図に相当する。以下では、複数の画素のそれぞれに対応して配置されたＴＦＴの周辺領域を「ＴＦＴ部」ということがある。また、コンタクトホールを利用して画素電極とＴＦＴのドレイン電極とを接続する構造を「コンタクト部」ということがある。
ＴＦＴ１０は、ソース配線Ｓとゲート配線Ｇとが交差する点の近傍に配置されている。各ＴＦＴ１０のゲート電極１２ｇはゲート配線Ｇに、ソース電極１８ｓはソース配線Ｓに、それぞれ電気的に接続されている。ゲート配線Ｇは、ゲート電極１２ｇと同一のメタル層（第１メタル層１２）内に形成され、ソース配線Ｓは、ソース電極１８ｓと同一のメタル層（第２メタル層１８）内に形成されている。図示するように、ゲート配線Ｇとゲート電極１２ｇとは一体的に形成されていてもよい。同様に、ソース配線Ｓとソース電極１８ｓとが一体的に形成されていてもよい。
以下、有機絶縁層を含む層間絶縁層を用いた参考例のＴＦＴ基板と比較して、本実施形態のＴＦＴ基板１００Ｂによる効果を説明する。
図３（ａ）および（ｂ）は、それぞれ、参考例のＴＦＴ基板２００の模式的な断面図および平面図を示す。図３（ａ）は、図３（ｂ）の３Ｃ−３Ｃ’断面図に相当する。
参考例のＴＦＴ基板２００では、第２メタル層５８は、ソース電極５８ｓおよびドレイン電極５８ｄを含んでいる。ＴＦＴ５０の半導体層５６と電気的に接続されたドレイン電極５８ｄは、基板１１の法線方向から見たとき、ゲート電極１２ｇのエッジを横切って延びる部分を有している。第２メタル層５８上には層間絶縁層６２が形成されている。層間絶縁層６２は、無機絶縁層６１と、無機絶縁層６１上に形成された有機絶縁層６３とを含む積層構造を有している。層間絶縁層６２上には、透明電極６４ｋを有する第１透明電極層６４、誘電体層６６および第２透明電極層６８がこの順で形成されている。
層間絶縁層６２には、ドレイン電極５８ｄの上面を露出するコンタクトホール６２ａが設けられている。コンタクトホール６２ａは、基板１１の法線方向から見たときに、コンタクトホール６２ａの全体がドレイン電極５８ｄと重なるように形成されている。第１透明電極層６４は開口部を有しており、第１透明電極層６４の開口部内にコンタクトホール６２ａが配置されている。従って、第１透明電極層６４は、コンタクトホール６２ａ内でドレイン電極５８ｄと接する部分を有していない。誘電体層６６は、層間絶縁層６２上、第１透明電極層６４上およびコンタクトホール６２ａ内に形成されている。誘電体層６６は、コンタクトホール６２ａ内において、ドレイン電極５８ｄの表面を露出する開口部６６ａを有している。第２透明電極層６８は、開口部６６ａ内でドレイン電極５８ｄと接する画素電極６８ｐを有している。図３（ａ）に示す例では、画素電極６８ｐの一部と透明電極６４ｋとが誘電体層６６を介して対向することにより、２層電極構造が形成されている。
参考例のＴＦＴ基板２００では、コンタクトホール６２ａの開口領域全体が、ドレイン電極５８ｄで遮光されている。この理由を以下に説明する。
ＴＦＴ基板２００では、透明電極６４ｋ（または画素電極６８ｐ）と、ソース配線Ｓおよび／またはゲート配線Ｇとが重なることによって生じる寄生容量を低減するために、層間絶縁層６２に有機絶縁層６３を用いている。しかしながら、有機絶縁層６３が比較的厚いため、層間絶縁層６２の厚さが大きくなり、コンタクトホール６２ａが深くなる。このＴＦＴ基板２００を液晶表示装置に適用すると、上述のように、コンタクトホール６２ａが深いために、コンタクトホール６２ａに起因する液晶配向の乱れが大きくなり、光漏れが生じることがある。そこで、コンタクトホール６２ａの開口領域全体を遮光して、光漏れを抑制している。その結果、ＴＦＴ基板２００においては、画素Ｐｉｘに占める遮光領域の面積の割合が増加し、光の利用効率が低下する。
これに対し、ＴＦＴ基板１００Ｂでは、ドレイン電極１８ｄの端部１８Ｅを露出するようにコンタクトホール２２ａを配置している。言い換えれば、基板１１の法線方向から見たとき、コンタクトホール２２ａの開口領域の一部は、ドレイン電極１８ｄと重ならない。また、コンタクトホール２２ａは、ゲート電極１２ｇの一端側のエッジを横切って延長された、透明な酸化物半導体層１６の一部（第２部分１６ｂ）と重なるように配置されている。このため、コンタクトホール２２ａの開口領域は、基板１１の法線方向から見たとき、ゲート電極１２ｇとも重ならない部分を有する。従って、コンタクトホール２２ａの開口領域の一部Ｔは、ドレイン電極１８ｄやゲート電極１２ｇ等によって遮光されず、光透過領域として表示に寄与させることが可能である。この結果、参考例のＴＦＴ基板２００よりも光の利用効率を向上させることができる。また、層間絶縁層２２に有機絶縁層が含まれていないので、光透過率も向上する。
本発明の実施形態によると、バックライトの消費電力を低下させることにより、表示装置の消費電力を低減することが可能になる。上述したように、ＴＦＴ基板１００Ｂでは、画素Ｐｉｘに占める遮光領域の面積の割合をＴＦＴ基板２００よりも小さくできるので、バックライトの消費電力を低下させても従来と同等の表示の明るさを実現することができる。なお、ＴＦＴ基板１００Ｂでは、層間絶縁層２２は、比較的厚く形成される有機絶縁層を含んでおらず、ＴＦＴ基板２００における層間絶縁層６２よりも薄い。そのため、ＴＦＴ基板１００Ｂでは、ＴＦＴ基板２００よりも、透明電極（または画素電極）と、ソース配線Ｓおよび／またはゲート配線Ｇとが重なることによって生じる寄生容量は大きく、信号遅延を生じやすい。ＴＦＴ基板１００Ｂでは、信号遅延の影響を低減するためにドライバチップの消費電力が高く設定されることがある。しかしながら、本発明者らの検討によると、ドライバチップの消費電力の増大分は、上述した、バックライトの消費電力の低減分よりも十分小さく（１／２程度以下）、ドライバチップの消費電力を高く設定したとしても、表示装置全体の消費電力を低減することができる。
ここで、ＴＦＴ基板１００Ｂでは、コンタクトホール２２ａの開口領域全体を遮光しなくてもよい理由を説明する。
ＴＦＴ基板１００Ｂの層間絶縁層２２は、無機絶縁材料のみから形成されており、上記の参考例における層間絶縁層６２よりも薄い。このため、ドレイン電極１８ｄと接続部２４ｈとを電気的に接続するために、深いコンタクトホールを形成する必要がない。また、層間絶縁層２２が薄いため、コンタクトホール径も縮小できる。したがって、参考例のＴＦＴ基板２００と比べると、コンタクトホール近傍の液晶分子の配向状態の乱れに起因する光漏れが抑制される。このため、コンタクトホール２２ａの開口領域全体を、ドレイン電極１８ｄやゲート電極１２ｇ等で遮光しなくても、高い表示特性を実現できる。
図２に示すＴＦＴ基板１００Ｂでは、コンタクトホール２２ａの開口領域の一部Ｔに基板１１側から入射する光は、酸化物半導体層１６の第２部分１６ｂ、接続部２４ｈおよび画素電極２８ｐの積層体を透過して液晶層（図示せず）側に出射する。なお、コンタクト部の構造は、図２（ａ）に示す構造に限定されない。後述するように、ある態様では、画素電極は、コンタクトホール内で、ドレイン電極１８ｄおよび酸化物半導体層１６の第２部分１６ｂと直接接するように配置される。このようなコンタクト部においては、コンタクトホールの開口領域に基板１１側から入射する光のうちの少なくとも一部は、酸化物半導体層１６の第２部分１６ｂおよび画素電極の積層体を透過して液晶層（図示せず）側に出射する。
基板１１の法線方向から見たとき、コンタクトホール２２ａの開口領域に占めるドレイン電極１８ｄの面積の割合は、酸化物半導体層１６の面積の割合よりも小さいことが好ましい。また、コンタクトホール２２ａ内における接続部２４ｈとドレイン電極１８ｄの上面との接触面積は、接続部２４ｈと酸化物半導体層１６の第２部分１６ｂとの接触面積よりも小さい方が好ましい。これにより、コンタクト部に配置される遮光領域の割合を小さくできるので、コンタクト部の遮光領域に起因する光の利用効率の低下をより効果的に抑制できる。画素電極とドレイン電極１８ｄとが直接接する態様（接続部２４ｈが省略された態様）では、コンタクトホール２２ａ内における画素電極とドレイン電極１８ｄの上面との接触面積が、画素電極と酸化物半導体層１６の第２部分１６ｂとの接触面積よりも小さければ、同様の効果が得られる。なお、接続部２４ｈ（または画素電極）は、コンタクトホール２２ａ内において、ドレイン電極１８ｄの上面の一部だけでなく側面とも接するので、接続部２４ｈ（または画素電極）とドレイン電極１８ｄとの間の電気的接続のための接触面積を確保しやすい。
図２（ａ）に示したように、ＴＦＴ基板１００Ｂでは、酸化物半導体層１６の第１部分１６ａの上にドレイン電極１８ｄを配置し、ドレイン電極１８ｄと接続部２４ｈとを電気的に接続している。このとき、ＴＦＴ１０のチャネル長は、ドレイン電極１８ｄおよびソース電極１８ｓの間隔で規定される。ここで、ドレイン電極１８ｄの形成を省略することも可能であるが、その場合、ＴＦＴ１０のチャネル長は、酸化物半導体層１６と接続部２４ｈとの接続部分およびソース電極１８ｓの間の間隔によって規定される。そうすると、ＴＦＴ１０のチャネル長が確定するまでに複数の層の形成を必要とするので、製造工程におけるチャネル長のばらつきが大きくなる。これに対して、ＴＦＴ基板１００Ｂでは、後述するように、ドレイン電極１８ｄおよびソース電極１８ｓは、同一のメタル膜から形成されるので、製造工程におけるチャネル長のばらつきを低減することができる。このように、ＴＦＴ１０のチャネルと接続部２４ｈとの間にドレイン電極１８ｄを配置することにより、チャネル長のばらつきを低減することができる。
上述したように、本発明の実施形態によると、コンタクトホール径を縮小できる。従って、従来の構成と比較して、より大きな補助容量を画素内に形成することができる。図４（ａ）および（ｂ）ならびに図５（ａ）および（ｂ）を参照して、このことを説明する。
図４（ａ）および（ｂ）は、ＴＦＴ基板１００ＢにおけるＴＦＴ部の近傍を拡大して示す平面図であり、図５（ａ）および（ｂ）は、参考例のＴＦＴ基板２００におけるＴＦＴ部の近傍を拡大して示す平面図である。図４（ｂ）は、図４（ａ）と同じ範囲を図示しており、図４（ｂ）中の網掛け領域は、補助容量として機能させることができる領域Ｒｃを表している。同様に、図５（ｂ）は、図５（ａ）と同じ範囲を図示しており、図５（ｂ）中の網掛け領域は、補助容量として機能させることができる領域Ｒｃを表している。
上述したように、ＴＦＴ基板１００Ｂでは、誘電体層２６を介して画素電極２８ｐと透明電極２４ｋとが重なる部分に、補助容量を形成することができる。従って、画素電極２８ｐおよび透明電極２４ｋの一方または両方が形成されていない領域を除いて、補助容量を形成することができる。ＴＦＴ基板１００Ｂでは、透明電極２４ｋと接続部２４ｈとが電気的に接続されないように、接続部２４ｈが形成されている領域の近傍を除いた領域に透明電極２４ｋが形成される。すなわち、コンタクトホール２２ａの近傍には、透明電極２４ｋは形成されない。参考例のＴＦＴ基板２００においても、透明電極６４ｋと画素電極６８ｐとが電気的に接続されないようにするため、コンタクトホール６２ａの近傍には、透明電極６４ｋは形成されない。
図４（ｂ）に示したように、ＴＦＴ基板１００ＢのＴＦＴ部におけるコンタクトホール径は、図５（ｂ）に示した、ＴＦＴ基板２００のＴＦＴ部におけるコンタクトホール径よりも小さい。そのため、画素内において、従来よりも大きい領域にわたって透明電極２４ｋを形成することができる。従って、画素電極２８ｐと透明電極２４ｋとが重なる部分を従来よりも拡大することができ、従来よりも大きな容量を有する補助容量を画素内に形成することができる。より大きな容量を有する補助容量を画素内に形成することにより、画素の全容量（液晶容量Ｃｌｃ＋補助容量Ｃｓ＋ゲート・ドレイン間の寄生容量Ｃｇｄ）に対するゲート・ドレイン間の寄生容量（Ｃｇｄ）の比率を小さくすることができ、フィードスルー電圧の影響を低減することができる。
ここで、図６を参照して、透明電極２４ｋに共通信号を印加するための構成を説明する。
図６（ａ）は、ＴＦＴ基板１００Ｂの平面構造の一例を模式的に示す図である。ＴＦＴ基板１００Ｂは、表示領域（アクティブ領域）７０と、表示領域７０の外側に位置する周辺領域（額縁領域）７２とを有している。ＴＦＴ基板１００Ｂの表示領域７０は、例えばマトリクス状に配置された、複数の画素を有する。各画素は、ＴＦＴ１０、画素電極２８ｐおよび透明電極２４ｋを含んでいる。透明電極２４ｋは、例えば、各画素ＰｉｘのＴＦＴ部を除いて表示領域７０の略全域にわたって形成されており、ＴＦＴ基板１００Ｂの動作時において、各画素における透明電極２４ｋの電位は等しい。
周辺領域７２には、複数の端子を有する端子部７２Ｔｂが形成されている。また、周辺領域７２には、ソース配線Ｓと同一のメタル膜から形成された上部配線層と、ゲート配線Ｇと同一のメタル膜から形成された下部配線層とが形成されている。端子部７２Ｔｂの端子に入力された、外部配線からの各種の信号（例えば、表示信号、走査信号、共通信号等）は、上部配線層および／または下部配線層を介して、ＴＦＴ基板１００Ｂに供給される。例えば端子部７２Ｔｂの端子に入力された表示信号および走査信号は、上部配線層および／または下部配線層を介して、対応するソース配線Ｓまたはゲート配線Ｇに供給され、端子部７２Ｔｂの端子に入力された共通信号は、上部配線層および／または下部配線層を介して、透明電極２４ｋに供給される。例えば、周辺領域７２には、上部配線層と透明電極２４ｋとを接続するためのＳ−ＣＯＭ接続部が形成されている。周辺領域７２に、上部配線層と下部配線層とを接続するためのＳ−Ｇ接続部（つなぎ換え部）が形成されていてもよい。
図６（ｂ）は、端子部７２Ｔｂが有する端子の模式的な断面を示す。図６（ｂ）に例示する構成では、第１メタル層１２と同一のメタル膜から形成された下部配線層１２ｔと、第２メタル層１８と同一のメタル膜から形成された上部配線層１８ｔとが、ゲート絶縁層１４に設けられたコンタクトホール１４ａ内で接している。上部配線層１８ｔ上には、層間絶縁層２２が形成されており、層間絶縁層２２は、ゲート絶縁層１４のコンタクトホール１４ａと対応する位置にコンタクトホール２２ｂを有している。このコンタクトホール２２ｂ内には、下部透明接続層２４ｔが形成されており、下部透明接続層２４ｔは、コンタクトホール２２ｂ内で上部配線層１８ｔと接している。下部透明接続層２４ｔ上には、誘電体層２６が形成されており、誘電体層２６は、層間絶縁層２２のコンタクトホール２２ｂと対応する位置に開口部２６ｂを有している。この開口部２６ｂの内側において、下部透明接続層２４ｔと、下部透明接続層２４ｔ上に形成された上部透明接続層２８ｔとが接している。下部透明接続層２４ｔは、透明電極２４ｋおよび接続部２４ｈと同一の層（下部透明電極層２４）内に形成されている。上部透明接続層２８ｔは、画素電極２８ｐと同一の透明導電層（上部透明電極層２８）内に形成されている。なお、下部透明接続層２４ｔは、省略されてもよい。
図６（ｃ）に、Ｓ−ＣＯＭ接続部の模式的な断面を示し、図６（ｄ）に、Ｓ−ＣＯＭ接続部の他の例を示す。図６（ｃ）に例示する構成において、層間絶縁層２２は、基板１１の法線方向から見たときに、上部配線層１８ｕと重なるように形成されたコンタクトホール２２ｃを有している。上部配線層１８ｕは、第２メタル層１８と同一のメタル膜から形成されている。コンタクトホール２２ｃ内において、画素電極２８ｐと同一の透明導電層（上部透明電極層２８）内に形成された上部透明接続層２８ｃが上部配線層１８ｕに接している。この上部透明接続層２８ｃは、コンタクトホール２２ｃと対応した位置に形成された、誘電体層２６の開口部２６ｃの内側において、透明電極２４ｋと同一の層（下部透明電極層２４）内に形成され、かつ透明電極２４ｋと電気的に接続された下部透明接続層２４ｃと接している。すなわち、図６（ｃ）に示す例では、上部透明接続層２８ｃを介して、上部配線層１８ｕと透明電極２４ｋとが電気的に接続される。これにより、例えば下部配線層、上部配線層１８ｕおよび上部透明接続層２８ｃを介して、端子部７２Ｔｂの端子に入力された共通信号を透明電極２４ｋに供給することができる。
図６（ｃ）に例示した構成では、誘電体層２６の開口部２６ｃは、基板１１の法線方向から見たときにコンタクトホール２２ｃの一部と重なるように形成されており、コンタクトホール２２ｃ内に誘電体層２６の一部が存在している。このように、開口部２６ｃがコンタクトホール２２ｃの少なくとも一部と重なれば、コンタクトホール２２ｃ内において上部透明接続層２８ｃと上部配線層１８ｕとを電気的に接続できる。また、誘電体層２６の開口部２６ｃ内にコンタクトホール２２ｃの全体が存在する構成と比べて、Ｓ−ＣＯＭ接続部を形成するための領域を小さくできるという利点が得られる。コンタクトホール２２ｃの全体が開口部２６ｃ内に存在するように開口部２６ｃを形成するためには、プロセスマージンを考慮した大きな開口部２６ｃを形成する必要があるからである。
図６（ｄ）に示すように、上部配線層１８ｕと重なるように形成されたコンタクトホール２２ｃ内において、下部透明接続層２４ｃと上部配線層１８ｕとが接するようにしてもよい。図示する例では、下部透明接続層２４ｃは、誘電体層２６に覆われている。なお、透明電極２４ｋが補助容量電極として機能する場合において、透明電極２４ｋに、共通信号とは異なる信号を印加してもよい。
次に、図７〜図１２を参照して、本発明の実施形態による半導体装置の製造方法を説明する。図７（ａ）〜（ｄ）および図８（ａ）〜（ｃ）は、ＴＦＴ基板１００ＢのＴＦＴ部を形成する工程を示す模式的な断面図である。ここでは、ＴＦＴ基板１００Ｂの製造方法を説明する。なお、図１（ａ）および（ｂ）に示したＴＦＴ基板１００Ａの製造方法は、誘電体層２６形成の工程および上部透明電極層２８形成の工程を含まない点を除き、ＴＦＴ基板１００Ｂの製造方法とほぼ同様であるので、説明を省略する。
まず、図７（ａ）に示すように、基板（例えばガラス基板）１１上に第１のメタル膜を堆積し、第１のメタル膜をパターニングすることによって第１メタル層１２を形成する。第１のメタル膜の材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属もしくはこれらの少なくとも１つを含む合金、またはこれらの金属窒化物を用いることができる。第１のメタル膜は、上記の材料から形成された単層膜だけでなく、上記の材料から形成された積層膜であってもよい。例えば、Ｔｉ／Ａｌ／Ｔｉ（上層／中間層／下層）の積層体やＭｏ／Ａｌ／Ｍｏの積層体を用いることができる。第１のメタル膜の積層構造は３層構造に限られず、２層構造や４層以上の積層構造を有していてもよい。ここでは、例えばスパッタリング法で、ＴａＮ膜（膜厚：５〜１００ｎｍ）とＷ膜（膜厚：５〜５００ｎｍ）との積層構造を有する第１のメタル膜を形成した後、フォトリソグラフィプロセスを用いて第１のメタル膜をパターニングすることによって、ゲート電極１２ｇを含む第１メタル層１２を形成する。図９（ａ）に、第１メタル層１２形成後の平面図を示す。
次に、図７（ｂ）に示すように、第１メタル層１２上にゲート絶縁膜を堆積することにより、第１メタル層１２を覆うゲート絶縁層１４を形成する。ゲート絶縁膜の例は、酸化珪素（ＳｉＯx）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）膜、酸化アルミニウム膜もしくは酸化タンタル膜、またはこれらの少なくとも１つを含む積層膜である。ここでは、例えばＣＶＤ（Chemical Vapor Deposition）で、ＳｉＮx膜（膜厚：１００〜５００ｎｍ）とＳｉＯ2膜（膜厚：２０〜１００ｎｍ）を順に堆積し、ゲート絶縁層１４を形成する。
次に、図７（ｃ）に示すように、例えばスパッタリング法を用いてゲート絶縁層１４上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層１６を形成する。ここでは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜（膜厚：２０〜２００ｎｍ）を堆積した後、フォトリソグラフィプロセスを用いて島状の酸化物半導体層１６をゲート絶縁層１４上に形成する。このとき、島状の酸化物半導体層１６が、ゲート電極１２ｇと重なる部分（第１部分１６ａ）およびゲート電極１２ｇと重ならない部分（第２部分１６ｂ）を含むように、酸化物半導体膜のパターニングを行う。すなわち、島状の酸化物半導体層１６は、第１部分１６ａと、第１部分１６ａからゲート電極１２ｇの一端側のエッジを横切って延長された第２部分１６ｂとを含む。図９（ｂ）に、酸化物半導体層１６形成後の平面図を示す。
酸化物半導体層１６は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、酸化物半導体層１６は、Ｉｎ、Ｇａ、Ｚｎを、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合で含むＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層であってもよい。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層１６は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体等を含んでいてもよい。
次に、図７（ｄ）に示すように、酸化物半導体層１６上に第２のメタル膜を堆積し、第２のメタル膜をパターニングすることによって第２メタル層１８を形成する。第２のメタル膜の材料としては、第１のメタル膜と同様の材料を用いることができる。もちろん、第２のメタル膜は、積層膜であってもよい。ここでは、例えばスパッタリング法で、Ｔｉ膜（膜厚：１０〜１００ｎｍ）、Ａｌ膜（膜厚：５０〜４００ｎｍ）およびＴｉ膜（膜厚：５０〜３００ｎｍ）を順に堆積して３層構造の第２のメタル膜を形成する。その後、フォトリソグラフィプロセスを用いて第２のメタル膜をパターニングすることによって、ソース電極１８ｓおよびドレイン電極１８ｄを含む第２メタル層１８を形成する。第２のメタル膜のパターニングに先立ち、酸化物半導体層１６にエッチング保護層を形成しておいてもよい。図７（ｄ）に示したように、このとき、ドレイン電極１８ｄは、ソース電極１８ｓよりも酸化物半導体層１６の第２部分１６ｂの近くに配置される。図９（ｃ）に、第２メタル層１８形成後の平面図を示す。図９（ｃ）に示すように、第２のメタル膜のパターニングは、ドレイン電極１８ｄの全体が酸化物半導体層１６上に配置されるように行われる。
次に、第２メタル層１８上に第１の絶縁膜を堆積することにより、層間絶縁膜を形成する。第１の絶縁膜の材料としては、ゲート絶縁膜と同様の材料を用いることができる。第１の絶縁膜は、積層膜であってもよい。ただし、第１の絶縁膜は、有機絶縁材料を用いた有機絶縁膜を含まない。ここでは、例えばＣＶＤで、ＳｉＯ2膜（膜厚：５０〜１０００ｎｍ）を堆積後、アニールを行い（大気雰囲気中、２００〜４００℃、０．５〜４時間）、次にＳｉＮx膜（膜厚：５０〜１０００ｎｍ）を順に堆積して、層間絶縁膜を形成する。
次に、ドライエッチングまたはウェットエッチングにより、第２メタル層１８上に形成された層間絶縁膜にコンタクトホール２２ａを形成する。このとき、図８（ａ）に示すように、酸化物半導体層１６の第２部分１６ｂの表面と、ドレイン電極１８ｄにおける、第２部分１６ｂに近い側の端部１８Ｅとを露出するようにパターニングを行う。これにより、第２メタル層１８上に、コンタクトホール２２ａを有する層間絶縁層２２が形成される。
ここで、コンタクトホール２２ａは、酸化物半導体層１６の第２部分１６ｂと重なる位置に形成されるので、層間絶縁膜のエッチング工程において、酸化物半導体層１６をエッチストップとして機能させ得る。例えば、酸化物半導体層１６が第２部分１６ｂを有しない場合、層間絶縁膜のエッチングの過程で、層間絶縁膜の下層のゲート絶縁層１４までエッチングされるおそれがある。本発明の実施形態による製造方法によると、酸化物半導体層１６が、コンタクトホール２２ａの形成されるべき領域においてゲート絶縁層１４を覆うように延設されているので、ゲート絶縁層１４までエッチングされることを防止できる。なお、酸化物半導体層１６を延設しても、酸化物半導体層１６の第２部分１６ｂは透明であるので、コンタクトホール２２ａの開口領域は遮光されない。
図１０（ａ）〜（ｄ）を参照して、酸化物半導体層１６の一部を、ゲート電極１２ｇの一端側のエッジを横切るように延長することにより得られる効果をより詳細に説明する。図１０（ａ）〜（ｃ）の各々は、ゲート電極１２ｇ、酸化物半導体層１６およびドレイン電極１８ｄの配置の例を模式的に示す平面図である。本発明の実施形態による製造方法では、図１０（ａ）に示すように、ゲート電極１２ｇの一端側のエッジを横切って延長された部分（第２部分１６ｂ）を有する島状の酸化物半導体層１６が形成される。
ここで、図１０（ｂ）に示すように、酸化物半導体層５６Ｂのエッジがゲート電極１２ｇのエッジと一致するように設計した場合を想定する。この場合、酸化物半導体膜のエッチング時のマスクのアライメント誤差等によって、図１０（ｃ）に示すように、酸化物半導体層５６Ｂのエッジがゲート電極１２ｇのエッジの内側（図１０（ｃ）において左側）にずれるおそれがある。酸化物半導体層５６Ｂのエッジがゲート電極１２ｇのエッジの内側にずれてしまうと、層間絶縁膜のエッチングの工程において、ゲート絶縁層１４までエッチングされてしまい、図１０（ｄ）に示すように、コンタクトホール２２ａ内においてゲート電極１２ｇを露出する可能性がある。そうすると、後述する透明導電膜の工程において、コンタクトホール内に形成された透明導電膜によってドレイン電極１８ｄとゲート電極１２ｇとが短絡してしまう。
また、層間絶縁膜のエッチングの工程において、ゲート絶縁層１４までエッチングされてしまうと、ゲート絶縁層１４が除去された分だけコンタクトホールが深くなる（図１０（ｄ）参照）。そうすると、形成されたコンタクトホール近傍の液晶配向の乱れが大きくなり、コンタクトホール２２ａの近傍において光漏れが生じることがある。
酸化物半導体層１６の一部を、ゲート電極１２ｇの一端側のエッジを横切るように延長して第２部分１６ｂを形成しておくことにより、上述したように、層間絶縁膜のエッチング工程において、酸化物半導体層１６をエッチストップとして機能させることができる。従って、ドレイン電極１８ｄとゲート電極１２ｇとの間の短絡、コンタクトホール２２ａの近傍における光漏れといった不具合の発生が抑制される。
次に、図８（ｂ）を参照する。図８（ｂ）に示すように、層間絶縁層２２上およびコンタクトホール２２ａ内に第１の透明電極膜を堆積し、第１の透明電極膜をパターニングすることによって下部透明電極層２４を形成する。第１の透明電極膜の材料としては、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。ここでは、例えばスパッタリング法で、金属酸化物膜（膜厚：２０〜３００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いて第１の透明電極膜をパターニングすることによって、接続部２４ｈおよび透明電極２４ｋを含む下部透明電極層２４を形成する。このとき、コンタクトホール２２ａ内でドレイン電極１８ｄの端部１８Ｅと酸化物半導体層１６の第２部分１６ｂの表面とに接する部分（接続部）が残るように、第１の透明電極膜のパターニングを行う。また、接続部２４ｈと透明電極２４ｋとが電気的に接続されないようにパターニングを行う。例えば、接続部２４ｈと透明電極２４ｋとの間には、図８（ｂ）に示したように、間隙Ｖが形成される。この間隙Ｖは、後述する誘電体層２６によって埋められる。
なお、第１の透明電極膜および酸化物半導体層１６は、金属酸化物から形成されているので、第１の透明電極膜のエッチャントによって酸化物半導体層１６の第２部分１６ｂも除去されてしまうおそれがある。酸化物半導体層１６の第２部分１６ｂが除去されてしまうと、後述する誘電体層２６の形成時に、酸化物半導体層１６をエッチストップとして機能させることができない。コンタクトホール２２ａ内において酸化物半導体層１６の第２部分１６ｂの表面全体を覆うように接続部２４ｈを形成し、コンタクトホール２２ａ内に酸化物半導体層１６と接続部２４ｈとの積層構造を形成することにより、第１の透明電極膜のエッチング時に酸化物半導体層１６が除去されてしまうことをより確実に防止できる。図９（ｄ）に、下部透明電極層２４形成後の平面図を示す。ただし、図９（ｄ）では、接続部２４ｈの図示が省略されている。
次に、下部透明電極層２４上に第２の絶縁膜を堆積することにより、誘電体膜を形成する。誘電体膜の材料としては、ゲート絶縁膜や第１の絶縁膜と同様の無機絶縁材料を用いることができる。誘電体膜は、積層膜であってもよい。ここでは、例えばＣＶＤで、ＳｉＮx膜（膜厚：５０〜５００ｎｍ）を形成する。その後、ドライエッチングまたはウェットエッチングにより、誘電体膜に開口部２６ａを形成する。このとき、図８（ｃ）に示すように、コンタクトホール２２ａ内で接続部２４ｈの表面を露出するようにパターニングを行う。これにより、下部透明電極層２４上に、開口部２６ａを有する誘電体層２６が形成される。
次に、誘電体層２６上および開口部２６ａ内に第２の透明電極膜を堆積し、第２の透明電極膜をパターニングすることによって上部透明電極層２８を形成する。第２の透明電極膜の材料としては、第１の透明電極膜と同様の材料を用いることができる。ここでは、例えばスパッタリング法で、金属酸化物膜（膜厚：２０〜３００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いて第２の透明電極膜をパターニングすることによって、画素電極２８ｐを含む上部透明電極層２８を形成する。このとき、開口部２６ａ内で接続部２４ｈに接する部分が残るように、第２の透明電極膜のパターニングを行う。これにより、図２（ａ）および（ｂ）に示したＴＦＴ基板１００Ｂが得られる。図９（ｅ）に、上部透明電極層２８形成後の平面図を示す。
以下、ＴＦＴ基板１００Ｂの端子部７２Ｔｂの形成方法およびＳ−ＣＯＭ接続部の形成方法を説明する。図１１（ａ）〜（ｆ）は、ＴＦＴ基板１００Ｂの端子部７２Ｔｂを形成する工程を示す模式的な断面図であり、図１２（ａ）〜（ｆ）は、ＴＦＴ基板１００ＢのＳ−ＣＯＭ接続部を形成する工程を示す模式的な断面図である。図１１（ａ）〜（ｆ）に示す工程のそれぞれは、図１２（ａ）〜（ｆ）に示す工程のそれぞれと対応している。また、図１１（ａ）〜（ｆ）は、それぞれ、上述した図７（ａ）、（ｂ）および（ｄ）ならびに図８（ａ）、（ｂ）および（ｃ）に対応しており、図１２（ａ）〜（ｆ）は、それぞれ、上述した図７（ａ）、（ｂ）および（ｄ）ならびに図８（ａ）、（ｂ）および（ｃ）に対応している。
第１メタル層１２形成の工程において、端子部７２Ｔｂに下部配線層１２ｔが形成される（図１１（ａ））。次に、ゲート絶縁層１４形成の工程において、端子部７２Ｔｂには、コンタクトホール１４ａを有するゲート絶縁層１４が下部配線層１２ｔ上に形成される。コンタクトホール１４ａは、下部配線層１２ｔの一部を露出するように形成される（図１１（ｂ））。一方、Ｓ−ＣＯＭ接続部では、ゲート絶縁層１４は基板１１を覆うように形成される（図１２（ｂ））。
次に、第２メタル層１８形成の工程において、端子部７２ＴｂおよびＳ−ＣＯＭ接続部には、それぞれ、上部配線層１８ｔおよび１８ｕが形成される（図１１（ｃ）、図１２（ｃ））。端子部７２Ｔｂの上部配線層１８ｔは、コンタクトホール１４ａ内で下部配線層１２ｔと接し、下部配線層１２ｔと電気的に接続されている。次に、層間絶縁層２２形成の工程において、端子部７２Ｔｂには、コンタクトホール２２ｂを有する層間絶縁層２２が形成される（図１１（ｄ））。このコンタクトホール２２ｂは、上部配線層１８ｔと重なるように配置されており、コンタクトホール２２ｂ内において、上部配線層１８ｔの表面を露出する。Ｓ−ＣＯＭ接続部においても、コンタクトホール２２ｃを有する層間絶縁層２２が形成される（図１２（ｄ））。このコンタクトホール２２ｃは、上部配線層１８ｕと重なるように配置されており、コンタクトホール２２ｃ内において、上部配線層１８ｕの表面を露出する。
次に、下部透明電極層２４形成の工程において、端子部７２Ｔｂには、コンタクトホール２２ｂ内で上部配線層１８ｔの表面と接する下部透明接続層２４ｔが形成される（図１１（ｅ））。下部透明接続層２４ｔは、上部配線層１８ｔと電気的に接続されている。一方、Ｓ−ＣＯＭ接続部では、層間絶縁層２２上に下部透明接続層２４ｃが形成される（図１２（ｅ））。なお、層間絶縁層２２上およびコンタクトホール２２ｃ内に下部透明接続層２４ｃを形成して、コンタクトホール２２ｃ内において上部配線層１８ｕの表面と下部透明接続層２４ｃとが接するようにしてもよい。後述する、誘電体層２６形成の工程において、下部透明接続層２４ｃを覆うように誘電体層２６を形成することにより、図６（ｄ）に示した構造を実現できる。
次に、誘電体層２６形成の工程において、端子部７２Ｔｂには、コンタクトホール２２ｂと対応した位置に開口部２６ｂを有する誘電体層２６が形成される（図１１（ｆ））。Ｓ−ＣＯＭ接続部においても同様に、コンタクトホール２２ｃと対応した位置に開口部２６ｃを有する誘電体層２６が形成される（図１２（ｆ））。なお、図１２（ｆ）に示すように、開口部２６ｃは、開口部２６ｃの内側において、下部透明接続層２４ｃの少なくとも一部を露出する。また、開口部２６ｃは、開口部２６ｃの内側において、上部配線層１８ｕの少なくとも一部を露出する。このとき、図６（ｃ）を参照して説明したように、基板１１の法線方向から見たときにコンタクトホール２２ｃの一部と重なるように、誘電体層２６の開口部２６ｃを形成すれば、誘電体層２６の開口部２６ｃ内にコンタクトホール２２ｃの全体が存在する構成と比べて、Ｓ−ＣＯＭ接続部を形成するための領域を小さくできるという利点が得られる。
次に、上部透明電極層２８形成の工程において、端子部７２Ｔｂには、開口部２６ｂの内側において下部透明接続層２４ｔの表面と接し、下部透明接続層２４ｔと電気的に接続された上部透明接続層２８ｔが形成される。これにより、図６（ｂ）に示した構造が実現される。また、Ｓ−ＣＯＭ接続部では、コンタクトホール２２ｃ内で上部配線層１８ｕの表面に接するとともに、開口部２６ｃの内側において下部透明接続層２４ｃと接する上部透明接続層２８ｃが形成される。すなわち、上部配線層１８ｕと下部透明接続層２４ｃとが、上部透明接続層２８ｃを介して電気的に接続される。これにより、図６（ｃ）に示した構造が実現される。
本発明の実施形態による製造方法によれば、既存のプロセスに大きな変更を加えることなく、従来よりも光の利用効率の低下が抑制された半導体装置を製造することができる。
次に、図１３を参照して、本発明の第３の実施形態のＴＦＴ基板１００Ｃの構造を説明する。
図１３に、本発明の第３の実施形態によるＴＦＴ基板１００Ｃの模式的な断面図を示す。図１３に示すＴＦＴ基板１００Ｃは、層間絶縁層２２と上部透明電極層３４との間に配置された誘電体層３６と、層間絶縁層２２と誘電体層３６との間に配置された下部透明電極層３８とをさらに備える点を除いて、図１に示したＴＦＴ基板１００Ａと同じであってよい。このとき、図１３に示す画素電極３４ｐは、ＴＦＴ基板１００Ａの透明導電層Ｔｃに対応する。ＴＦＴ基板１００Ｃでは、透明導電層Ｔｃは、画素電極として機能する。
上部透明電極層３４は、画素電極３４ｐを含んでいる。図１３に示すように、画素電極３４ｐは、コンタクトホール２２ａ内においてドレイン電極１８ｄの端部１８Ｅの近傍における上面と、ドレイン電極１８ｄの側面とに接している。これにより、画素電極３４ｐは、ドレイン電極１８ｄと電気的に接続されている。上部透明電極層３４の上（基板１１とは反対側）に、配向膜（不図示）が配置されてもよい。
図１３に示したように、ＴＦＴ基板１００Ｃの下部透明電極層３８は、透明電極３８ｋを有している。ここで、誘電体層３６は、透明電極３８ｋの全面を実質的に覆っている。すなわち、透明電極３８ｋは、画素電極３４ｐとは電気的に接続されていない。また、透明電極３８ｋは、図１３に示したように、誘電体層３６を介して画素電極３４ｐと対向している。このように、接続部を介さずにドレイン電極１８ｄと接続された画素電極３４ｐの基板１１側に透明電極３８ｋを設けることによって、２層電極構造を形成してもよい。
例えば、透明電極３８ｋを、ＦＦＳモードにおける共通電極として機能させることができる。この場合、画素電極３４ｐには、複数のスリットが形成される。また、例えば、透明電極３８ｋを、ＶＡモード等における補助容量電極として機能させることもできる。このとき、上述したＴＦＴ基板１００Ｂと比較して、より大きな容量を有する補助容量を形成することができる。
図１４（ａ）および（ｂ）は、ＴＦＴ基板１００ＣにおけるＴＦＴ部の近傍を拡大して示す平面図である。図１４（ｂ）は、図１４（ａ）と同じ範囲を図示しており、図１４（ｂ）中の網掛け領域は、補助容量として機能させることができる領域Ｒｃを表している。
上述したように、ＴＦＴ基板１００Ｂでは、単一の透明導電膜をパターニングすることによって、接続部２４ｈと透明電極２４ｋとが形成される。そのため、接続部２４ｈと透明電極２４ｋとを電気的に分離するために、接続部２４ｈのエッジと透明電極２４ｋのエッジとの間に間隙Ｖが形成されている（図８（ｂ）参照）。これに対し、図１３に示したＴＦＴ基板１００Ｃでは、画素電極３４ｐとドレイン電極１８ｄ（および酸化物半導体層１６の第２部分１６ｂ）との間に接続部が形成されないので、図８（ｂ）に示したような間隙Ｖを形成する必要がない。そのため、透明電極３８ｋのエッジをコンタクトホール２２ａに近づけることができる。すなわち、より大きな領域にわたって透明電極３８ｋを形成することができ、図１４（ｂ）と図４（ｂ）との比較からわかるように、補助容量として機能させることができる領域をＴＦＴ基板１００Ｂよりも拡大することができる。
図１５（ａ）に、ＴＦＴ基板１００Ｃの平面構造の一例を模式的に示し、図１５（ｂ）に、図１５（ａ）に示す端子部７２Ｔｃが有する端子の模式的な断面を示す。
図１５（ｂ）に例示する構成では、ゲート絶縁層１４のコンタクトホール１４ａと対応する位置に設けられた、層間絶縁層２２のコンタクトホール２２ｂおよび誘電体層３６の開口部３６ｂ内において、第２メタル層１８と同一のメタル膜から形成された上部配線層１８ｔと、上部透明電極層３４と同一の透明導電膜から形成された上部透明接続層３４ｔとが接している。
図１５（ｃ）に、Ｓ−ＣＯＭ接続部の模式的な断面を示す。図１５（ｃ）に例示する構成において、層間絶縁層２２は、基板１１の法線方向から見たときに、上部配線層１８ｕと重なるように形成されたコンタクトホール２２ｃを有している。コンタクトホール２２ｃ内において、画素電極３４ｐと同一の透明導電層（上部透明電極層３４）内に形成された上部透明接続層３４ｃが上部配線層１８ｕに接している。この上部透明接続層３４ｃは、コンタクトホール２２ｃと対応した位置に形成された、誘電体層３６の開口部３６ｃの内側において、透明電極３８ｋと同一の層（下部透明電極層３８）内に形成され、かつ透明電極３８ｋと電気的に接続された下部透明接続層３８ｃと接している。図１５（ｃ）に示す例では、例えば下部配線層、上部配線層１８ｕおよび上部透明接続層３４ｃを介して、端子部７２Ｔｃの端子に入力された共通信号を透明電極３８ｋに供給することができる。
次に、図１６および図１７を参照して、上述のＴＦＴ基板１００Ｃの製造方法を説明する。図１６（ａ）〜（ｃ）は、ＴＦＴ基板１００ＣのＴＦＴ部を形成する工程を示す模式的な断面図である。なお、第２メタル層１８の形成までは、ＴＦＴ基板１００Ｂと同様に行うことができる。従って、以下では、第２メタル層１８の形成までの説明は省略する。図１７（ａ）に、第２メタル層１８形成後の平面図を示す。
図１６（ａ）に示すように、第２メタル層１８の形成後、第２メタル層１８上に第１の絶縁膜２２ｆを堆積する。第１の絶縁膜２２ｆは、有機絶縁材料を用いた有機絶縁膜を含まない。ここでは、例えばＣＶＤで、ＳｉＯ2膜（膜厚：５０〜１０００ｎｍ）を堆積後、アニールを行い（大気雰囲気中、２００〜４００℃、０．５〜４時間）、次にＳｉＮx膜（膜厚：５０〜１０００ｎｍ）を順に堆積して、第１の絶縁膜２２ｆを形成する。
次に、図１６（ｂ）に示すように、第１の絶縁膜２２ｆ上に第１の透明電極膜を堆積し、第１の透明電極膜をパターニングすることによって下部透明電極層３８を形成する。ここでは、例えばスパッタリング法で、金属酸化物膜（膜厚：２０〜３００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いて第１の透明電極膜をパターニングすることによって、第１の絶縁膜２２ｆ上に下部透明電極層３８（透明電極３８ｋ）を形成する。図１７（ｂ）に、下部透明電極層３８形成後の平面図を示す。
次に、第１の絶縁膜２２ｆ上および下部透明電極層３８上に第２の絶縁膜を堆積することにより、誘電体膜（無機絶縁膜）を形成する。ここでは、例えばＣＶＤで、ＳｉＮx膜（膜厚：５０〜５００ｎｍ）を形成する。その後、ドライエッチングまたはウェットエッチングにより、誘電体膜に開口部３６ａを形成する。このとき、透明電極３８ｋを露出しないようにパターニングを行う。より詳細には、開口部３６ａの内側に透明電極３８ｋを露出しないようにパターニングを行う。従って、誘電体膜から形成される誘電体層３６は、透明電極３８ｋの全面を実質的に覆う。
さらに、ドライエッチングまたはウェットエッチングにより、第１の絶縁膜２２ｆにコンタクトホール２２ａを形成する。コンタクトホール２２ａの形成においては、図１６（ｃ）に示すように、酸化物半導体層１６の第２部分１６ｂの表面と、ドレイン電極１８ｄにおける、第２部分１６ｂに近い側の端部１８Ｅとを露出するようにパターニングを行う。このとき、酸化物半導体層１６の第２部分１６ｂをエッチストップとして利用することができる。なお、開口部３６ａを形成するためのエッチングと、コンタクトホール２２ａを形成するためのエッチングとは、一括して行われてもよい。開口部３６ａおよびコンタクトホール２２ａを一括して形成することにより、第１の絶縁膜２２ｆおよび第２の絶縁膜（誘電体層３６を形成するための無機絶縁膜）を個別にパターニングした場合と比較して、パターニングの回数を減らすことができるので、製造コストを削減でき、歩留りを向上させることができる。
次に、誘電体層３６上および開口部３６ａ内に第２の透明電極膜を堆積し、第２の透明電極膜をパターニングすることによって上部透明電極層３４を形成する。ここでは、例えばスパッタリング法で、金属酸化物膜（膜厚：２０〜３００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いて、この第２の透明電極膜をパターニングすることによって、画素電極３４ｐを含む上部透明電極層３４を形成する。このとき、コンタクトホール２２ａ内でドレイン電極１８ｄの端部１８Ｅと酸化物半導体層１６の第２部分１６ｂの表面とに接する部分が残るように、第１の透明電極膜のパターニングを行う。これにより、図１３に示したＴＦＴ基板１００Ｃが得られる。図１７（ｃ）に、上部透明電極層３４形成後の平面図を示す。
以下、ＴＦＴ基板１００Ｃの端子部７２Ｔｃの形成方法およびＳ−ＣＯＭ接続部の形成方法を説明する。図１８（ａ）〜（ｃ）は、ＴＦＴ基板１００Ｃの端子部７２Ｔｃを形成する工程を示す模式的な断面図であり、図１９（ａ）〜（ｃ）は、ＴＦＴ基板１００ＣのＳ−ＣＯＭ接続部を形成する工程を示す模式的な断面図である。図１８（ａ）〜（ｃ）に示す工程のそれぞれは、図１９（ａ）〜（ｃ）に示す工程のそれぞれと対応している。また、図１８（ａ）〜（ｃ）は、それぞれ、上述した図１６（ａ）〜（ｃ）に対応しており、図１９（ａ）〜（ｃ）もまた、それぞれ、上述した図１６（ａ）〜（ｃ）に対応している。以下においても、第２メタル層１８（上部配線層１８ｔ、１８ｕ）の形成までの説明を省略する。
第２メタル層１８の形成後、第１の絶縁膜２２ｆ形成の工程において、端子部７２Ｔｃに、第１の絶縁膜２２ｆが形成される（図１８（ａ））。この第１の絶縁膜２２ｆは、上部配線層１８ｔを覆っている。Ｓ−ＣＯＭ接続部においても、第１の絶縁膜２２ｆが形成される（図１９（ａ））。この第１の絶縁膜２２ｆは、上部配線層１８ｕを覆っている。
次に、下部透明電極層３８形成の工程において、Ｓ−ＣＯＭ接続部には、第１の絶縁膜２２ｆ上に下部透明接続層３８ｃが形成される（図１９（ｂ））。このとき、下部透明接続層３８ｃは、第１の絶縁膜２２ｆの下層にある上部配線層１８ｕの少なくとも一部と重ならないように形成される。
次に、誘電体膜形成の工程において、端子部７２Ｔｃの第１の絶縁膜２２ｆ上に誘電体膜が形成される（不図示）。Ｓ−ＣＯＭ接続部においても同様に、第１の絶縁膜２２ｆ上に誘電体膜が形成される。この誘電体膜は、下部透明接続層３８ｃを覆うように形成される（不図示）。
次に、端子部７２Ｔｃの誘電体膜のパターニングおよび第１の絶縁膜２２ｆのパターニングを行う。これにより、上部配線層１８ｔと重なるように配置されたコンタクトホール２２ｂを有する層間絶縁層２２と、コンタクトホール２２ｂと対応した位置に開口部３６ｂを有する誘電体層３６とを形成する（図１８（ｃ））。図１８（ｃ）に示すように、コンタクトホール２２ｂは、コンタクトホール２２ｂ内において、上部配線層１８ｔの表面を露出する。
Ｓ−ＣＯＭ接続部においても同様に、誘電体膜のパターニングおよび第１の絶縁膜２２ｆのパターニングを行う。これにより、上部配線層１８ｕと重なるように配置されたコンタクトホール２２ｃを有する層間絶縁層２２と、コンタクトホール２２ｃと対応した位置に開口部３６ｃを有する誘電体層３６とを形成する（図１９（ｃ））。図１９（ｃ）に示すように、コンタクトホール２２ｃは、コンタクトホール２２ｃ内において、上部配線層１８ｕの表面を露出する。また、開口部３６ｃは、コンタクトホール２２ｃよりも大きい開口領域を有するように形成される。このとき、開口部３６ｃは、開口部３６ｃの内側において、下部透明接続層３８ｃの少なくとも一部を露出する。
次に、上部透明電極層３４形成の工程において、端子部７２Ｔｃには、開口部３６ｂの内側において上部配線層１８ｔの表面と接し、上部配線層１８ｔと電気的に接続された上部透明接続層３４ｔが形成される。これにより、図１５（ｂ）に示した構造が実現される。また、Ｓ−ＣＯＭ接続部では、コンタクトホール２２ｃ内で上部配線層１８ｕの表面に接するとともに、開口部３６ｃの内側において下部透明接続層３８ｃと接する上部透明接続層３４ｃが形成される。すなわち、上部配線層１８ｕと下部透明接続層３８ｃとが、上部透明接続層３４ｃを介して電気的に接続される。これにより、図１５（ｃ）に示した構造が実現される。
本発明の第３の実施形態によると、接続部を介さずにドレイン電極と画素電極とが接続されるので、製造工程を簡略化でき、製造コストの低減および歩留まり向上の効果が得られる。
画素電極の基板１１側に透明電極を設けることに代えて、画素電極の液晶層側に透明電極を設けることによって、２層電極構造を形成してもよい。この場合、２層電極構造における下層側（基板１１に近い側）の透明導電層が画素電極として機能する。以下、図２０を参照して、このような改変例を説明する。
図２０（ａ）に、ＴＦＴ基板１００Ｃの改変例であるＴＦＴ基板１００Ｄの模式的な断面図を示し、図２０（ｂ）に、ＴＦＴ基板１００Ｄの模式的な平面図を示す。なお、図２０（ａ）は、図２０（ｂ）の２０Ｄ−２０Ｄ’断面図に相当する。図２０（ａ）および（ｂ）に示すＴＦＴ基板１００Ｄは、下部透明電極層４４を覆う誘電体層４６と、誘電体層４６上に形成された上部透明電極層４８とをさらに備える点を除いて、図１に示したＴＦＴ基板１００Ａと同じであってよい。このとき、図２０（ａ）および（ｂ）に示す画素電極４４ｐは、ＴＦＴ基板１００Ａの透明導電層Ｔｃに対応する。ＴＦＴ基板１００Ｄでは、透明導電層Ｔｃは、ＴＦＴ基板１００Ｃと同様に、画素電極として機能する。
下部透明電極層４４は、画素電極４４ｐを含んでいる。図２０（ａ）に示すように、画素電極４４ｐは、コンタクトホール２２ａ内においてドレイン電極１８ｄの端部１８Ｅの近傍における上面と、ドレイン電極１８ｄの側面とに接している。これにより、画素電極４４ｐは、ドレイン電極１８ｄと電気的に接続されている。
誘電体層４６は、下部透明電極層４４の全面を実質的に覆うように形成される。図２０（ｂ）に示すように、上部透明電極層４８は、透明電極４８ｋを有している。この透明電極４８ｋは、画素電極４４ｐとは電気的に接続されていない。誘電体層４６を介して画素電極４４ｐと対向する透明電極４８ｋには、複数のスリットＳＬが形成されており、透明電極４８ｋは、ＦＦＳモードにおける共通電極として機能する。従って、透明電極４８ｋは、ＴＦＴ基板１００Ｄの動作時、各画素において共通の電位とされる。上部透明電極層４８の上（基板１１とは反対側）に、配向膜（不図示）が配置されてもよい。図２０（ａ）および（ｂ）に示したＴＦＴ基板１００Ｄは、ＦＦＳモードの液晶表示装置に好適に用いることができる。
ここで、２層電極構造における透明導電層の内の一方をＦＦＳモードの共通電極として機能させる場合、その透明導電層には共通信号が印加される。印加される共通信号は各画素に共通であるので、共通電極としての透明導電層は、典型的には、隣接する画素間に、ソース配線Ｓおよび／またはゲート配線Ｇと重なる部分を含んでいる。
ＴＦＴ基板１００Ｄでは、２層電極構造における上層側（基板１１から遠い側）の透明電極４８ｋが共通電極として機能する。そのため、２層電極構造における下層側（基板１１に近い側）の透明電極層が共通電極として機能する場合と比較して、誘電体層４６が配置される分、共通電極と、ソース配線Ｓおよび／またはゲート配線Ｇとが重なることによって生じる寄生容量を低減させることができる。従って、共通電極と、ソース配線Ｓおよび／またはゲート配線Ｇとが重なることによって生じる寄生容量が増大することに起因する消費電力の増加が抑制される。
なお、ＴＦＴ基板１００Ｄでは、コンタクトホール２２ａ内にも誘電体層４６が形成されているので、コンタクトホール２２ａと重なる位置にも透明電極４８ｋを設けることができる。従って、コンタクトホール２２ａ内にも２層電極構造を形成でき、コンタクトホール２２ａ内にも補助容量を形成することができる。なお、図２０（ａ）および（ｂ）に例示した構成においては、コンタクトホール２２ａと重なるようにスリットＳＬが形成されているが、コンタクトホール２２ａの開口領域内にスリットを形成することは必須ではない。
図２１（ａ）に、ＴＦＴ基板１００Ｄの平面構造の一例を模式的に示し、図２１（ｂ）に、図２１（ａ）に示す端子部７２Ｔｄが有する端子の模式的な断面を示す。
図２１（ｂ）に例示する構成では、第２メタル層１８と同一のメタル膜から形成された上部配線層１８ｔ上に、層間絶縁層２２が形成されており、層間絶縁層２２は、ゲート絶縁層１４のコンタクトホール１４ａと対応する位置にコンタクトホール２２ｂを有している。このコンタクトホール２２ｂ内で上部配線層１８ｔと下部透明接続層４４ｔとが接している。下部透明接続層４４ｔ上には、誘電体層４６が形成されており、誘電体層４６は、層間絶縁層２２のコンタクトホール２２ｂと対応する位置に開口部４６ｂを有している。この開口部４６ｂの内側において、下部透明接続層４４ｔと、下部透明接続層４４ｔ上に形成された上部透明接続層４８ｔとが接している。下部透明接続層４４ｔは、画素電極４４ｐと同一の層（下部透明電極層４４）内に形成されている。上部透明接続層４８ｔは、共通電極４８ｋと同一の透明導電層（上部透明電極層４８）内に形成されている。なお、下部透明接続層４４ｔは、省略されてもよい。
図２１（ｃ）に、Ｓ−ＣＯＭ接続部の模式的な断面を示す。図２１（ｃ）では、Ｓ−ＣＯＭ接続部の２種類の態様を１つの図にまとめて示している。図２１（ｃ）に例示する構成において、層間絶縁層２２は、基板１１の法線方向から見たときに、上部配線層１８ｕと重なるように形成されたコンタクトホール２２ｃを有している。例えば、図２１（ｃ）の右側に示すように、コンタクトホール２２ｃ内において、画素電極４４ｐと同一の透明導電層（下部透明電極層４４）内に形成され、かつ画素電極４４ｐとは電気的に接続されていない下部透明接続層４４ｃが上部配線層１８ｕに接している。この下部透明接続層４４ｃは、コンタクトホール２２ｃと対応した位置に形成された、誘電体層４６の開口部４６ｃの内側において、共通電極４８ｋと同一の層（上部透明電極層４８）内に形成され、かつ共通電極４８ｋと電気的に接続された上部透明接続層４８ｃと接している。すなわち、図２１（ｃ）の右側に示す例では、下部透明接続層４４ｃおよび上部透明接続層４８ｃを介して、上部配線層１８ｕと共通電極４８ｋとが電気的に接続される。これにより、例えば下部配線層、上部配線層１８ｕ、下部透明接続層４４ｃおよび上部透明接続層４８ｃを介して、端子部７２Ｔｄの端子に入力された共通信号を共通電極４８ｋに供給することができる。なお、図２１（ｃ）の左側に示すように、上部配線層１８ｕと重なるように形成されたコンタクトホール２２ｃ内において、上部透明接続層４８ｃと上部配線層１８ｕとが接するようにしてもよい。
次に、図２２を参照して、上述のＴＦＴ基板１００Ｄの製造方法を説明する。図２２（ａ）〜（ｃ）は、ＴＦＴ基板１００ＤのＴＦＴ部を形成する工程を示す模式的な断面図である。なお、第２メタル層１８の形成までは、ＴＦＴ基板１００Ｂと同様に行うことができる。従って、以下では、第２メタル層１８の形成までの説明を省略する。
第２メタル層１８の形成後、第２メタル層１８上に第１の絶縁膜を堆積することにより、層間絶縁膜を形成する。第１の絶縁膜は、有機絶縁材料を用いた有機絶縁膜を含まない。ここでは、例えばＣＶＤで、ＳｉＯ2膜（膜厚：５０〜１０００ｎｍ）を堆積後、アニールを行い（大気雰囲気中、２００〜４００℃、０．５〜４時間）、次にＳｉＮx膜（膜厚：５０〜１０００ｎｍ）を順に堆積して、層間絶縁膜を形成する。
次に、ドライエッチングまたはウェットエッチングにより、第２メタル層１８上に形成された層間絶縁膜にコンタクトホール２２ａを形成する。コンタクトホール２２ａの形成においては、図２２（ａ）に示すように、酸化物半導体層１６の第２部分１６ｂの表面と、ドレイン電極１８ｄにおける、第２部分１６ｂに近い側の端部１８Ｅとを露出するようにパターニングを行う。このとき、酸化物半導体層１６の第２部分１６ｂをエッチストップとして利用することができる。これにより、第２メタル層１８上に、コンタクトホール２２ａを有する層間絶縁層２２が形成される。
次に、図２２（ｂ）に示すように、層間絶縁層２２上およびコンタクトホール２２ａ内に第１の透明電極膜を堆積し、第１の透明電極膜をパターニングすることによって下部透明電極層４４を形成する。ここでは、例えばスパッタリング法で、金属酸化物膜（膜厚：２０〜３００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いて第１の透明電極膜をパターニングすることによって、画素電極４４ｐを含む下部透明電極層４４を形成する。このとき、コンタクトホール２２ａ内でドレイン電極１８ｄの端部１８Ｅと酸化物半導体層１６の第２部分１６ｂの表面とに接する部分が残るように、第１の透明電極膜のパターニングを行う。
次に、下部透明電極層４４上に第２の絶縁膜を堆積することにより、誘電体膜（無機絶縁膜）を形成する。ここでは、例えばＣＶＤで、ＳｉＮx膜（膜厚：５０〜５００ｎｍ）を形成する。この誘電体膜から形成される誘電体層４６は、下部透明電極層４４（画素電極４４ｐ）の全面を実質的に覆う。
次に、誘電体層４６上に第２の透明電極膜を堆積し、第２の透明電極膜をパターニングすることによって上部透明電極層４８を形成する。ここでは、例えばスパッタリング法で、金属酸化物膜（膜厚：２０〜３００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いて第２の透明電極膜をパターニングすることによって、スリットを有する共通電極４８ｋを含む上部透明電極層４８を形成する。これにより、図２０（ａ）および（ｂ）に示したＴＦＴ基板１００Ｄが得られる。
以下、ＴＦＴ基板１００Ｄの端子部７２Ｔｄの形成方法およびＳ−ＣＯＭ接続部の形成方法を説明する。図２３（ａ）〜（ｃ）は、ＴＦＴ基板１００Ｄの端子部７２Ｔｄを形成する工程を示す模式的な断面図であり、図２４（ａ）〜（ｃ）は、ＴＦＴ基板１００ＤのＳ−ＣＯＭ接続部を形成する工程を示す模式的な断面図である。図２３（ａ）〜（ｃ）に示す工程のそれぞれは、図２４（ａ）〜（ｃ）に示す工程のそれぞれと対応している。また、図２３（ａ）〜（ｃ）は、それぞれ、上述した図２２（ａ）〜（ｃ）に対応しており、図２４（ａ）〜（ｃ）は、それぞれ、上述した図２２（ａ）〜（ｃ）に対応している。以下においても、第２メタル層１８（上部配線層１８ｔ、１８ｕ）の形成までの説明は省略する。
第２メタル層１８の形成後、層間絶縁層２２形成の工程において、端子部７２Ｔｄには、コンタクトホール２２ｂを有する層間絶縁層２２が形成される（図２３（ａ））。このコンタクトホール２２ｂは、上部配線層１８ｔと重なるように配置されており、コンタクトホール２２ｂ内において、上部配線層１８ｔの表面を露出する。Ｓ−ＣＯＭ接続部においても、コンタクトホール２２ｃを有する層間絶縁層２２が形成される（図２４（ａ））。このコンタクトホール２２ｃは、上部配線層１８ｕと重なるように配置されており、コンタクトホール２２ｃ内において、上部配線層１８ｕの表面を露出する。
次に、下部透明電極層４４形成の工程において、端子部７２Ｔｄには、コンタクトホール２２ｂ内で上部配線層１８ｔの表面と接する下部透明接続層４４ｔが形成される（図２３（ｂ））。Ｓ−ＣＯＭ接続部では、図２４（ｂ）において右側に示すように、層間絶縁層２２上およびコンタクトホール２２ｃ内に下部透明接続層４４ｃが形成される。この下部透明接続層４４ｃは省略されてもよい（図２４（ｂ）の左側参照）。
次に、誘電体層４６形成の工程において、端子部７２Ｔｄには、コンタクトホール２２ｂと対応した位置に開口部４６ｂを有する誘電体層４６が形成される（図２３（ｃ））。Ｓ−ＣＯＭ接続部においても同様に、コンタクトホール２２ｃと対応した位置に開口部４６ｃを有する誘電体層４６が形成される（図２４（ｃ））。図２４（ｃ）に示すように、開口部４６ｃは、典型的には、コンタクトホール２２ｃよりも大きい開口領域を有するように形成される。なお、この例に限られず、図６（ｃ）に例示した構造と同様に、コンタクトホール２２ｃ内に誘電体層４６の一部が存在していてもよい。
次に、上部透明電極層４８形成の工程において、端子部７２Ｔｄには、開口部４６ｂの内側において下部透明接続層４４ｔの表面と接し、下部透明接続層４４ｔと電気的に接続された上部透明接続層４８ｔが形成される。これにより、図２１（ｂ）に示した構造が実現される。また、Ｓ−ＣＯＭ接続部では、開口部４６ｃの内側において下部透明接続層４４ｃと接する上部透明接続層４８ｃが形成される。これにより、図２１（ｃ）において右側に示した構造が実現される。または、開口部４６ｃの内側においてコンタクトホール２２ｃ内で上部配線層１８ｕと接する上部透明接続層４８ｃが形成されてもよい。これにより、図２１（ｃ）において左側に示した構造が実現される。
以下、図２５を参照して、本発明の実施形態によるＴＦＴ基板を備える液晶表示装置の１つの例を説明する。
図２５に、上述したＴＦＴ基板１００Ａを備える液晶表示装置１０００の模式的な断面を示す。液晶表示装置１０００は、液晶層９３０を挟んで互いに対向するＴＦＴ基板１００Ａおよび対向基板９００と、ＴＦＴ基板１００Ａおよび対向基板９００のそれぞれの外側に配置された偏光板９１０および９２０と、表示用の光をＴＦＴ基板１００Ａに向けて出射するバックライトユニット９４０とを備えている。なお、液晶表示装置１０００のＴＦＴ基板として、ＴＦＴ基板１００Ａに代えて、ＴＦＴ基板１００Ｂ、ＴＦＴ基板１００ＣまたはＴＦＴ基板１００Ｄを用いることもできる。
図示していないが、ＴＦＴ基板１００Ａの周辺領域には、ゲート配線Ｇを駆動する走査線駆動回路、およびソース配線Ｓを駆動する信号線駆動回路が配置されている。走査線駆動回路および信号線駆動回路は、ＴＦＴ基板１００Ａの外部に配置された制御回路に接続されている。制御回路による制御に応じて、走査線駆動回路からＴＦＴのオン−オフを切り替える走査信号がゲート配線Ｇに供給され、信号線駆動回路から表示信号（画素電極である透明導電層Ｔｃへの印加電圧）が、ソース配線Ｓに供給される。
対向基板９００は、カラーフィルタ９５０を備えている。カラーフィルタ９５０は、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。カラーフィルタ９５０の液晶層９３０側の表面には、対向電極９６０が配置される。なお、ＦＦＳモード等の横電界モードが適用される場合には、対向電極９６０は省略される。
液晶表示装置１０００では、ＴＦＴ基板１００Ａの画素電極である透明導電層Ｔｃと対向電極９６０との間に与えられる電位差に応じて、液晶層９３０の液晶分子が画素毎に配向し、表示がなされる。
本開示の実施形態によると、コンタクトホール近傍の液晶分子の配向状態の乱れに起因する光漏れを抑制することができるので、画素に占める遮光領域の面積の割合を低減することができる。従って、従来よりも光の利用効率を向上させることができる。
本発明の実施形態は、アクティブマトリクス基板、透過型の表示装置等に広く適用できる。特に、高精細な液晶表示装置に好適に適用される。
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ ＴＦＴ基板（半導体装置）
１０ ＴＦＴ
１１ 基板
１２ 第１メタル層
１２ｇ ゲート電極
１４ ゲート絶縁層
１６ 酸化物半導体層
１８ 第２メタル層
１８ｓ ソース電極
１８ｄ ドレイン電極
１８ｕ 上部配線層
２２ 層間絶縁層
２２ａ、２２ｃ コンタクトホール
２２ｆ 絶縁膜
ＴＥ 透明電極層
２４、３８、４４ 下部透明電極層
Ｔｃ 透明導電層
２４ｈ 接続部
２４ｋ、３８ｋ、４８ｋ 透明電極
２４ｃ、３８ｃ、４４ｃ 下部透明接続層
２６、３６、４６ 誘電体層
２６ａ、２６ｃ、３６ｃ、４６ｃ 開口部
２８、３４、４８ 上部透明電極層
２８ｐ、３４ｐ、４８ｐ 画素電極
２８ｃ、３４ｃ、４８ｃ 上部透明接続層
７２Ｔｂ、７２Ｔｃ、７２Ｔｄ 端子部
９００ 対向基板
９３０ 液晶層
１０００ 液晶表示装置

Claims (20)

  1. 基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、
    前記薄膜トランジスタのゲート電極を有する第１メタル層と、
    前記第１メタル層上に形成されたゲート絶縁層と、
    前記ゲート絶縁層上に形成された、前記薄膜トランジスタの活性層を含む酸化物半導体層であって、前記ゲート電極と重なるように形成された第１部分および前記第１部分から前記ゲート電極の一端側のエッジを横切って延長された第２部分を有する酸化物半導体層と、
    前記酸化物半導体層上に形成された、前記薄膜トランジスタのソース電極およびドレイン電極を有する第２メタル層であって、前記ドレイン電極は、前記ソース電極よりも前記第２部分の近くに配置されている、第２メタル層と、
    前記第２メタル層上に形成された、第１コンタクトホールを有する層間絶縁層と、
    前記層間絶縁層上および前記第１コンタクトホール内に形成された第１透明電極層と
    を備え、
    前記層間絶縁層は、有機絶縁層を含んでおらず、
    前記第１コンタクトホールは、前記基板の法線方向から見たときに、前記酸化物半導体層の前記第２部分と、前記ドレイン電極の、前記第２部分に近い側の端部とに重なるように形成されており、
    前記第１透明電極層は、前記第１コンタクトホール内で前記ドレイン電極の前記端部および前記酸化物半導体層の前記第２部分に接する透明導電層を有する、半導体装置。
  2. 前記第１透明電極層上に形成された誘電体層であって、前記第１コンタクトホールと対応した位置に第１開口部を有する誘電体層と、
    前記誘電体層上および前記第１開口部内に形成された第２透明電極層と
    をさらに備え、
    前記第１透明電極層は、前記透明導電層と電気的に接続されていない第１電極を有し、
    前記第２透明電極層は、前記第１開口部内で前記透明導電層に接する第２電極を有する、請求項１に記載の半導体装置。
  3. 前記第１電極は、前記誘電体層を介して前記第２電極と対向している、請求項２に記載の半導体装置。
  4. 複数の画素を有し、
    前記複数の画素のそれぞれは、前記薄膜トランジスタ、前記第１電極および前記第２電極を含み、
    前記第１電極は、共通電極として機能し、
    前記第２電極は、画素電極として機能する、請求項２または３に記載の半導体装置。
  5. 前記第２メタル層は、上部配線層を有し、
    前記第１透明電極層は、前記第１電極と電気的に接続された第１透明接続層を有し、
    前記第２透明電極層は、第２透明接続層を有し、
    前記層間絶縁層は、第２コンタクトホールを有し、
    前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、
    前記誘電体層は、前記第２コンタクトホールと対応した位置に形成された第２開口部を有し、
    前記第２透明接続層は、前記第２コンタクトホール内で前記上部配線層に接するとともに、前記第２開口部の内側において前記第１透明接続層と接する、請求項２から４のいずれかに記載の半導体装置。
  6. 前記第２メタル層は、上部配線層を有し、
    前記第１透明電極層は、前記第１電極と電気的に接続された第１透明接続層を有し、
    前記層間絶縁層は、第２コンタクトホールを有し、
    前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、
    前記第１透明接続層は、前記第２コンタクトホール内で前記上部配線層に接する、請求項２から４のいずれかに記載の半導体装置。
  7. 複数の画素を有し、
    前記複数の画素のそれぞれは、前記薄膜トランジスタおよび前記透明導電層を含み、
    前記透明導電層は、画素電極として機能する、請求項１に記載の半導体装置。
  8. 前記層間絶縁層と前記第１透明電極層との間に配置された誘電体層と、
    前記層間絶縁層と前記誘電体層との間に配置された第２透明電極層と
    をさらに備え、
    前記第２透明電極層は、前記透明導電層と電気的に接続されていない透明電極を含む、請求項７に記載の半導体装置。
  9. 前記透明電極は共通電極として機能する、請求項８に記載の半導体装置。
  10. 前記第２メタル層は、上部配線層を有し、
    前記第１透明電極層は、第１透明接続層を有し、
    前記第２透明電極層は、前記透明電極と電気的に接続された第２透明接続層を有し、
    前記層間絶縁層は、第２コンタクトホールを有し、
    前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、
    前記誘電体層には、前記第２コンタクトホールと対応した位置に開口部が形成されており、
    前記第１透明接続層は、前記第２コンタクトホール内で前記上部配線層に接するとともに、前記開口部の内側において前記第２透明接続層と接する、請求項８または９に記載の半導体装置。
  11. 前記第１透明電極層を覆う誘電体層と、
    前記誘電体層上に形成された第２透明電極層と
    をさらに備え、
    前記第２透明電極層は、前記透明導電層と電気的に接続されていない透明電極を含み、前記透明電極は共通電極として機能する、請求項７に記載の半導体装置。
  12. 前記第２メタル層は、上部配線層を有し、
    前記層間絶縁層は、第２コンタクトホールを有し、
    前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、
    前記誘電体層には、前記第２コンタクトホールと対応した位置に開口部が形成されており、
    前記第２透明電極層は、前記透明電極と電気的に接続された透明接続層を有し、
    前記透明接続層は、前記開口部の内側において、前記第２コンタクトホール内で前記上部配線層に接する、請求項１１に記載の半導体装置。
  13. 前記第２メタル層は、上部配線層を有し、
    前記層間絶縁層は、第２コンタクトホールを有し、
    前記第２コンタクトホールは、前記基板の法線方向から見たときに、前記上部配線層と重なるように形成されており、
    前記誘電体層には、前記第２コンタクトホールと対応した位置に開口部が形成されており、
    前記第１透明電極層は、前記透明導電層とは電気的に接続されていない第１透明接続層を有し、
    前記第２透明電極層は、前記透明電極と電気的に接続された第２透明接続層を有し、
    前記第１透明接続層は、前記第２コンタクトホール内で前記上部配線層に接し、
    前記第２透明接続層は、前記開口部の内側において前記第１透明接続層と接する、請求項１１に記載の半導体装置。
  14. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む、請求項１から１３のいずれかに記載の半導体装置。
  15. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、結晶質部分を含む、請求項１４に記載の半導体装置。
  16. 請求項１から１５のいずれかに記載の半導体装置と、
    前記半導体装置と対向するように配置された対向基板と、
    前記対向基板と前記半導体装置との間に配置された液晶層と
    を備える表示装置。
  17. ゲート電極を有する第１メタル層を基板上に形成する工程（ａ）と、
    前記第１メタル層を覆うゲート絶縁層を形成する工程（ｂ）と、
    前記ゲート電極と重なるように形成された第１部分および前記第１部分から前記ゲート電極の一端側のエッジを横切って延長された第２部分を有する酸化物半導体層を前記ゲート絶縁層上に形成する工程（ｃ）と、
    ソース電極、および前記ソース電極よりも前記第２部分の近くに配置されたドレイン電極を有する、第２メタル層を前記酸化物半導体層上に形成する工程（ｄ）と、
    層間絶縁膜を前記第２メタル層上に形成する工程であって、前記層間絶縁膜は有機絶縁膜を含まない工程（ｅ）と、
    前記層間絶縁膜をエッチングすることにより、前記酸化物半導体層の前記第２部分の表面、および前記ドレイン電極の、前記第２部分に近い側の端部を露出するコンタクトホールを形成する工程（ｆ）と、
    前記コンタクトホール内で前記ドレイン電極の前記端部および前記酸化物半導体層の前記第２部分の表面に接する、透明導電層を形成する工程（ｇ）と
    を含む、半導体装置の製造方法。
  18. 前記工程（ｆ）において、前記層間絶縁膜のエッチングは、前記酸化物半導体層をエッチストップとして行う、請求項１７に記載の半導体装置の製造方法。
  19. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む、請求項１７または１８に記載の半導体装置の製造方法。
  20. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、結晶質部分を含む、請求項１９に記載の半導体装置の製造方法。
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