WO2013073635A1 - 半導体装置及び表示装置 - Google Patents

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transparent conductive
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幸伸 中田
藤田　哲生
義仁 原
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シャープ株式会社
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    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor, a method for manufacturing a semiconductor device including a thin film transistor, and a display device.
  • An active matrix liquid crystal display device generally includes a substrate (hereinafter referred to as “TFT substrate”) on which a thin film transistor (hereinafter also referred to as “TFT”) is formed as a switching element for each pixel, and a counter electrode. And a counter substrate on which a color filter and the like are formed, a liquid crystal layer provided between the TFT substrate and the counter substrate, and a pair of electrodes for applying a voltage to the liquid crystal layer.
  • TFT substrate a substrate
  • TFT substrate a thin film transistor
  • TN Transmission Nematic
  • VA Very Alignment
  • IPS In-Plane-Switching
  • FFS Ringe Field Switching
  • the TN mode and the VA mode are longitudinal electric field mode in which an electric field is applied to liquid crystal molecules by a pair of electrodes arranged with a liquid crystal layer interposed therebetween.
  • the IPS mode or the FFS mode is a lateral electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction (lateral direction) parallel to the substrate surface.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the IPS mode liquid crystal display device among the operation modes of the lateral electric field method, a pair of comb electrodes are formed on the TFT substrate by patterning a metal film. For this reason, there exists a problem that the transmittance
  • the aperture ratio and the transmittance can be improved by making the electrodes formed on the TFT substrate transparent.
  • FFS mode liquid crystal display devices are disclosed in, for example, Patent Document 1 and Patent Document 2.
  • a common electrode and a pixel electrode are provided above the TFT via an insulating film.
  • slit-like openings are formed in electrodes (for example, pixel electrodes) located on the liquid crystal layer side.
  • an electric field expressed by electric lines of force that exit from the pixel electrode, pass through the liquid crystal layer, pass through the slit-shaped opening, and exit to the common electrode is generated.
  • This electric field has a component transverse to the liquid crystal layer. As a result, a horizontal electric field can be applied to the liquid crystal layer.
  • Patent Document 3 discloses an active matrix liquid crystal display device using an oxide semiconductor TFT as a switching element.
  • each of the two layers of electrodes is made of a transparent conductive film.
  • the aperture ratio and the transmittance is possible to increase the aperture ratio and the transmittance as compared with the TFT substrate used in the IPS mode liquid crystal display device.
  • the oxide semiconductor TFT the size of the transistor portion in the TFT substrate can be reduced, so that the transmittance can be further improved.
  • TFT substrates are required to have higher definition and higher transmittance.
  • the present invention has been made in view of the above, and it is intended to increase the transmittance and realize high definition of a semiconductor device such as a TFT substrate or a liquid crystal display device using such a semiconductor device. Objective.
  • a semiconductor device includes a substrate, a thin film transistor held on the substrate, a gate wiring layer, and a source wiring layer, and the gate wiring layer includes a gate wiring and a gate electrode of the thin film transistor.
  • the source wiring layer includes a source wiring and a source electrode and a drain electrode of the thin film transistor.
  • the thin film transistor includes the gate electrode, a gate insulating layer formed on the gate electrode, and the gate insulating layer.
  • a semiconductor device comprising: a semiconductor layer formed on the substrate; the source electrode; and the drain electrode, wherein the semiconductor device is formed on the source electrode and the drain electrode and is in contact with at least a surface of the drain electrode.
  • An interlayer insulating layer including one insulating layer, and a first transparent conductive layer formed on the interlayer insulating layer; A drain-connected transparent conductive layer that is not electrically connected to the first transparent conductive layer; a dielectric layer formed on the first transparent conductive layer; and the dielectric layer on the dielectric layer.
  • a second transparent conductive layer formed so as to overlap at least a part of the first transparent conductive layer, the interlayer insulating layer and the dielectric layer having a first contact hole, In the contact hole, a part of the drain electrode is in contact with the drain connection transparent conductive layer, and the other part is in contact with the second transparent conductive layer.
  • the semiconductor layer is an oxide semiconductor layer.
  • the oxide semiconductor layer may be an IGZO layer.
  • the second transparent conductive layer and the drain connection transparent conductive layer are electrically connected to the drain electrode in the first contact hole, whereby the second transparent conductive layer and the drain transparent conductive layer are electrically connected to the drain electrode.
  • a contact portion for electrically connecting the drain-connected transparent conductive layer and the drain electrode is formed, and the entire contact portion overlaps the gate wiring layer when viewed from the normal direction of the substrate. ing.
  • At least a part of the side wall of the first contact hole is covered with the second transparent conductive layer and the drain connection transparent conductive layer.
  • the interlayer insulating layer further includes a second insulating layer positioned between the first insulating layer and the first transparent conductive layer, and the first insulating layer is an inorganic insulating layer, The second insulating layer is an organic insulating layer.
  • the above-described semiconductor device further includes a first connection part formed on the substrate, the gate wiring layer includes a first lower conductive layer, and the source wiring layer includes the first lower part.
  • a first upper conductive layer formed on and in contact with the conductive layer, wherein the first connection portion extends on the first lower conductive layer, the first upper conductive layer, and the first upper conductive layer;
  • the interlayer insulating layer formed on the interlayer insulating layer, the first lower transparent connecting layer formed on the interlayer insulating layer and formed of the same conductive film as the first transparent conductive layer, and the first lower transparent connecting layer
  • the semiconductor device further includes a terminal portion formed on the substrate, the gate wiring layer includes a second lower conductive layer, and the source wiring layer is formed on the second lower conductive layer.
  • a second upper conductive layer formed in contact therewith, and the terminal portion is formed to cover the second lower conductive layer, the second upper conductive layer, and the second upper conductive layer;
  • a second lower transparent connection layer formed of the same conductive film as the transparent conductive layer, the dielectric layer extended on the second lower transparent connection layer, and formed on the dielectric layer,
  • An external connection layer formed of the same conductive film as the second transparent conductive layer is provided, and an opening is formed in the dielectric layer, and the external connection layer is formed in the second lower portion in the opening. It is in contact with part of the transparent connection layer.
  • the above-described semiconductor device further includes a protective layer formed between the semiconductor layer and the source electrode and the drain electrode so as to be in contact with at least a portion to be a channel region of the semiconductor layer.
  • a display device includes the above-described semiconductor device, a counter substrate disposed to face the semiconductor device, and a liquid crystal layer disposed between the counter substrate and the semiconductor device.
  • the second transparent conductive layer is separated for each pixel and functions as a pixel electrode.
  • the first transparent conductive layer occupies substantially the whole of each pixel.
  • the second transparent conductive layer has a plurality of slit-shaped openings in a pixel, and the first transparent conductive layer exists at least under the plurality of openings, and is a common electrode. Function as.
  • a semiconductor device includes a thin film transistor having an etch stopper layer formed on a semiconductor layer, and a lower conductive layer formed of the same conductive film as a gate electrode of the thin film transistor.
  • a lower insulating layer formed of the same insulating film as the gate insulating layer of the thin film transistor, an upper insulating layer formed of the same insulating film as the etch stopper layer, and the lower insulating layer and the upper insulating layer.
  • the side surface is aligned with the side surface of the upper insulating layer.
  • a semiconductor device having a thin film transistor having an etch stopper layer formed on a semiconductor layer, wherein the lower conductive layer is formed of the same conductive film as a gate electrode of the thin film transistor.
  • a lower insulating layer formed of the same insulating film as the gate insulating layer of the thin film transistor, an upper insulating layer formed of the same insulating film as the etch stopper layer, and the lower insulating layer and the upper insulating layer.
  • An upper conductive layer made of the same conductive film as a source electrode or a drain electrode of the thin film transistor, which is in contact with the lower conductive layer in the provided contact hole, and a first conductive layer formed to cover the upper conductive layer
  • a transparent conductive layer ; a dielectric layer formed on the first transparent conductive layer; and a second layer formed on the dielectric layer.
  • a portion of the second transparent conductive layer is in contact with the first transparent conductive layer, and a side surface of the lower insulating layer is aligned with a side surface of the upper insulating layer in the contact hole.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a thin film transistor, and includes (A) a step of forming a thin film transistor on a substrate, the gate wiring including a gate wiring and a gate electrode Forming a layer, a gate insulating layer formed on the gate electrode, a semiconductor layer formed on the gate insulating layer, and a source wiring layer including a source electrode and a drain electrode; ) Forming an interlayer insulating layer that covers the thin film transistor and includes at least a first insulating layer in contact with the drain electrode; and (C) first exposing the surface of the drain electrode by etching the interlayer insulating layer.
  • Forming a drain-connected transparent conductive layer that is not in contact with a part of the surface of the drain electrode in the first opening and (E) Forming a dielectric layer on the first transparent conductive layer; and (F) etching the dielectric layer to form a first contact hole exposing a surface of the drain connection transparent conductive layer; (G) forming a second transparent conductive layer electrically connected to the drain electrode on the dielectric layer and in the first contact hole, the second contact layer being formed in the first contact hole; Forming the second transparent conductive layer so that the transparent conductive layer is in contact with other portions of the surface of the drain electrode.
  • At least a part of the side wall of the first contact hole is covered with the drain connection transparent conductive layer and the second transparent conductive layer.
  • the semiconductor layer is an oxide semiconductor layer.
  • the oxide semiconductor layer may be an IGZO layer.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device having a thin film transistor having an etch stopper layer on the semiconductor layer, and (A) the same as the gate electrode of the thin film transistor on the substrate.
  • Forming a lower conductive layer from the conductive film (B) forming a lower insulating layer on the substrate from the same insulating film as the gate insulating layer of the thin film transistor, and (C) forming the lower conductive layer on the lower insulating layer Forming an upper insulating layer from the same insulating film as the etch stopper layer; and (D) simultaneously etching the lower insulating layer and the upper insulating layer to form contact holes in the lower insulating layer and the upper insulating layer.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device having a thin film transistor having an etch stopper layer on the semiconductor layer, and (A) a gate electrode of the thin film transistor on the substrate; Forming a lower conductive layer from the same conductive film; (B) forming a lower insulating layer on the substrate from the same insulating film as the gate insulating layer of the thin film transistor; and (C) on the lower insulating layer. Forming an upper insulating layer from the same insulating film as the etch stopper layer, and (D) simultaneously contacting the lower insulating layer and the upper insulating layer by etching the lower insulating layer and the upper insulating layer simultaneously.
  • a TFT, a first transparent conductive layer formed on the TFT, and a second transparent conductive layer formed on the first transparent conductive layer via a dielectric layer are provided.
  • the contact portion for connecting the drain electrode of the TFT and the second transparent conductive layer can be reduced, a higher-definition semiconductor device can be realized.
  • the aperture ratio can be increased and high transmittance can be realized.
  • the semiconductor device as described above can be efficiently manufactured without increasing the number of masks.
  • FIG. 1 It is a figure which shows typically an example of the planar structure of the semiconductor device (TFT substrate) 100 of embodiment by this invention.
  • FIG. 1 A) And (b) is the top view and sectional drawing of TFT101 and the contact part 105 in embodiment of this invention, respectively.
  • (A) and (b) are respectively a plan view and a cross-sectional view showing a part of the COM-G connection portion forming region 104R in the embodiment of the present invention.
  • (A) and (b) are a plan view and a cross-sectional view, respectively, showing a part of the SG connection portion forming region 103R in the embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a flow of a method for manufacturing the semiconductor device 100.
  • FIG. FIG. 4 is a diagram illustrating a process of forming a TFT 101 and a contact portion 105 in a transistor formation region 101R, (a1) to (a3) are cross-sectional views, and (b1) to (b3) are plan views.
  • FIGS. 4A and 4B are diagrams illustrating a process of forming a TFT 101 and a contact portion 105 in a transistor formation region 101R, wherein FIGS. 4A to 4A are cross-sectional views and FIGS.
  • the transistor formation region 101R it is a figure which shows the process of forming TFT101 and the contact part 105, (a7) and (a8) are sectional drawings, (b7) and (b8) are top views.
  • steps for forming the terminal portion 102 are shown, (a1) to (a3) are sectional views, and (b1) to (b3) are plan views.
  • steps for forming the terminal portion 102 are shown, (a4) to (a6) are cross-sectional views, and (b4) to (b6) are plan views.
  • FIG. 7 is a diagram showing a process of forming the SG connection part 103 in the SG connection part formation region 103R, (a1) to (a3) are sectional views, and (b1) to (b3) are plan views.
  • FIG. 4 is a diagram showing a process of forming the SG connection portion 103 in the SG connection portion formation region 103R, (a4) to (a6) are cross-sectional views, and (b4) to (b6) are plan views.
  • FIG. 7 is a diagram showing a process of forming the SG connection part 103 in the SG connection part formation region 103R, (a1) to (a3) are sectional views, and (b1) to (b3) are plan views.
  • FIG. 4 is a diagram showing a process of forming the SG connection portion 103 in the SG connection portion formation region 103R, (a4) to (a6) are cross-sectional views, and (b4) to (b6) are plan views.
  • FIG. 8 is a diagram illustrating a process of forming the SG connection portion 103 in the SG connection portion formation region 103R, (a7) and (a8) are cross-sectional views, and (b7) and (b8) are plan views.
  • FIG. 7 is a diagram illustrating a process of forming the COM-G connection portion 104 in the COM-G connection portion formation region 104R, in which (a1) to (a3) are cross-sectional views and (b1) to (b3) are plan views.
  • FIG. 7 is a diagram illustrating a process of forming the COM-G connection portion 104 in the COM-G connection portion formation region 104R, (a4) to (a6) are cross-sectional views, and (b4) to (b6) are plan views.
  • FIG. 10 is a diagram illustrating a process of forming the COM-G connection portion 104 in the COM-G connection portion formation region 104R, (a7) and (a8) are cross-sectional views, and (b7) and (b8) are plan views.
  • (A) And (b) is sectional drawing and the top view of contact part 105 (2) of a modification, respectively.
  • (A) And (b) is sectional drawing and the top view of contact part 105 (3) of a modification, respectively.
  • FIG. 7 is a plan view illustrating a variation of the COM-G connection part and the COM-S connection part, where (a) and (c) show the COM-G connection parts 104 (1) and 104 (2), respectively; b) shows the COM-S connection.
  • FIG. 6 is a plan view illustrating variations of terminal portions, where (a) to (e) show terminal portions 102 (1) to 102 (5), respectively. It is typical sectional drawing which illustrates the liquid crystal display device 1000 of embodiment by this invention.
  • (A) And (b) is the top view and sectional drawing of TFT101 and the contact part 105 in embodiment of this invention, respectively.
  • (A) and (b) are respectively a plan view and a cross-sectional view showing a part of the COM-G connection portion forming region 104R in the embodiment of the present invention.
  • FIGS. 4 is a diagram illustrating a process of forming a TFT 101 and a contact portion 105 in a transistor formation region 101R, (a1) to (a3) are cross-sectional views, and (b1) to (b3) are plan views.
  • FIGS. 4 are diagram illustrating a process of forming a TFT 101 and a contact portion 105 in a transistor formation region 101R, (a1) to (a3) are cross-sectional views, and (b1) to (b3) are plan views.
  • FIGS. 4A and 4B are diagrams illustrating a process of forming a TFT 101 and a contact portion 105 in a transistor formation region 101R, wherein FIGS. 4A to 4A are cross-sectional views and FIGS.
  • FIGS. 4A to 4A are cross-sectional views and FIGS.
  • the transistor formation region 101R it is a figure which shows the process of forming TFT101 and the contact part 105
  • (a7) and (a8) are sectional drawings
  • (b7) and (b8) are top views.
  • steps for forming the terminal portion 102 are shown, (a1) to (a3) are sectional views, and (b1) to (b3) are plan views.
  • FIG. 7 is a diagram showing a process of forming the SG connection part 103 in the SG connection part formation region 103R, (a1) to (a3) are sectional views, and (b1) to (b3) are plan views.
  • FIG. 4 is a diagram showing a process of forming the SG connection portion 103 in the SG connection portion formation region 103R, (a4) to (a6) are cross-sectional views, and (b4) to (b6) are plan views.
  • FIG. 8 is a diagram illustrating a process of forming the SG connection portion 103 in the SG connection portion formation region 103R, (a7) and (a8) are cross-sectional views, and (b7) and (b8) are plan views.
  • FIG. 7 is a diagram illustrating a process of forming the COM-G connection portion 104 in the COM-G connection portion formation region 104R, in which (a1) to (a3) are cross-sectional views and (b1) to (b3) are plan views.
  • FIG. 7 is a diagram illustrating a process of forming the COM-G connection portion 104 in the COM-G connection portion formation region 104R, (a4) to (a6) are cross-sectional views, and (b4) to (b6) are plan views.
  • FIG. 10 is a diagram illustrating a process of forming the COM-G connection portion 104 in the COM-G connection portion formation region 104R, (a7) and (a8) are cross-sectional views, and (b7) and (b8) are plan views.
  • (A) is a plan view illustrating a variation of the COM-G connection part (COM-G connection part 104 (1)), and (b) is a cross section taken along the line DD ′ shown in (a).
  • FIG. 6 is a plan view illustrating variations of terminal portions, where (a) to (e) show terminal portions 102 (1) to 102 (5), respectively.
  • (A) And (b) is the top view and sectional drawing of TFT101 in embodiment of this invention, respectively.
  • Embodiment 1 of the semiconductor device according to the present invention is a TFT substrate used in an active matrix type liquid crystal display device.
  • a TFT substrate used for a display device in the FFS mode will be described as an example.
  • the semiconductor device of the present embodiment only needs to have a TFT and two transparent conductive layers on the substrate.
  • the liquid crystal display device in other operation modes, various display devices other than the liquid crystal display device, and electronic equipment A wide range of TFT substrates used for the above are included.
  • FIG. 1 is a diagram schematically showing an example of a planar structure of a semiconductor device (TFT substrate) 100 according to the present embodiment.
  • the semiconductor device 100 includes a display area (active area) 120 that contributes to display, and a peripheral area (frame area) 110 located outside the display area 120.
  • a plurality of gate lines G and a plurality of source lines S are formed in the display area 120, and each area surrounded by these lines is a “pixel”. As shown in the figure, the plurality of pixels are arranged in a matrix. A pixel electrode (not shown) is formed in each pixel. Although not shown, in each pixel, a thin film transistor (TFT), which is an active element, is formed near each intersection of the plurality of source lines S and the plurality of gate lines G. Each TFT is electrically connected to the pixel electrode by a contact portion. In this specification, a region in which the TFT and the contact portion are formed is referred to as a “transistor formation region 101R”. In the present embodiment, a common electrode (not shown) facing the pixel electrode via a dielectric layer (insulating layer) is provided below the pixel electrode. A common signal (COM signal) is applied to the common electrode.
  • COM signal common signal
  • a terminal portion 102 for electrically connecting the gate wiring G or the source wiring S and the external wiring is formed. Further, between each source wiring S and the terminal portion 102, an SG connecting portion (connection from the source wiring S to the gate wiring G is connected) connected to a connection wiring formed of the same conductive film as the gate wiring G. Part) 103 may be formed. In that case, the connection wiring is connected to the external wiring at the terminal portion 102.
  • a region where a plurality of terminal portions 102 are formed is referred to as a “terminal portion forming region 102R”, and a region where the SG connection portion 103 is formed is referred to as an “SG connection portion forming region 103R”.
  • the COM signal lines S COM and G COM for applying a COM signal to the common electrode and the COM-G connection for connecting the common electrode and the COM signal line G COM to the peripheral region 110 are illustrated.
  • Part (not shown), and a COM-S connection part (not shown) for connecting the common electrode and the COM signal line SCOM are formed.
  • the COM signal lines S COM and G COM are provided in a ring shape so as to surround the display area 120, but the planar shape of the COM signal lines S COM and G COM is not particularly limited.
  • the COM signal wiring S COM extending in parallel to the source wiring 11 is formed of the same conductive film as the source wiring 11, and the COM signal wiring G COM extending in parallel to the gate wiring 3 is the same as the gate wiring 3. It is formed from a conductive film.
  • These COM signal lines S COM and G COM are electrically connected to each other in the vicinity of each corner of the display area 120 in the peripheral area 110, for example.
  • the conductive film for forming the COM signal wiring is not limited to the above.
  • the entire COM signal wiring may be formed of the same conductive film as the gate wiring 3 or the same conductive film as the source wiring 11.
  • the COM-G connection part for connecting the COM signal line GCOM and the common electrode is arranged in the peripheral region 110 so as not to overlap the SG connection part 103 between the adjacent source lines S. May be.
  • a region where the COM-G connection portion is formed is referred to as a “COM-G connection portion formation region 104R”.
  • a COM-S connection part for connecting the COM signal line SCOM and the common electrode may be arranged in the peripheral region 110.
  • the counter electrode may not be a common electrode depending on the operation mode of the display device to which the semiconductor device 100 is applied.
  • the COM signal wiring and the COM-G connection portion may not be formed in the peripheral region 110.
  • the transparent conductive layer disposed opposite to the pixel electrode through the dielectric layer does not have to function as an electrode. Good.
  • the semiconductor device 100 includes a TFT 101 for each pixel and a contact portion 105 that connects the TFT 101 and the pixel electrode.
  • the contact portion 105 is also provided in the transistor formation region 101R.
  • FIGS. 2A and 2B are a plan view and a cross-sectional view of the TFT 101 and the contact portion 105 in the present embodiment, respectively.
  • a surface (tapered portion or the like) inclined with respect to the substrate 1 is indicated by a step-like line, but in reality, it is a smooth inclined surface. The same applies to other sectional views of the present application.
  • the TFT 101, the insulating layer 14 covering the TFT 101, the first transparent conductive layer 15 disposed above the insulating layer 14, and the dielectric layer (insulating layer) on the first transparent conductive layer 15 are provided.
  • a second transparent conductive layer 19 a disposed via 17 is formed.
  • the insulating layer 14 formed between the first transparent conductive layer 15 and the TFT 101 is referred to as an “interlayer insulating layer”, and is formed between the first transparent conductive layer 15 and the second transparent conductive layer 19a.
  • An insulating layer that forms a capacitance with the conductive layers 15 and 19a is referred to as a “dielectric layer”.
  • the interlayer insulating layer 14 in the present embodiment includes a first insulating layer 12 formed in contact with the drain electrode of the TFT 101 and a second insulating layer 13 formed thereon.
  • the TFT 101 includes a gate electrode 3a, a gate insulating layer 5 formed on the gate electrode 3a, a semiconductor layer 7a formed on the gate insulating layer 5, and a source electrode formed in contact with the semiconductor layer 7a. 11s and a drain electrode 11d.
  • a gate electrode 3a When viewed from the normal direction of the substrate 1, at least a portion that becomes a channel region in the semiconductor layer 7 a is disposed so as to overlap the gate electrode 3 a with the gate insulating layer 5 interposed therebetween.
  • the gate electrode 3 a is formed integrally with the gate wiring 3 using the same conductive film as the gate wiring 3.
  • the gate wiring layer includes the gate wiring 3 and the gate electrode 3a.
  • the gate wiring 3 includes a portion that functions as the gate of the TFT 101, and this portion becomes the gate electrode 3a described above.
  • a pattern in which the gate electrode 3a and the gate wiring 3 are integrally formed may be referred to as “gate wiring 3”.
  • the gate wiring 3 When the gate wiring 3 is viewed from the normal direction of the substrate 1, the gate wiring 3 has a portion extending in a predetermined direction and an extending portion extending from the portion in a direction different from the predetermined direction. The portion may function as the gate electrode 3a.
  • the gate wiring 3 when viewed from the normal direction of the substrate 1, the gate wiring 3 has a plurality of straight portions extending in a predetermined direction with a constant width, and a part of each straight portion overlaps the channel region of the TFT 101. It may function as the gate electrode 3a.
  • the source electrode 11 s and the drain electrode 11 d are formed of the same conductive film as the source wiring 11.
  • the source wiring layer includes the source wiring 11, the source electrode 11s, and the drain electrode 11d.
  • the source electrode 11 s is electrically connected to the source wiring 11.
  • the source electrode 11 s is formed integrally with the source wiring 11.
  • the source wiring 11 may have a portion extending in a predetermined direction and an extending portion extending from the portion in a direction different from the predetermined direction, and the extending portion may function as the source electrode 11s.
  • the interlayer insulating layer 14 and the dielectric layer 17 have a contact hole CH1 reaching the surface of the drain electrode 11d of the TFT 101 (exposing the drain electrode 11d).
  • the drain electrode 11d and the second transparent conductive layer 19a are in contact with each other in the contact hole CH1 to form a contact portion 105.
  • the “contact portion 105” does not indicate the entire contact hole, but the drain electrode 11d of the TFT 101 and a transparent conductive layer (for example, the second transparent conductive layer 19a or a drain connection transparent conductive layer 15a described later). ) Means the part that touches.
  • the gate insulating layer 5 may have a stacked structure of a first gate insulating layer 5A and a second gate insulating layer 5B formed thereon.
  • the protective layer 9 may be formed so as to cover at least a region to be a channel region in the semiconductor layer 7a.
  • the source and drain electrodes 11 s and 11 d may be in contact with the semiconductor layer 7 a in the opening provided in the protective layer 9.
  • the first insulating layer 12 located on the TFT 101 side in the interlayer insulating layer 14 is, for example, an inorganic insulating layer, and is formed in contact with a part of the drain electrode 11d.
  • the first insulating layer 12 functions as a passivation layer.
  • the second insulating layer 13 formed on the first insulating layer 12 may be an organic insulating film.
  • the interlayer insulating layer 14 has a two-layer structure, but may have a single-layer structure including only the first insulating layer 12 or may have a stacked structure of three or more layers.
  • the first transparent conductive layer 15 functions as a common electrode, for example.
  • the first transparent conductive layer 15 has an opening 15p. When viewed from the normal direction of the substrate 1, the contact hole CH1 is disposed inside the opening 15p. The side surface of the first transparent conductive layer 15 on the opening 15p side is covered with the dielectric layer 17, and is not exposed to the side wall of the contact hole CH1. In this example, the first transparent conductive layer 15 occupies substantially the whole in each pixel. The outer edge of the first transparent conductive layer 15 may be substantially aligned with the outer edge of each pixel (the outer edge of the region through which visible light is transmitted in each pixel). The first transparent conductive layer 15 preferably does not have an opening other than the opening for forming the contact portion 105 in the pixel.
  • the second transparent conductive layer 19a functions as a pixel electrode, for example.
  • the second transparent conductive layer 19a is separated for each pixel. Moreover, it has a plurality of slit-shaped openings.
  • the second transparent conductive layer 19 a When viewed from the normal direction of the substrate 1, at least a part of the second transparent conductive layer 19 a is disposed so as to overlap the first transparent conductive layer 15 with the dielectric layer 17 interposed therebetween. For this reason, a capacitance is formed in the overlapping portion of these conductive layers 15 and 19a. This capacity can function as an auxiliary capacity in the display device.
  • the second transparent conductive layer 19a is in contact with the drain electrode 11d of the TFT 101 at the contact portion 105 in the contact hole CH1.
  • the contact portion 105 When viewed from the normal direction of the substrate 1, at least a part of the contact portion 105 is disposed so as to overlap with the gate wiring layer (here, the gate wiring 3 or the gate electrode 3a).
  • FIG. 2A examples of the outlines of the openings of the first transparent conductive layer 15, the dielectric layer 17, and the second insulating layer 13 are indicated by lines 15p, 17p, and 13p, respectively.
  • the opening is formed.
  • the contour at the depth where the portion becomes the smallest is defined as “the contour of the opening”. Therefore, in FIG. 2A, for example, the outline of the opening 13p of the second insulating layer 13 is the outline at the bottom surface of the second insulating layer 13 (the interface between the second insulating layer 13 and the first insulating layer 12). .
  • the openings 17p and 13p are both disposed inside the opening 15p of the first transparent conductive layer 15. For this reason, the first transparent conductive layer 15 is not exposed on the side wall of the contact hole CH1, and only the second transparent conductive layer 19a and the drain electrode 11d are electrically connected in the contact portion 105.
  • the openings 17p and 13p are arranged so that at least a part thereof overlaps. A portion where these openings 17p and 13p overlap corresponds to the opening 12p of the first insulating layer 12 in contact with the drain electrode 11d.
  • the openings 17p and 13p are arranged so that at least a part of the outline of the opening 17p of the dielectric layer 17 is located inside the outline of the opening 13p of the second insulating layer 13.
  • the opening 17p of the dielectric layer 17 and the opening 13p of the second insulating layer 13 partially overlap, and a part of the left side of the outline of the opening 17p is the outline of the opening 13p. Located inside.
  • the contact hole CH1 is formed by etching the dielectric layer 17 and the first insulating layer 12 simultaneously. For this reason, at least a part of the side surface of the first insulating layer 12 on the opening 12p side (hereinafter sometimes abbreviated as “side surface of the opening”) is the side surface of the dielectric layer 17 on the opening 17p side.
  • Align (the left side wall of the contact hole CH1 shown in FIG. 2B). Note that in this specification, “the side surfaces of two or more different layers are aligned” does not only mean that the side surfaces of these layers are flush with each other, but the side surfaces of these layers are continuously tapered. This includes the case of forming an inclined surface such as a shape. Such a configuration can be obtained by etching these layers using the same mask.
  • the etching of the dielectric layer 17 and the first insulating layer 12 may be performed under the condition that the other insulating layers (here, the second insulating layer 13) constituting the interlayer insulating layer 14 are not etched.
  • the other insulating layers here, the second insulating layer 13
  • the opening 13 p is formed in the second insulating layer 13
  • the dielectric layer 17 and the first insulating layer 12 are etched using the second insulating layer 13 as an etching mask. May be performed. Thereby, a part of the side surface on the opening 12p side of the first insulating layer 12 is aligned with the side surface on the opening 13p side of the second insulating layer 13 (the right side wall of the contact hole CH1 shown in FIG.
  • the entire side surface of the opening 12p of the first insulating layer 12 may be There is a case where it is aligned with a side surface of the opening 17p, or a case where it is aligned with a side surface of the opening 13p of the second insulating layer 13.
  • Such a contact portion 105 is formed by the following method, for example. First, the TFT 101 is formed on the substrate 1. Next, a first insulating layer 12 that is at least in contact with the drain electrode 11 d of the TFT 101 is formed so as to cover the TFT 101. Next, the first transparent conductive layer 15 having the opening 15 p is formed on the first insulating layer 12. Thereafter, the dielectric layer 17 is formed on the first transparent conductive layer 15 and in the opening 15p. Subsequently, in the opening 15p, the dielectric layer 17 and the first insulating layer 12 are simultaneously etched to form a contact hole CH1, and the surface of the drain electrode 11d is exposed.
  • the second transparent conductive layer 19a is formed on the dielectric layer 17 and in the contact hole CH1 so as to be in contact with the surface of the drain electrode 11d.
  • the 1st insulating layer 12 like the example shown in figure, before forming the 1st transparent conductive layer 15, you may form the 2nd insulating layer 13 using an organic insulating film, for example. A more specific manufacturing process of the contact portion 105 will be described later.
  • the contact portion 105 in the present embodiment has the above-described configuration, the following advantages can be obtained according to the present embodiment.
  • the first transparent conductive layer 15 is not exposed in the contact hole CH1, and the second transparent conductive layer 19a and the drain electrode 11d can be directly contacted in the contact hole CH1. . Therefore, a more efficient layout is possible, and the contact hole CH1 and the contact portion 105 can be reduced as compared with the conventional case. As a result, a higher definition TFT substrate can be realized.
  • the contact portion 105 that connects the drain electrode 11d of the TFT 101 and the second transparent conductive layer 19a has a gate wiring layer (for example, the gate wiring 3 or It is arranged so as to overlap with the gate electrode 3a). For this reason, it is possible to suppress a decrease in the aperture ratio due to the contact portion 105 as compared with the conventional case, and it is possible to achieve a high transmittance and to obtain a higher definition TFT substrate.
  • the contact portion 105 may not overlap with the gate wiring 3. Even in this case, such an effect can be obtained if at least a part of the contact part 105 overlaps with another part constituting the gate wiring layer.
  • the contact portion 105 is preferably disposed so as to overlap with the gate wiring 3 or the gate electrode 3a, and more preferably is disposed so as to overlap with a linear portion of the gate wiring 3 extending in a predetermined direction.
  • the entire contact portion 105 is arranged so as to overlap the gate wiring 3 without increasing the width of the gate wiring 3. Is possible. Thereby, the transmittance can be increased more effectively, and further high definition can be achieved.
  • each electrode pattern may be set so that the distance between the edge of the gate electrode 3a and the edge of the drain electrode 11d is 2 ⁇ m or more. Thereby, the fall of the transmittance
  • the contact portion 105 is formed in the opening 15p of the first transparent conductive layer 15. Therefore, as described above, the dielectric layer 17 is formed with the first insulating layer 12 covering the surface of the drain electrode 11d, and immediately before the second transparent conductive layer 19a is formed, the dielectric layer 17 and The first insulating layer 12 can be simultaneously etched to expose the drain electrode 11d. When such a process is used, it is not necessary to perform a plurality of steps with the drain electrode 11d exposed, and process damage generated on the surface of the drain electrode 11d can be suppressed. As a result, the stable contact portion 105 can be formed with a lower resistance.
  • the second transparent conductive layer 19a is disposed so as to overlap the first transparent conductive layer 15 via the dielectric layer 17, and the capacitance is increased. Forming.
  • This capacity functions as an auxiliary capacity.
  • an auxiliary capacitance having a desired capacitance can be obtained. For this reason, it is not necessary to separately form an auxiliary capacitor in the pixel using, for example, the same metal film as the source wiring. Accordingly, it is possible to suppress a decrease in the aperture ratio due to the formation of the auxiliary capacitor using the metal film.
  • the semiconductor layer 7a used as the active layer of the TFT 101 is not particularly limited, but is preferably an oxide semiconductor layer such as an In—Ga—Zn—O-based amorphous oxide semiconductor layer (IGZO layer). . Since the oxide semiconductor has higher mobility than the amorphous silicon semiconductor, the size of the TFT 101 can be reduced. In addition to this, the application of the oxide semiconductor TFT to the semiconductor device of this embodiment has the following advantages.
  • the contact portion 105 is disposed so as to overlap with the gate wiring layer (here, the gate wiring 3), thereby increasing the aperture ratio of the pixel. For this reason, Cgd becomes larger than before.
  • the ratio of Cgd to pixel capacity: Cgd / [Cgd + (C LC + C CS )] is designed to be less than a predetermined value, so that the pixel capacity (C LC + C CS ) is increased by the amount of Cgd. Need to be increased.
  • the amorphous silicon TFT cannot be written at the conventional frame frequency.
  • the configuration in which the contact portion is overlapped with the gate wiring is not practical because it cannot be compatible with other characteristics required for the display device. Did not adopt the correct configuration.
  • the present embodiment to increase the C CS using an auxiliary capacitor constituted by the first and second transparent conductive layer 15,19a and the dielectric layer 17 described above. Since the conductive layers 15 and 19a are both transparent, the transmittance does not decrease even when such an auxiliary capacitor is formed. Therefore, since the pixel capacity can be increased, the ratio of Cgd to the pixel capacity can be sufficiently reduced. Furthermore, when the oxide semiconductor TFT is applied to this embodiment, even if the pixel capacitance is increased, the oxide semiconductor has high mobility, so that writing can be performed at the same frame frequency as that in the past. Therefore, the aperture ratio can be increased by an amount corresponding to the area of the contact portion 105 while maintaining the writing speed and keeping Cgd / [Cgd + (C LC + C CS )] sufficiently small.
  • the second transparent conductive layer 19a is separated for each pixel and functions as a pixel electrode.
  • Each second transparent conductive layer 19a pixel electrode
  • the first transparent conductive layer 15 is disposed at least under the slit-shaped opening of the pixel electrode, it functions as a counter electrode of the pixel electrode and can apply a lateral electric field to the liquid crystal molecules.
  • the first transparent conductive layer 15 is formed in each pixel so as to occupy substantially the entire region where the metal film such as the gate wiring 3 and the source wiring 11 is not formed (region transmitting light). .
  • the first transparent conductive layer 15 occupies substantially the entire pixel (other than the opening 15p for forming the contact portion 105). Thereby, since the area of the part which overlaps with the 2nd transparent conductive layer 19a among the 1st transparent conductive layers 15 can be enlarged, the area of an auxiliary capacity can be increased. In addition, when the first transparent conductive layer 15 occupies substantially the entire pixel, an electric field from an electrode (or wiring) formed below the first transparent conductive layer 15 is shielded by the first transparent conductive layer 15. The advantage that it can be obtained.
  • the occupied area of the first transparent conductive layer 15 with respect to the pixels is preferably 80% or more, for example.
  • the semiconductor device 100 of the present embodiment can also be applied to a display device in an operation mode other than the FFS mode.
  • a display device in an operation mode other than the FFS mode.
  • it is applied to a vertical electric field drive type display device such as a VA mode
  • the second transparent conductive layer 19a functions as a pixel electrode
  • a transparent auxiliary capacitor is formed in the pixel.
  • the dielectric layer 17 and the first transparent conductive layer 15 may be formed.
  • FIGS. 3A and 3B are a plan view and a cross-sectional view showing a part of the COM-G connection portion forming region 104R in the present embodiment, respectively.
  • each COM-G connection portion 104 formed in the COM-G connection portion formation region 104R a lower conductive layer 3cg and a lower transparent connection layer formed from the same conductive film as the first transparent conductive layer 15 that is a common electrode, for example. 15cg is connected via the upper transparent connection layer 19cg.
  • the lower conductive layer 3 cg may be formed of the same conductive film as that of the gate wiring 3, that is, the gate wiring 3.
  • the upper transparent connection layer 19cg may be formed of the same conductive film as the second transparent conductive layer 19a that is a pixel electrode, for example.
  • the COM-G connecting portion 104 is a Pix-G connecting portion for connecting the lower conductive layer 3cg and the upper transparent connecting layer 19cg, and a COM- for connecting the upper transparent connecting layer 19cg and the lower transparent connecting layer 15cg. Pix connection part.
  • the COM-G connecting portion 104 includes a lower conductive layer 3cg formed on the substrate 1, a gate insulating layer 5 and a protective layer 9 extending so as to cover the lower conductive layer 3cg, and the gate insulating layer 5 and the protective layer
  • the lower transparent connection layer 15cg made of the same transparent conductive film as the first transparent conductive layer is interposed between the dielectric layer 17 and the same transparent conductive as the second transparent conductive layer 19a on the dielectric layer 17.
  • an upper transparent connection layer 19cg formed of a film.
  • the upper transparent connection layer 19cg is in contact with the upper conductive layer 11cg in the contact hole CH2 formed in the interlayer insulating layer 14 and the dielectric layer 17 (Pix-G connection portion).
  • the lower transparent connection layer 15cg is not formed in the region where the Pix-G connection is formed.
  • the upper transparent connection layer 19cg is in contact with the lower transparent connection layer 15cg in the opening (contact hole) 17v formed in the dielectric layer 17 (COM-Pix connection portion).
  • the upper conductive layer 11cg and the lower transparent connection layer 15cg are not in direct contact with each other, but are connected via the upper transparent connection layer 19cg.
  • the electrical connection between the lower conductive layer 3cg and the lower transparent connection layer 15cg is achieved.
  • Secure connection According to this configuration, the area required for the COM-G connection portion 104 is increased by the COM-Pix connection portion, compared to the configuration in which the lower conductive layer 3cg and the lower transparent connection layer 15cg are in direct contact.
  • the lower transparent connection layer 15cg is connected to the first transparent conductive layer 15 that is a common electrode.
  • the lower transparent connection layer 15cg and the first transparent conductive layer 15 are integrally formed.
  • the lower conductive layer 3cg may be a part of the COM signal wiring G COM (FIG. 1) or may be connected to the COM signal wiring G COM . Therefore, the first transparent conductive layer 15 via the COM-G connecting portion 104 are connected wires G COM electrically COM signals.
  • the COM signal wiring GCOM is connected to the external wiring by the terminal portion 102, and a predetermined COM signal is input from the outside.
  • the opening 9 u provided in the gate insulating layer 5 and the protective layer 9 may be formed by simultaneously etching the gate insulating layer 5 and the protective layer 9. In that case, the side surfaces of the gate insulating layer 5 and the protective layer 9 on the opening 9u side are aligned. Moreover, it is preferable that these insulating layers 5 and 9 exist between the lower conductive layer 3cg and the upper conductive layer 11cg at the periphery of the opening 9u.
  • the upper conductive layer 11cg is disposed so as to be in contact with the upper surface and the end surface of the lower conductive layer 3cg. However, as will be described later, the upper conductive layer 11cg is in contact only with the upper surface of the lower conductive layer 3cg. May be.
  • the contact hole CH2 can be formed by collectively etching the dielectric layer 17 and the first insulating layer 12 in the same manner as the contact hole CH1 for forming the contact portion 105 described above.
  • the shape and arrangement of the opening portion 17u of the dielectric layer 17, the opening portion 13u of the second insulating layer 13, and the opening portion 12u of the first insulating layer 12 are the shape and arrangement of the opening portions of the respective layers in the contact portion 105 described above. It may be the same.
  • at least a part of the outline of the opening 17u is disposed inside the opening 13u. Accordingly, at least a part of the side surface of the opening 12u of the first insulating layer 12 is aligned with the side surface of the opening 17u of the dielectric layer 17 on the side wall of the contact hole CH2.
  • ⁇ SG connection part formation region 103R> 4A and 4B are a plan view and a cross-sectional view, respectively, showing a part of the SG connection portion forming region 103R in the present embodiment.
  • Each SG connection portion 103 formed in the SG connection portion formation region 103R includes a lower conductive layer 3sg formed on the substrate 1 and a gate insulating layer 5 extending so as to cover the lower conductive layer 3sg.
  • the SG connecting portion 103 in this embodiment has a structure in which the lower conductive layer 3sg and the upper conductive layer 11sg are in direct contact. Accordingly, for example, the SG connecting portion is small in size and low in resistance as compared with the structure in which the lower conductive layer 3sg and the upper conductive layer 11sg are connected via another conductive layer such as a transparent conductive film used for the pixel electrode. 103 can be formed.
  • the lower conductive layer 3sg is formed of the same conductive film as that of the gate wiring 3, for example.
  • the upper conductive layer 11sg is formed of the same conductive film as the source wiring 11, for example.
  • the gate wiring layer includes the lower conductive layer 3sg
  • the source wiring layer includes the upper conductive layer 11sg.
  • the upper conductive layer 11 sg is connected to the source wiring 11, and the lower conductive layer 3 sg is connected to the lower conductive layer 3 t of the terminal portion (source terminal portion) 102. Thereby, the source wiring 11 can be connected to the terminal portion 102 via the SG connecting portion 103.
  • the opening 9r provided in the gate insulating layer 5 and the protective layer 9 may be formed by etching the gate insulating layer 5 and the protective layer 9 simultaneously. In that case, the side surfaces of the gate insulating layer 5 and the protective layer 9 on the opening 9r side are aligned.
  • an insulating layer (here, the gate insulating layer 5 and the protective layer 9) exists between the lower conductive layer 3sg and the upper conductive layer 11sg at the periphery of the opening 9r.
  • the upper conductive layer 11sg is disposed so as to be in contact with the upper surface and the end surface of the lower conductive layer 3sg.
  • the upper conductive layer 11sg may be in contact only with the upper surface of the lower conductive layer 3sg. Good.
  • the metals (the lower conductive layer 3sg and the upper conductive layer 11sg) can be brought into direct contact with each other.
  • these metals are connected via a transparent conductive film.
  • the resistance of the SG connecting portion 103 can be kept low.
  • the size of the SG connecting portion 103 can be reduced, it can contribute to further high definition.
  • ⁇ Terminal part formation region 102R> 5A and 5B are a plan view and a cross-sectional view, respectively, showing a part of the terminal portion forming region 102R in the present embodiment.
  • Each terminal portion 102 formed in the terminal portion forming region 102R includes a lower conductive layer 3t formed on the substrate 1, a gate insulating layer 5 and a protective layer 9 extending so as to cover the lower conductive layer 3t, Upper conductive layer 11t in contact with lower conductive layer 3t in opening 9q provided in gate insulating layer 5 and protective layer 9, and first insulating layer 12 and dielectric layer extending to cover upper conductive layer 11t 17 and an external connection layer 19t in contact with the upper conductive layer 11t in the opening 17q provided in the first insulating layer 12 and the dielectric layer 17.
  • electrical connection between the external connection layer 19t and the lower conductive layer 3t is ensured via the upper conductive layer 11t.
  • the lower conductive layer 3t is formed of the same conductive film as the gate wiring 3, for example.
  • the lower conductive layer 3t may be connected to the gate wiring 3 (gate terminal portion). Alternatively, it may be connected to the source wiring 11 via the SG connection part (source terminal part).
  • the upper conductive layer 11t is formed of the same conductive film as the source wiring 11, for example.
  • the external connection layer 19 t may be formed from the same conductive film as the second transparent conductive layer 19.
  • the opening 9q of the gate insulating layer 5 and the protective layer 9 may be formed by etching the gate insulating layer 5 and the protective layer 9 simultaneously. In that case, the side surfaces of the gate insulating layer 5 and the protective layer 9 on the opening 9q side are aligned.
  • the openings 17q of the first insulating layer 12 and the dielectric layer 17 are preferably formed by etching the dielectric layer 17 and the first insulating layer 12 simultaneously. In that case, the side surfaces of the dielectric layer 17 and the first insulating layer 12 on the opening 17q side are matched.
  • an insulating layer (here, the gate insulating layer 5 and the protective layer 9) exists between the lower conductive layer 3t and the upper conductive layer 11t at the periphery of the opening 9q.
  • an insulating layer (here, the first insulating layer 12 and the dielectric layer 17) is preferably present between the upper conductive layer 11t and the external connection layer 19t at the periphery of the opening 13q.
  • FIG. 24 is a schematic cross-sectional view illustrating a liquid crystal display device 1000 of this embodiment.
  • the liquid crystal display device 1000 includes a TFT substrate 100 (corresponding to the semiconductor device 100 of Embodiment 1) and the counter substrate 900 facing each other across the liquid crystal layer 930, and the TFT substrate 100 and the counter substrate 900.
  • Polarizing plates 910 and 920 arranged on the outer sides of each, and a backlight unit 940 for emitting display light toward the TFT substrate 100 are provided.
  • the second transparent conductive layer 19a is separated for each pixel and functions as a pixel electrode.
  • Each pixel electrode is provided with a slit (not shown).
  • the first transparent conductive layer 15 exists at least below the slit of the pixel electrode via the dielectric layer 17 and functions as a common electrode.
  • a scanning line driving circuit for driving a plurality of scanning lines (gate bus lines) and a signal line driving circuit for driving a plurality of signal lines (data bus lines) are provided in the peripheral region of the TFT substrate 100.
  • the scanning line driving circuit and the signal line driving circuit are connected to a control circuit arranged outside the TFT substrate 100.
  • a scanning signal for switching on / off of the TFT is supplied from the scanning line driving circuit to the plurality of scanning lines, and the display signal (from the signal line driving circuit to the second transparent conductive layer 19a which is a pixel electrode). Applied voltage) is supplied to a plurality of signal lines.
  • the COM signal is supplied to the first transparent conductive layer 15 that is the common electrode via the COM signal wiring.
  • the counter substrate 900 includes a color filter 950.
  • the color filter 950 includes an R (red) filter, a G (green) filter, and a B (blue) filter that are arranged corresponding to the pixels.
  • the liquid crystal molecules of the liquid crystal layer 930 are pixelated in accordance with a potential difference applied between the first transparent conductive layer 15 that is a common electrode of the TFT substrate 100 and the second transparent conductive layer 19 a that is a pixel electrode. Each is oriented and displayed.
  • a method of simultaneously forming the TFT 101, the contact portion 105, the terminal portion 102, the SG connection portion 103, and the COM-G connection portion 104 having the structure described above with reference to FIGS. 2 to 5 on the substrate 1 Will be described as an example.
  • the manufacturing method of this embodiment is not limited to the example demonstrated below.
  • the configurations of the TFT 101, the contact portion 105, the terminal portion 102, the SG connection portion 103, and the COM-G connection portion 104 can be changed as appropriate.
  • FIG. 6 is a diagram showing a flow of a manufacturing method of the semiconductor device 100 of the present embodiment.
  • masks are used in STEPs 1 to 8, respectively, and a total of eight masks are used.
  • FIG. 7 to FIG. 9 are diagrams showing steps of forming the TFT 101 and the contact portion 105 in the transistor formation region 101R, in which (a1) to (a8) are cross-sectional views, and (b1) to (b8) are views. It is a top view. (A1) to (a8) in each figure show cross sections along the line A-A 'in the corresponding plan views (b1) to (b8).
  • FIGS. 10 to 12 are diagrams showing the process of forming the terminal portion 102 in the terminal portion forming region 102R, in which (a1) to (a8) are sectional views, and (b1) to (b8) are plan views.
  • FIG. (A1) to (a8) in each figure show cross sections along the line B-B 'in the corresponding plan views (b1) to (b8).
  • FIG. 13 to FIG. 15 are views showing steps for forming the SG connecting portion 103 in the SG connecting portion forming region 103R, in which (a1) to (a8) are sectional views and (b1) (B8) are plan views. (A1) to (a8) in each figure show cross sections along the line C-C 'in the corresponding plan views (b1) to (b8).
  • FIGS. 16 to 18 are views showing steps of forming the COM-G connection portion 104 in the COM-G connection portion formation region 104R, in which (a1) to (a8) are sectional views, and (b1) (B8) are plan views. (A1) to (a8) in each figure show cross sections along the line D-D 'in the corresponding plan views (b1) to (b8).
  • STEP 1 Gate wiring formation process (FIGS. 7, 10, 13 and 16 (a1), (b1)) First, a metal film for gate wiring (thickness: for example, not less than 50 nm and not more than 500 nm) is formed on the substrate 1. The metal film for gate wiring is formed on the substrate 1 by sputtering or the like.
  • a gate wiring layer including the gate wiring 3 is formed by patterning the gate wiring metal film.
  • the gate electrode 3a of the TFT 101 is integrally formed with the gate wiring 3 by patterning the metal film for the gate wiring.
  • a part of the gate wiring 3 becomes the gate electrode 3a.
  • the lower conductive layer 3t (FIGS. 10A1 and 10B1) of the terminal portion 102 is provided in the terminal portion formation region 102R
  • the lower conductive layer of the SG connection portion 103 is provided in the SG connection portion formation region 103R.
  • 3 sg (FIGS. 13A1 and 13B1)
  • the lower conductive layer 3cg of the COM-G connection portion 104 is formed in the COM-G connection portion formation region 104R (FIGS. 16A1 and 16B1).
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the material for the metal film for gate wiring is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a laminated film made of Cu (copper) / Ti (titanium) is used.
  • the thickness of the upper Cu layer is, for example, 300 nm, and the thickness of the lower Ti layer is, for example, 30 nm.
  • the patterning is performed by forming a resist mask (not shown) by a known photolithography method, and then removing a portion of the gate wiring metal film that is not covered with the resist mask. After patterning, the resist mask is removed.
  • STEP2 Gate insulating layer / semiconductor layer forming step (FIGS. 7, 10, 13 and 16 (a2), (b2))
  • the gate is covered on the substrate 1 so as to cover the gate electrode 3 a, the lower conductive layers 3 t, 3 sg and 3 cg.
  • the insulating layer 5 is formed.
  • a semiconductor film is formed on the gate insulating layer 5 and patterned to form the semiconductor layer 7a.
  • the semiconductor layer 7a is arranged so that at least a part thereof overlaps with the gate electrode 3a (here, the gate electrode 3a is a part of the gate wiring 3) in the transistor formation region 101R.
  • the entire semiconductor layer 7 a When viewed from the normal direction of the substrate 1, the entire semiconductor layer 7 a may be disposed so as to overlap the gate wiring layer, preferably the gate wiring 3, with the gate insulating layer 5 interposed therebetween. As shown in the drawing, the semiconductor film may be removed in the terminal portion, the SG connection portion, and the COM-G connection portion formation regions 102R, 103R, and 104R.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 5 may be a single layer or may have a laminated structure. For example, a silicon nitride layer, a silicon nitride oxide layer, or the like is formed on the substrate side (lower layer) to prevent diffusion of impurities and the like from the substrate 1, and the insulating layer is secured on the upper layer (upper layer).
  • a silicon oxide layer, a silicon oxynitride layer, or the like may be formed.
  • the gate insulating layer 5 having a two-layer structure in which the first gate insulating layer 5A is a lower layer and the second gate insulating layer 5B is an upper layer is formed.
  • the first gate insulating layer 5A may be, for example, a SiNx film having a thickness of 300 nm
  • the second gate insulating layer 5B may be, for example, a SiO 2 film having a thickness of 50 nm.
  • These insulating layers 5A and 5B are formed by using, for example, a CVD method.
  • the uppermost layer of the gate insulating layer 5 is a layer containing oxygen (for example, an oxide layer such as SiO 2 is preferable. Accordingly, when oxygen vacancies are generated in the oxide semiconductor layer, the oxygen vacancies can be recovered by oxygen contained in the oxide layer, so that oxygen vacancies in the oxide semiconductor layer can be effectively reduced.
  • the semiconductor layer 7a is not particularly limited, and may be an amorphous silicon semiconductor layer or a polysilicon semiconductor layer.
  • an oxide semiconductor layer is formed as the semiconductor layer 7a.
  • an oxide semiconductor film (not shown) having a thickness of 30 nm to 200 nm is formed on the gate insulating layer 5 by sputtering.
  • the oxide semiconductor film is, for example, an In—Ga—Zn—O-based amorphous oxide semiconductor film (IGZO film) containing In, Ga, and Zn at a ratio of 1: 1: 1.
  • IGZO film In—Ga—Zn—O-based amorphous oxide semiconductor film
  • an IGZO film with a thickness of, for example, 50 nm is formed as the oxide semiconductor film.
  • the oxide semiconductor film is patterned by photolithography to obtain the semiconductor layer 7a.
  • the semiconductor layer 7a is disposed so as to overlap the gate electrode 3a with the gate insulating layer 5 interposed therebetween.
  • the ratio of In, Ga, and Zn in the IGZO film is not limited to the above, and can be selected as appropriate.
  • IGZO may be amorphous or crystalline.
  • a crystalline IGZO film having a c-axis oriented substantially perpendicular to the film surface is preferable.
  • Such a crystal structure of the IGZO film is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475.
  • the semiconductor layer 7a may be formed using another oxide semiconductor film instead of the IGZO film.
  • oxide semiconductor films include InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Z n1 -x O ), cadmium zinc oxide (Cd x Zn 1-x O), cadmium oxide (CdO), and the like. Also good.
  • STEP 3 Etching process of protective layer and gate insulating layer (FIGS. 7, 10, 13 and 16 (a3) and (b3))
  • a protective layer (thickness: for example, 30 nm to 200 nm) is formed on the semiconductor layer 7 a and the gate insulating layer 5. ) 9 is formed.
  • the protective layer 9 and the gate insulating layer 5 are etched using a resist mask (not shown). At this time, the etching conditions are selected according to the material of each layer so that the protective layer 9 and the gate insulating layer 5 are etched and the semiconductor layer 7a is not etched.
  • the etching conditions here include the type of etching gas, the temperature of the substrate 1, the degree of vacuum in the chamber, and the like when dry etching is used. When wet etching is used, the type of etching solution, etching time, and the like are included.
  • openings 9p are formed in the protective layer 9 to expose both sides of the region to be the channel region of the semiconductor layer 7a. Is done.
  • the semiconductor layer 7a functions as an etch stopper.
  • the protective layer 9 may be patterned so as to cover at least a region to be a channel region. A portion of the protective layer 9 located on the channel region functions as a channel protective film. For example, in the subsequent source / drain separation step, etching damage generated in the semiconductor layer 7a can be reduced, so that deterioration of TFT characteristics can be suppressed.
  • the protective layer 9 and the gate insulating layer 5 are etched together (GI / ES simultaneous etching), and the protective layer 9 and the gate insulating layer 5 are formed with an opening 9q exposing the lower conductive layer 3t.
  • the protective layer 9 and the gate insulating layer 5 are also formed in the SG connection portion and the COM-G connection portion formation regions 103R and 104R. Opening portions 9r and 9u exposing the surfaces of the lower conductive layers 3sg and 3cg are formed. In the illustrated example, the openings 9r and 9u are formed so as to expose the upper surfaces of the lower conductive layers 3sg and 3cg and part of the side surfaces of the end portions.
  • the protective layer 9 may be a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof.
  • a silicon oxide film (SiO 2 film) having a thickness of, for example, 100 nm is formed as the protective layer 9 by CVD.
  • the protective layer 9 may not be formed depending on the type of the semiconductor layer 7a. However, it is preferable to form the protective layer 9 particularly when the semiconductor layer 7a is an oxide semiconductor layer. Accordingly, process damage generated in the oxide semiconductor layer can be reduced.
  • an oxide film such as a SiOx film (including a SiO 2 film) is preferably used. In the case where oxygen vacancies are generated in the oxide semiconductor layer, oxygen vacancies can be recovered by oxygen contained in the oxide film, so that oxygen vacancies in the oxide semiconductor layer can be more effectively reduced.
  • a SiO 2 film having a thickness of, for example, 100 nm is used as the protective layer 9.
  • STEP 4 Source / drain formation process (FIGS. 8, 11, 14, and 17 (a4) and (b4))
  • the metal for the source wiring is formed on the protective layer 9 and in the openings 9p, 9q, 9r, and 9u.
  • a film (thickness: 50 nm or more and 500 nm or less) 11 is formed.
  • the source wiring metal film is formed by, for example, sputtering.
  • a source wiring (not shown) is formed by patterning the metal film for source wiring.
  • the source electrode 11s and the drain electrode 11d are formed from the source wiring metal film in the transistor formation region 101R.
  • the source electrode 11s and the drain electrode 11d are each connected to the semiconductor layer 7a in the opening 9p. In this way, the TFT 101 is obtained.
  • the upper conductive layer 11t that is in contact with the lower conductive layer 3t in the opening 9q is formed from the metal film for source wiring (FIGS. 11A4 and 11B4).
  • an upper conductive layer 11sg in contact with the lower conductive layer 3sg in the opening 9r is formed in the SG connection portion forming region 103R (FIGS. 14A4 and 14B4).
  • an upper conductive layer 11cg that is in contact with the lower conductive layer 3cg in the opening 9u is formed (FIGS. 17A4 and 17B4).
  • the material of the metal film for source wiring is not particularly limited, and metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), etc.
  • metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), etc.
  • a film containing an alloy thereof or a metal nitride thereof can be used as appropriate.
  • a laminated film having a Ti layer having a thickness of 30 nm as a lower layer and a Cu layer having a thickness of 300 nm as an upper layer is used.
  • STEP 5 Interlayer insulating layer forming step (FIGS. 8, 11, 14, and 17 (a5) and (b5))
  • the first insulating layer 12 and the second insulating layer 12 cover the TFT 101 and the upper conductive layers 11t, 11sg, and 11cg.
  • Layer 13 is formed in this order.
  • an inorganic insulating layer (passivation film) is formed by, for example, a CVD method.
  • an organic insulating layer is formed as the second insulating layer 13 on the first insulating layer 12. Thereafter, the second insulating layer 13 is patterned.
  • the first insulating layer 12 is exposed in the transistor formation region 101R in the portion of the second insulating layer 13 located above the drain electrode 11d. Opening 13p is formed. Further, the second insulating layer 13 is removed in the terminal portion formation region 102R. As a result, the upper conductive layer 11t is covered only by the first insulating layer 12 (FIGS. 11A5 and 11B5). In the SG connection part formation region 103R, the upper conductive layer 11sg is covered with both the first and second insulating layers 12 and 13 (FIGS. 14A5 and 14B5). In the COM-G connection portion formation region 104R, an opening 13u exposing the first insulating layer 12 is formed in a portion of the second insulating layer 13 located above the upper conductive layer 11cg (FIG. 17A5). (B5)).
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is used as appropriate. Can do. An insulating material having another film quality may be used.
  • the second insulating layer 13 is preferably a layer made of an organic material, and may be, for example, a positive photosensitive resin film.
  • a SiO 2 film having a thickness of, for example, 200 nm is used as the first insulating layer 12, and a positive photosensitive resin film having a thickness of, for example, 2000 nm is used as the second insulating layer 13.
  • each insulating layer 12 and 13 is not limited to the said material.
  • the material and etching conditions of each insulating layer 12 and 13 may be selected so that the second insulating layer 13 can be etched without etching the first insulating layer 12. Therefore, the second insulating layer 13 may be an inorganic insulating layer, for example.
  • STEP 6 First transparent conductive layer forming step (FIGS. 8, 11, 14 and 17 (a6), (b6)) Next, a transparent conductive film (not shown) is formed on the insulating layer 13 and in the openings 13p and 13u, for example, by sputtering, and is patterned. Known photolithography can be used for the patterning.
  • the transparent conductive film is patterned to remove portions of the transparent conductive film located in the opening 13p and the periphery of the opening 13p. .
  • the portion to be removed is shown with a pattern.
  • a portion to be similarly removed may be represented with a pattern.
  • the first transparent conductive layer 15 having the opening 15p is formed.
  • the end of the first transparent conductive layer 15 on the opening 15 p side is located on the upper surface of the insulating layer 13. In other words, when viewed from the normal direction of the substrate 1, the opening 13 p of the insulating layer 13 is disposed inside the opening 15 p of the first transparent conductive layer 15.
  • the first transparent conductive layer 15 is formed so as to occupy substantially the entire portion other than the opening 15p in the pixel.
  • the transparent conductive film is removed in the terminal portion forming region 102R and the SG connecting portion forming region 103R ((a6) and (b6) in FIGS. 11 and 14).
  • the lower transparent connection layer 15cg is formed from the transparent conductive film. Of the transparent conductive film, at least the portions located in the opening 13u and the periphery of the opening 13u are removed, and the end of the lower transparent connection layer 15cg is located on the upper surface of the second insulating layer 13. In other words, when viewed from the normal direction of the substrate 1, the opening 13u of the second insulating layer 13 is disposed in a region where the lower transparent connection layer 15cg is not formed.
  • the lower transparent connection layer 15cg may be formed integrally with the first transparent conductive layer 15 that is a common electrode.
  • an ITO (indium tin oxide) film thickness: 50 nm or more and 200 nm or less
  • an IZO film or a ZnO film (oxidation) Zinc film can be used as the transparent conductive film.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • Step 7 Dielectric layer forming step (FIGS. 9, 12, 15 and 18 (a7), (b7))
  • the dielectric layer 17 is formed by, for example, the CVD method so as to cover the entire surface of the substrate 1.
  • a resist mask (not shown) is formed on the dielectric layer 17, and the dielectric layer 17 and the first insulating layer 12 are etched.
  • the etching conditions are selected according to the material of each insulating layer so that the dielectric layer 17 and the first insulating layer 12 are etched and the second insulating layer 13 is not etched.
  • the dielectric layer 17 is formed on the first transparent conductive layer 15 and in the opening 13p in the transistor formation region 101R.
  • the dielectric layer 17 is formed so as to cover the end (side surface) of the first transparent conductive layer 15 on the opening 15p side.
  • the portion of the dielectric layer 17 located on the drain electrode 11d and the portion of the first insulating layer 12 located on the drain electrode 11d and not covered with the second insulating layer 13 are etched simultaneously.
  • this etching step may be referred to as “PAS1 / PAS2 simultaneous etching”.
  • a contact hole CH1 exposing the surface of the drain electrode 11d is formed in the dielectric layer 17, the first and second insulating layers 12, 13.
  • the side surface of the first insulating layer 12 is aligned with the side surface of the dielectric layer 17 and the second insulating layer 13 that is located on the inner side.
  • the opening 17p of the dielectric layer 17 is located inside the opening 15p of the first transparent conductive layer 15, and partially with the opening 13p. They are arranged so as to overlap.
  • the drain electrode 11d is exposed at the overlapping portion of the openings 13p and 15p.
  • a part of the side surface of the first insulating layer 12 is aligned with the dielectric layer 17, and the other part is aligned with the second insulating layer 13.
  • the dielectric layer 17 and the first insulating layer 12 are simultaneously etched (PAS1 / PAS2 simultaneous etching), and the upper conductive layer 11t Opening 17q (contact hole) exposing the surface is formed.
  • the side surface of the first insulating layer 12 and the side surface of the dielectric layer 17 are aligned.
  • the dielectric layer 17 is formed on the insulating layer 13 in the SG connecting portion forming region 103R.
  • a dielectric layer is formed on the second insulating layer 13 and the lower transparent connection layer 15cg and in the opening 13u. 17 is formed. Thereafter, a portion of the dielectric layer 17 located on the lower transparent connection layer 15cg and a portion located on the upper conductive layer 11cg are removed by etching. At this time, the portion of the first insulating layer 12 located on the upper conductive layer 11cg and not covered with the insulating layer 13 is also etched at the same time (PAS1 / PAS2 simultaneous etching).
  • an opening 17v formed in the dielectric layer 17 and exposing the surface of the lower transparent connection layer 15cg, and formed in the dielectric layer 17 and the insulating layers 12 and 13, and the surface of the upper conductive layer 11cg
  • a contact hole CH2 exposing.
  • the side surface of the first insulating layer 12 on the side wall of the contact hole CH2 is more of the dielectric layer 17 and the second insulating layer 13 than the contact hole CH2. Align with the one located inside.
  • the opening 17 u of the dielectric layer 17 is arranged so as to partially overlap the opening 13 u of the second insulating layer 13.
  • the upper conductive layer 11cg is exposed at a portion where these openings 13u and 17u overlap.
  • a part of the side surface of the first insulating layer 12 is aligned with the dielectric layer 17, and the other part is aligned with the insulating layer 13.
  • the dielectric layer 17 is not particularly limited. For example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film is used. Etc. can be used as appropriate.
  • the dielectric layer 17 is also used as a capacitive insulating film constituting an auxiliary capacitance, the material and thickness of the dielectric layer 17 are appropriately selected so that a predetermined capacitance CCS is obtained. It is preferable.
  • SiNx can be suitably used from the viewpoint of dielectric constant and insulation.
  • the thickness of the dielectric layer 17 is, for example, not less than 150 nm and not more than 400 nm. If it is 150 nm or more, insulation can be ensured more reliably. On the other hand, if it is 400 nm or less, a desired capacity can be obtained more reliably.
  • a SiNx film having a thickness of 300 nm is used as the dielectric layer 17.
  • STEP 8 Second transparent conductive layer forming step (FIGS. 9, 12, 15 and 18 (a8), (b8)) Subsequently, a transparent conductive film (not shown) is formed on the dielectric layer 17, in the contact holes CH1 and CH2, and in the openings 17q and 17v, for example, by sputtering, and patterned. Known photolithography can be used for the patterning.
  • the second transparent conductive layer 19a is formed in the transistor formation region 101R.
  • the second transparent conductive layer 19a is in contact with the drain electrode 11d in the contact hole CH1. Further, at least a part of the second transparent conductive layer 19 a is disposed so as to overlap the first transparent conductive layer 15 with the dielectric layer 17 interposed therebetween.
  • the second transparent conductive layer 19a functions as a pixel electrode in the FFS mode display device. In this case, as shown in FIG. 9B8, in each pixel, a plurality of slits may be formed in a portion of the second transparent conductive layer 19a that does not overlap with the gate wiring 3.
  • the external connection layer 19t of the terminal portion 102 is formed from the transparent conductive film.
  • the external connection layer 19t is connected to the upper conductive layer 11t in the opening 17q.
  • the upper transparent connection layer 19cg is formed from the transparent conductive film in the COM-G connection portion formation region 104R.
  • the upper transparent connection layer 19cg has a pattern that covers both the contact hole CH2 and the opening 17v. Therefore, it contacts the upper conductive layer 11cg in the contact hole CH2 and contacts the lower transparent connection layer 15cg in the opening 17v. Thereby, the lower transparent connection layer 15cg can be connected to the lower conductive layer 3cg via the upper transparent connection layer 19cg and the upper conductive layer 11cg.
  • an ITO (indium tin oxide) film thickness: 50 nm or more and 150 nm or less
  • an IZO film or a ZnO film (oxidation) Zinc film can be used as the transparent conductive film.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • the configurations of the contact portion 105, the terminal portion 102, the SG connection portion 103, and the COM-G connection portion 104 in the semiconductor device 100 are not limited to the above-described configurations, and may be modified as appropriate.
  • 19 and 20 are views showing the contact portions 105 (2) and 105 (3), respectively, in which (a) is a cross-sectional view and (b) is a plan view.
  • the contact portions 105 (2) and 105 (3) of these modified examples are both immediately before the formation of the second transparent conductive layer 19a that is the pixel electrode.
  • the insulating layer 12 may be formed by etching the insulating layer 12 at once. Therefore, process damage that occurs on the surface of the drain electrode 11d can be suppressed.
  • the contact portion 105 (2) shown in FIG. 19 when viewed from the normal direction of the substrate 1, an insulating layer is formed inside the opening 17 p of the dielectric layer 17.
  • the openings 13p and 17p are formed so that thirteen openings 13p are arranged.
  • the side wall of the contact hole CH1 (2) is constituted by the insulating layers 12 and 13 and the dielectric layer 17.
  • the side surface of the first insulating layer 12 is aligned with the side surface of the second insulating layer 13.
  • the size of the opening 13p of the second insulating layer 13 formed in the vicinity of the channel can be reduced. For this reason, it can suppress that a water
  • the portion of the second insulating layer 13 exposed by the opening 17p of the dielectric layer 17 is likely to be damaged by etching when the contact hole CH1 (2) is formed, and there is a risk of surface roughness.
  • the taper shape of the pattern edge of the dielectric layer 17 (the end portion of the opening 17p) is difficult to control with high accuracy due to etching damage of the second insulating layer 13 which is the base. This may be a factor for increasing the connection resistance value.
  • the contact portion 105 (3) shown in FIG. 20 when viewed from the normal direction of the substrate 1, the inside of the outline of the opening 13p of the second insulating layer 13 is present.
  • the openings 13p and 17p are formed so that the entire opening 17p of the dielectric layer 17 is disposed.
  • the side wall of the contact hole CH ⁇ b> 1 (3) is constituted by the first insulating layer 12 and the dielectric layer 17.
  • the second insulating layer 13 is not exposed on the side wall of the contact hole CH1 (3).
  • the side surface of the first insulating layer 12 is aligned with the side surface of the dielectric layer 17 on the side wall of the contact hole CH1 (3).
  • the tapered shape of the contact hole CH1 (3) can be stably formed by the step of etching the dielectric layer 17 and the first insulating layer 12 all together (PAS1 / PAS2 simultaneous etching). Therefore, the connection resistance value can be suppressed more reliably.
  • the size of the opening 13p of the second insulating layer 13 formed in the vicinity of the channel is increased, moisture or the like may enter from the opening 13p and the characteristics of the TFT 101 may change.
  • each of the openings 13p and 17p is formed so as to intersect the outline of the two at two points.
  • the merits of both the contact portions 105 (2) and (3) of the above-described modification can be obtained. That is, since the size of the opening 13p of the second insulating layer 13 formed in the vicinity of the channel can be made relatively small, intrusion of moisture and the like is suppressed. Further, by collectively etching the dielectric layer 17 and the first insulating layer 12, the tapered shape of the contact hole CH1 can be stably formed, so that the connection resistance can be kept small. Furthermore, the occupied size of the contact portion 105 can be reduced as compared with the contact portions 105 (2) and 105 (3). However, due to the pattern shift between the second insulating layer 13 and the dielectric layer 17, the area of the drain electrode 11d exposed by the contact hole CH1 may be reduced, and the resistance value may be deteriorated.
  • the configurations of the contact portions 105, 105 (2), and 105 (3) shown in FIGS. 2, 19, and 20 have merits, respectively.
  • the configuration of the semiconductor device 100 can be appropriately selected.
  • FIG. 21A is a plan view illustrating a variation of the COM-G connection unit 104.
  • FIG. 21B is a plan view illustrating the COM-S connection portion.
  • the COM-G connection unit 104 (2) shown in FIG. 21C is the same as the COM-G connection unit 104 shown in FIG.
  • the COM-G connection portions 104 (1) and 104 (2) shown in FIGS. 21A and 21C are both COM signals formed from the lower transparent connection layer 15 cg and the same conductive film as the gate wiring 3. It is comprised so that it may connect with wiring for wiring GCOM (FIG. 1).
  • the COM-S connection part 104 ′ shown in FIG. 21B connects the lower transparent connection layer 15cg and the COM signal line S COM (FIG. 1) formed of the same conductive film as the source line 11. It is configured as follows.
  • the gate wiring layer includes the COM signal wiring GCOM
  • the source wiring layer includes the COM signal wiring SCOM .
  • These COM-G connection portions 104 (1), 104 (2), and COM-S connection portion 104 ′ are all lower portions formed of a metal film for gate wiring using the upper transparent connection layer 19cg.
  • the upper conductive layer 11cg formed from the conductive layer 3cg or the metal film for source wiring is electrically connected to the lower transparent connection layer 15cg.
  • the dielectric layer 17 and the insulating layer 12 may be formed by a process of collectively etching immediately before forming the upper transparent connection layer 19cg.
  • the COM-G connection unit 104 (1) shown in FIG. 21A is arranged in the peripheral region between adjacent source wirings 11 when viewed from the normal direction of the substrate, for example.
  • the COM-G connection portion 104 (1) is formed between the display area 120 and the terminal portion (source terminal portion) 102.
  • the COM-G connecting portion 104 (1) When viewed from the normal direction of the substrate 1, the COM-G connecting portion 104 (1) includes a connecting portion (GS connecting portion) for connecting the lower conductive layer 3cg and the upper conductive layer 11cg, and an upper conductive layer. 3 of a connection part (S-Pix connection part) for connecting the layer 11cg and the upper transparent connection layer 19cg, and a connection part (Pix-COM connection part) for connecting the upper transparent connection layer 19cg and the lower transparent connection layer 15cg. It has a layout divided into two parts.
  • Lower conductive layer 3cg may be, for example, COM signal line G COM shown in Fig.
  • the lower conductive layer 3 cg and the upper conductive layer 11 cg are connected within an opening 9 u formed in the gate insulating layer 5 and the protective layer 9.
  • the upper conductive layer 11 cg and the upper transparent connection layer 19 cg are connected within the opening 13 u of the insulating layers 12 and 13 and the opening 17 u of the dielectric layer 17.
  • the opening 13 u of the second insulating layer 13 is disposed inside the opening 17 u of the dielectric layer 17. Accordingly, as described above with reference to FIG.
  • the side wall of the contact hole is constituted by the insulating layers 12 and 13 and the dielectric layer 17, and the side surface of the first insulating layer 12 is the second insulating layer on the side wall of the contact hole. Align with 13 sides.
  • the upper transparent connection layer 19 cg and the lower transparent connection layer 15 cg are connected in the opening 17 v of the dielectric layer 17.
  • the COM-G connection part 104 (2) shown in FIG. 21C is also formed between the display area 120 and the terminal part (source terminal part) 102, for example.
  • the GS connection portion and the S-Pix connection portion are overlapped to form one connection portion (G-Pix connection portion).
  • G-Pix connection portion For this reason, it has a layout divided into two parts, a G-Pix connection part and a Pix-COM connection part. Therefore, the layout can be reduced more than the COM-G connection unit 104 (1) shown in FIG. Further, the openings 17u and 17v of the dielectric layer 17 may be combined to form one opening, thereby further reducing the size.
  • the photoresist when forming the dielectric layer 17 is deeply accumulated in the recesses of the opening 9u provided in the insulating layer 5 and the protective layer 9, and as a result, exposure and resolution may be difficult. . This can be a factor of deterioration of exposure tact.
  • the COM-S connection part 104 ′ shown in FIG. 21B is formed between the display area 120 and the terminal part (gate terminal part) 102, for example.
  • the COM-S connecting portion 104 ′ includes a connecting portion (S-Pix connecting portion) for connecting the upper conductive layer 11cg and the upper transparent connecting layer 19cg and the upper transparent connecting layer 19cg when viewed from the normal direction of the substrate 1. And a connection portion (Pix-COM connection portion) for connecting the lower transparent connection layer 15cg and the lower transparent connection layer 15cg.
  • Upper conductive layer 11cg may be, for example, COM signal line S COM shown in Fig.
  • the upper conductive layer 11cg and the upper transparent connection layer 19cg are connected within the opening of the insulating layer 12, the opening 13u of the insulating layer 13, and the opening 17u of the dielectric layer 17.
  • the opening 13 u of the insulating layer 13 is disposed so as to intersect with the opening 17 u of the dielectric layer 17. Accordingly, the opening of the insulating layer 12 is formed in a portion where these openings 13u and 17u overlap. Accordingly, a part of the side surface of the insulating layer 12 is aligned with the side surface of the insulating layer 13 and the other part is aligned with the side surface of the dielectric layer 17 on the side wall of the contact hole.
  • the upper transparent connection layer 19 cg and the lower transparent connection layer 15 cg are connected in the opening 17 v of the dielectric layer 17.
  • the photoresist for forming the dielectric layer 17 is provided in the insulating layer 5 and the protective layer 9 as in the COM-G connection portion 104 (1). It is possible to prevent deep accumulation in the recess of the opening 9u. In addition, since it is not necessary to form the GS connection portion, the size can be reduced as compared with the COM-G connection portion 104 (1).
  • the wiring structure in the peripheral area is limited. For example, at least a part of the COM signal wiring is formed of the same conductive film as the source wiring 11 (in a region other than the COM-S, G connection portion formation region, it is connected to the COM signal wiring G COM).
  • Any other signal wiring that intersects the COM signal wiring SCOM in which the COM-S connecting portion 104 ′ is formed is made of the same conductive film as the gate wiring 3 (the source wiring 11 and Other signal wirings in the same layer may be switched to the same layer as the gate wiring 3 only in the region where the COM-S connection 104 ′ is formed.
  • FIGS. 22A and 22B are plan views illustrating variations of the SG connection unit 103, respectively.
  • the SG connection unit 103 (1) shown in FIG. 22A is the same as the SG connection unit 103 shown in FIG.
  • an opening 9r is formed in the gate insulating layer 5 and the protective layer 9 so as to expose the upper surface and side surfaces (end surfaces) of the lower conductive layer 3sg. . Accordingly, not only the upper surface of the lower conductive layer 3sg but also the side surfaces contribute to the connection with the upper conductive layer 11sg.
  • the SG connecting portion 103 (2) shown in FIG. 22B the upper surface of the lower conductive layer 3sg is exposed and the side surface (end surface) is not exposed in the gate insulating layer 5 and the protective layer 9.
  • An opening 9r is formed in the substrate. For this reason, only the upper surface of the lower conductive layer 3sg contributes to the connection with the upper conductive layer 11sg.
  • the SG connection portion 103 (1) can be suitably used when the gate wiring 3 and the lower conductive layer 3sg are formed using, for example, a laminated film.
  • a metal film that is resistant to oxidation and corrosion and excellent in connection stability is usually used for the metal film as the lowermost layer of the laminated film. Therefore, by forming the opening 9r so as to expose the side surface of the lower conductive layer 3sg, a connection path between the lowermost metal film of the lower conductive layer 3sg and the upper conductive layer 11sg can be secured. Therefore, a stable connection portion with low resistance can be formed.
  • the peripheral length (edge peripheral length) of the lower conductive layer 3sg is set in order to secure a contact area between the lower conductive layer 3sg and the upper conductive layer 11sg.
  • a device such as making it longer is necessary. For this reason, the size of the SG connection portion increases, which may be disadvantageous in layout.
  • the SG connection portion 103 (2) can increase the contact area between the lower conductive layer 3sg and the upper conductive layer 11sg as compared with the SG connection portion 103 (1) described above. The size can be reduced. It is particularly advantageous to apply this configuration when the material constituting the surface of the lower conductive layer 3sg (that is, the gate wiring layer) contains a material having excellent connection stability.
  • FIGS. 23A to 23E are plan views illustrating variations of the terminal portion 102, respectively.
  • the terminal portion 102 (3) illustrated in FIG. 23C is the same as the terminal portion 102 illustrated in FIG.
  • terminal portions are arranged on, for example, wiring (leading wiring) routed from the display area to the terminal portion.
  • the terminal portions 102 (1) and 102 (2) shown in FIGS. 23A and 23B have the same configuration, although the extending directions of the lead wirings for disposing the lower conductive layer 3 t are different. .
  • the terminal portions 102 (1) and 102 (2) are provided on the lead wiring 3 ⁇ / b> L formed of the same conductive film as the gate wiring 3. Therefore, for example, when applied to a terminal portion (gate terminal portion) on the gate signal side, a metal change from the gate wiring layer to the source wiring layer is unnecessary, and the area of the terminal portion can be further reduced. For example, it is particularly advantageous to apply these configurations when there is no room in the size of the peripheral region on the gate signal side. On the other hand, when applied to the terminal portion (source terminal portion) on the source signal side, it is necessary to perform the metal change at least once, which may increase the area of the terminal portion.
  • the terminal portion 102 (3) shown in FIG. 23 (c) is formed of a gate wiring layer and a source wiring layer, and is arranged on two layers of lead wirings 3L and 11L that overlap each other. For this reason, the resistance of the routing wiring can be reduced between the terminal portion and the display area, compared to the case of using one layer of routing wiring. Moreover, since such a routing wiring has a redundant structure, disconnection can be suppressed. However, in order to form such a two-layer routing wiring, it is necessary to provide at least one SG connecting portion in the vicinity of the display area. For this reason, in the layout, it is necessary to secure the SG connection area for forming the lead wiring. In addition, when the leakage between the routing wires becomes a problem, the probability of occurrence may be doubled.
  • the terminal portions 102 (4) and 102 (5) shown in FIGS. 23D and 23E are provided on the routing wiring 11 L formed of the same conductive film as the source wiring 11.
  • a conductive layer 3t formed of a gate wiring layer may be formed only on the terminal pad portion (terminal portion 102 (4)), or such a conductive layer may not be formed (terminal portion 102). (5)).
  • terminal portions 102 (4) and 102 (5) are applied to, for example, a terminal portion (source terminal portion) on the source signal side, metal change is unnecessary and the area of the terminal portion can be further reduced.
  • Embodiment 2 of the semiconductor device according to the present invention is a TFT substrate used in an active matrix liquid crystal display device.
  • a TFT substrate used for a display device in the FFS mode will be described as an example.
  • the semiconductor device of the present embodiment only needs to have a TFT and two transparent conductive layers on the substrate.
  • the liquid crystal display device in other operation modes, various display devices other than the liquid crystal display device, and electronic equipment A wide range of TFT substrates used for the above are included.
  • the semiconductor device 100 ⁇ / b> A also has a display area (active area) 120 that contributes to display and a peripheral area (frame area) 110 located outside the active area 120. Since the details of the display area 120 and the peripheral area 110 are as described above, the description thereof is omitted.
  • the semiconductor device 100A includes a TFT 101 for each pixel, and a contact portion 105 that connects the TFT 101 and the pixel electrode.
  • the contact portion 105 is also provided in the transistor formation region 101R.
  • FIGS. 25A and 25B are a plan view and a cross-sectional view of the TFT 101 and the contact portion 105 in the present embodiment, respectively.
  • the transistor formation region 101R includes the TFT 101, the interlayer insulating layer 14 covering the TFT 101, the first transparent conductive layer 15 disposed above the interlayer insulating layer 14, and a drain not electrically connected to the first transparent conductive layer 15.
  • a connecting transparent conductive layer 15 a and a second transparent conductive layer 19 a disposed on the first transparent conductive layer 15 via a dielectric layer (insulating layer) 17 are formed.
  • the interlayer insulating layer 14 in this embodiment includes a first insulating layer 12 formed in contact with the drain electrode 11d of the TFT 101 and a second insulating layer 13 formed thereon.
  • the drain electrode 11 d of the TFT 101 and the second transparent conductive layer 19 a are in contact with each other in the contact hole CH 1 formed in the interlayer insulating layer 14 and the dielectric layer 17 to form a contact portion 105.
  • a part of the surface of the drain electrode 11d is in contact with the drain connection transparent conductive layer 15a, and the other part is in contact with the second transparent conductive layer 19a.
  • the TFT 101 includes a gate electrode 3a, a gate insulating layer 5 formed on the gate electrode 3a, a semiconductor layer 7a formed on the gate insulating layer 5, and a source electrode formed in contact with the semiconductor layer 7a. 11s and a drain electrode 11d.
  • the semiconductor layer 7 a is arranged so that at least a portion that becomes a channel region overlaps the gate electrode 3 a.
  • the gate electrode 3 a is formed integrally with the gate wiring 3 using the same conductive film as the gate wiring 3.
  • the source electrode 11 s and the drain electrode 11 d are formed of the same conductive film as the source wiring 11.
  • the source electrode 11 s is electrically connected to the source wiring 11.
  • the source electrode 11 s is formed integrally with the source wiring 11.
  • the gate insulating layer 5 may have a stacked structure of a first gate insulating layer 5A and a second gate insulating layer 5B formed thereon.
  • the protective layer 9 may be formed so as to cover at least a region to be a channel region in the semiconductor layer 7a.
  • the source and drain electrodes 11 s and 11 d may be in contact with the semiconductor layer 7 a in the opening provided in the protective layer 9.
  • the first insulating layer 12 located on the TFT 101 side in the interlayer insulating layer 14 is, for example, an inorganic insulating layer, and is formed in contact with a part of the drain electrode 11d.
  • the first insulating layer 12 functions as a passivation layer.
  • the second insulating layer 13 formed on the first insulating layer 12 may be an organic insulating film.
  • the interlayer insulating layer 14 has a two-layer structure, but may have a single-layer structure including only the first insulating layer 12 or may have a stacked structure of three or more layers.
  • the first transparent conductive layer 15 functions as a common electrode, for example.
  • the first transparent conductive layer 15 has an opening 15p.
  • the drain connection transparent conductive layer 15 a is formed of the same conductive film as the first transparent conductive layer 15, but is not electrically connected to the first transparent conductive layer 15.
  • the second transparent conductive layer 19a functions as a pixel electrode, for example.
  • the second transparent conductive layer 19a is separated for each pixel. Moreover, it has a plurality of slit-shaped openings.
  • the second transparent conductive layer 19 a When viewed from the normal direction of the substrate 1, at least a part of the second transparent conductive layer 19 a is disposed so as to overlap the first transparent conductive layer 15 with the dielectric layer 17 interposed therebetween. For this reason, a capacitance is formed in the overlapping portion of these conductive layers 15 and 19a. This capacity can function as an auxiliary capacity in the display device.
  • the second transparent conductive layer 19a is in contact with a part of the drain electrode 11d of the TFT 101 at the contact portion 105 in the contact hole CH1.
  • the contact portion 105 when viewed from the normal direction of the substrate 1, at least a part of the contact portion 105 is disposed so as to overlap the gate wiring 3.
  • FIG. 25A examples of the outlines of the openings of the first transparent conductive layer 15, the dielectric layer 17, and the second insulating layer 13 are indicated by lines 15p, 17p, and 13p, respectively.
  • the opening is formed.
  • the contour at the depth at which the portion is the smallest is defined as “the contour of the opening”. Accordingly, in FIG. 25A, for example, the outline of the opening 13p of the second insulating layer 13 is the outline at the bottom surface of the second insulating layer 13 (the interface between the second insulating layer 13 and the first insulating layer 12). .
  • the openings 17p and 13p are both disposed inside the opening 15p of the first transparent conductive layer 15. Furthermore, a drain connection transparent conductive layer 15a is formed inside the opening 15p. Therefore, the first transparent conductive layer 15 is not exposed on the side wall of the contact hole CH1, and only the drain connection transparent conductive layer 15a, the second transparent conductive layer 19a, and the drain electrode 11d are electrically connected in the contact portion 105. Is done.
  • the openings 17p and 13p are arranged so that at least a part thereof overlaps. A portion where these openings 17p and 13p overlap corresponds to the opening of the first insulating layer 12 in contact with the drain electrode 11d.
  • the openings 17p and 13p are arranged so that at least a part of the opening 13p of the second insulating layer 13 is located inside the outline of the opening 15p of the first transparent conductive layer 15.
  • the opening 17p of the dielectric layer 17 and the opening 13p of the second insulating layer 13 partially overlap, and a part of the right side of the outline of the opening 13p is the outline of the opening 17p. Located inside.
  • the contact hole CH1 is formed by etching the dielectric layer 17, etching the first insulating layer 12, and patterning the second insulating layer 13.
  • the first insulating layer 12 is formed using the second insulating layer 13 as an etching mask. Etching is performed. Accordingly, the side surface on the opening side of the first insulating layer 12 is aligned with a part of the side surface on the opening portion 13p side of the second insulating layer 13 (inside the contact hole CH1 shown in FIG. 25B).
  • Such a contact portion 105 is formed by the following method, for example.
  • the TFT 101 is formed on the substrate 1.
  • a first insulating layer 12 in contact with at least the drain electrode 11 d of the TFT 101 is formed so as to cover the TFT 101.
  • the second insulating layer 13 having the opening 13 p is formed on the first insulating layer 12.
  • the first insulating layer 12 is etched using the second insulating layer 13 as a mask. By etching the first insulating layer 12, the surface of the drain electrode 11d is exposed.
  • a first transparent conductive layer 15 having an opening 15p and a drain connection transparent conductive layer 15a are formed on the inner side of the opening 15p on the second insulating layer 13.
  • the drain-connected transparent conductive layer 15a is in contact with a part of the surface of the drain electrode 11d in the opening 13p, and the other part of the surface of the drain electrode 11d is exposed. Thereafter, a dielectric layer 17 having an opening 17 p is formed on the first transparent conductive layer 15. Next, the second transparent conductive layer 19a is formed on the dielectric layer 17 and in the contact hole CH1 so as to be in contact with other portions of the surface of the drain electrode 11d. A more specific manufacturing process of the contact portion 105 will be described later.
  • the contact portion 105 in the present embodiment has the above-described configuration, the following advantages can be obtained according to the present embodiment.
  • the drain-connected transparent conductive layer 15a partially exists in the contact hole CH1, and the second transparent conductive layer 19a and the drain electrode 11d are brought into direct contact in the contact hole CH1. Can do. Therefore, a more efficient layout is possible, and the contact hole CH1 and the contact portion 105 can be reduced as compared with the conventional case. As a result, a higher definition TFT substrate can be realized.
  • the contact portion 105 that connects the drain electrode 11d of the TFT 101 and the second transparent conductive layer 19a is disposed so as to overlap the gate wiring 3 when viewed from the normal direction of the substrate 1. ing. For this reason, it is possible to suppress a decrease in the aperture ratio due to the contact portion 105 as compared with the conventional case, and it is possible to achieve a high transmittance and to obtain a higher definition TFT substrate. Note that such an effect can be obtained if at least a part of the contact portion 105 overlaps with the gate wiring layer (here, the gate wiring 3).
  • the entire contact portion 105 is arranged so as to overlap the gate wiring 3 without increasing the width of the gate wiring 3. Is possible. Thereby, the transmittance can be increased more effectively, and further high definition can be achieved.
  • each electrode pattern may be set so that the distance between the edge of the gate electrode 3a and the edge of the drain electrode 11d is 2 ⁇ m or more. Thereby, the fall of the transmittance
  • the contact portion 105 is formed in the opening 15p of the first transparent conductive layer 15. Therefore, the formation of the dielectric layer 17 can be performed in a state where a part of the surface of the drain electrode 11d is covered with the drain connection transparent conductive layer 15a. When such a process is used, the dielectric layer 17 can be formed in a state where the area where the drain electrode 11d is exposed is reduced, so that the process damage generated on the surface of the drain electrode 11d can be reduced. As a result, the stable contact portion 105 can be formed with a lower resistance.
  • drain-connected transparent conductive layer 15a and the second transparent conductive layer 19a are stacked on a part of the surface of the drain electrode 11d in the contact hole CH1.
  • the protection of the drain electrode 11d is further strengthened, and for example, the reliability of the semiconductor device is improved.
  • the second transparent conductive layer 19a is disposed so as to overlap the first transparent conductive layer 15 via the dielectric layer 17, and the capacitance is increased. Forming.
  • This capacity functions as an auxiliary capacity.
  • an auxiliary capacitance having a desired capacitance can be obtained. For this reason, it is not necessary to separately form an auxiliary capacitor in the pixel using, for example, the same metal film as the source wiring. Accordingly, it is possible to suppress a decrease in the aperture ratio due to the formation of the auxiliary capacitor using the metal film.
  • the semiconductor layer 7a used as the active layer of the TFT 101 is not particularly limited, but is preferably an oxide semiconductor layer such as an In—Ga—Zn—O-based amorphous oxide semiconductor layer (IGZO layer). . Since the oxide semiconductor has higher mobility than the amorphous silicon semiconductor, the size of the TFT 101 can be reduced. In addition to this, the application of the oxide semiconductor TFT to the semiconductor device of this embodiment has the following advantages.
  • the contact portion 105 is disposed so as to overlap the gate wiring 3 to increase the aperture ratio of the pixel. For this reason, Cgd becomes larger than before.
  • the ratio of Cgd to pixel capacity: Cgd / [Cgd + (C LC + C CS )] is designed to be less than a predetermined value, so that the pixel capacity (C LC + C CS ) is increased by the amount of Cgd. Need to be increased.
  • the amorphous silicon TFT cannot be written at the conventional frame frequency.
  • the configuration in which the contact portion is overlapped with the gate electrode is not practical because it cannot be compatible with other characteristics required for the display device. Did not adopt the correct configuration.
  • the present embodiment to increase the C CS using an auxiliary capacitor constituted by the first and second transparent conductive layer 15,19a and the dielectric layer 17 described above. Since the conductive layers 15 and 19a are both transparent, the transmittance does not decrease even when such an auxiliary capacitor is formed. Therefore, since the pixel capacity can be increased, the ratio of Cgd to the pixel capacity can be sufficiently reduced. Furthermore, when an oxide semiconductor TFT is applied to the embodiment, even when the pixel capacitance is increased, the oxide semiconductor has high mobility, and thus writing can be performed at a frame frequency equivalent to that of the conventional one. Therefore, the aperture ratio can be increased by an amount corresponding to the area of the contact portion 105 while maintaining the writing speed and keeping Cgd / [Cgd + (C LC + C CS )] sufficiently small.
  • the second transparent conductive layer 19a is separated for each pixel and functions as a pixel electrode.
  • Each second transparent conductive layer 19a pixel electrode
  • the first transparent conductive layer 15 is disposed at least under the slit-shaped opening of the pixel electrode, it functions as a counter electrode of the pixel electrode and can apply a lateral electric field to the liquid crystal molecules.
  • the first transparent conductive layer 15 is formed in each pixel so as to occupy substantially the entire region where the metal film such as the gate wiring 3 and the source wiring 11 is not formed (region transmitting light). .
  • the first transparent conductive layer 15 occupies substantially the entire pixel (other than the opening 15p for forming the contact portion 105). Thereby, since the area of the part which overlaps with the 2nd transparent conductive layer 19a among the 1st transparent conductive layers 15 can be enlarged, the area of an auxiliary capacity can be increased. In addition, when the first transparent conductive layer 15 occupies substantially the entire pixel, an electric field from an electrode (or wiring) formed below the first transparent conductive layer 15 is shielded by the first transparent conductive layer 15. The advantage that it can be obtained.
  • the occupied area of the first transparent conductive layer 15 with respect to the pixels is preferably 80% or more, for example.
  • the semiconductor device 100A of the present embodiment can also be applied to a display device in an operation mode other than the FFS mode.
  • a display device in an operation mode other than the FFS mode.
  • it is applied to a vertical electric field drive type display device such as a VA mode
  • the second transparent conductive layer 19a functions as a pixel electrode
  • a transparent auxiliary capacitor is formed in the pixel.
  • the dielectric layer 17 and the first transparent conductive layer 15 may be formed.
  • FIGS. 26A and 26B are a plan view and a cross-sectional view showing a part of the COM-G connection portion forming region 104R in the present embodiment, respectively.
  • each COM-G connection portion 104 formed in the COM-G connection portion formation region 104R for example, the lower conductive layer 3cg formed of the same conductive film as the gate wiring 3, and the first transparent conductive layer 15 that is a common electrode, for example. Are connected to the lower transparent connection layer 15cg formed of the same conductive film.
  • the COM-G connecting portion 104 includes a lower conductive layer 3cg formed on the substrate 1, a gate insulating layer 5 and a protective layer 9 extending so as to cover the lower conductive layer 3cg, and the gate insulating layer 5 and the protective layer 9 has an upper conductive layer 11cg in contact with the lower conductive layer 3cg and an interlayer insulating layer 14 extended so as to cover the upper conductive layer 11cg.
  • a lower transparent connection layer 15cg made of the same transparent conductive film as the first transparent conductive layer 15 is formed on the interlayer insulating layer 14, and the same as the second transparent conductive layer 19a is formed on the lower transparent connection layer 15cg.
  • the upper transparent connection layer 19cg made of the transparent conductive film is formed.
  • the upper transparent connection layer 19cg is in contact with the lower transparent connection layer 15cg.
  • a dielectric layer 17 is formed on the lower transparent connection layer 15 cg, and a part of the upper transparent connection layer 19 cg is formed on the dielectric layer 17.
  • the lower transparent connection layer 15 cg is in contact with the upper conductive layer 11 cg in the contact hole CH ⁇ b> 2 formed in the interlayer insulating layer 14.
  • the COM-G connection portion 104 a part of the surface of the upper conductive layer 11cg is covered with the lower transparent connection layer 15cg and the upper transparent connection layer 19cg, so that the protection of the upper conductive layer 11cg is enhanced. Therefore, the reliability of the COM-G connection unit 104 is improved, and the reliability of the semiconductor device is improved.
  • the lower transparent connection layer 15cg is connected to the first transparent conductive layer 15 that is a common electrode.
  • the lower transparent connection layer 15cg and the first transparent conductive layer 15 are integrally formed.
  • the lower conductive layer 3cg may be a part of the COM signal wiring G COM (FIG. 1). Therefore, the first transparent conductive layer 15 via the COM-G connecting portion 104 are connected wires G COM electrically COM signals.
  • the COM signal wiring GCOM is connected to the external wiring by the terminal portion 102, and a predetermined COM signal is input from the outside.
  • the opening 9 u provided in the gate insulating layer 5 and the protective layer 9 may be formed by simultaneously etching the gate insulating layer 5 and the protective layer 9. In that case, the side surfaces of the gate insulating layer 5 and the protective layer 9 on the opening 9u side are aligned. Moreover, it is preferable that these insulating layers 5 and 9 exist between the lower conductive layer 3cg and the upper conductive layer 11cg at the periphery of the opening 9u. In the illustrated example, the upper conductive layer 11cg is disposed so as to be in contact with the upper surface and the end surface of the lower conductive layer 3cg. However, the upper conductive layer 11cg may be in contact only with the upper surface of the lower conductive layer 3cg.
  • the contact hole CH2 can be formed by etching the first insulating layer 12 and patterning the second insulating layer 13.
  • the shape and arrangement of the opening portion 17u of the dielectric layer 17, the opening portion 13u of the second insulating layer 13, and the opening portion 12u of the first insulating layer 12 are the shape and arrangement of the opening portions of the respective layers in the contact portion 105 described above. It may be the same.
  • at least a part of the outline of the opening 17u is disposed inside the opening 13u. Accordingly, at least a part of the side surface of the opening 12u of the first insulating layer 12 is aligned with the side surface of the opening 13u of the second insulating layer 13 on the side wall of the contact hole CH2.
  • FIGS. 27A and 27B are a plan view and a cross-sectional view, respectively, showing a part of the SG connection portion forming region 103R in this embodiment.
  • Each SG connection portion 103 formed in the SG connection portion formation region 103R includes a lower conductive layer 3sg formed on the substrate 1 and a gate insulating layer 5 extending so as to cover the lower conductive layer 3sg. And the protective layer 9, the upper conductive layer 11sg in contact with the lower conductive layer 3sg in the opening 9r provided in the gate insulating layer 5 and the protective layer 9, and the layer extending to cover the upper conductive layer 11sg An insulating layer 14 and a dielectric layer 17 are provided.
  • the SG connecting portion 103 in this embodiment has a structure in which the lower conductive layer 3sg and the upper conductive layer 11sg are in direct contact with each other. Accordingly, for example, the SG connecting portion is small in size and low in resistance as compared with the structure in which the lower conductive layer 3sg and the upper conductive layer 11sg are connected via another conductive layer such as a transparent conductive film used for the pixel electrode. 103 can be formed.
  • the lower conductive layer 3sg is formed of the same conductive film as that of the gate wiring 3, for example.
  • the upper conductive layer 11sg is formed of the same conductive film as the source wiring 11, for example.
  • the upper conductive layer 11 sg is connected to the source wiring 11, and the lower conductive layer 3 sg is connected to the lower conductive layer 3 t of the terminal portion (source terminal portion) 102.
  • the source wiring 11 can be connected to the terminal portion 102 via the SG connecting portion 103.
  • the opening 9r provided in the gate insulating layer 5 and the protective layer 9 may be formed by etching the gate insulating layer 5 and the protective layer 9 simultaneously. In that case, the side surfaces of the gate insulating layer 5 and the protective layer 9 on the opening 9r side are aligned.
  • an insulating layer (here, the gate insulating layer 5 and the protective layer 9) exists between the lower conductive layer 3sg and the upper conductive layer 11sg at the periphery of the opening 9r.
  • the upper conductive layer 11sg is disposed so as to be in contact with the upper surface and the end surface of the lower conductive layer 3sg.
  • the upper conductive layer 11sg may be in contact only with the upper surface of the lower conductive layer 3sg. Good.
  • the metals (the lower conductive layer 3sg and the upper conductive layer 11sg) can be brought into direct contact with each other.
  • these metals are connected via a transparent conductive film.
  • the resistance of the SG connecting portion 103 can be kept low.
  • the size of the SG connecting portion 103 can be reduced, it can contribute to further high definition.
  • ⁇ Terminal part formation region 102R> 28A and 28B are a plan view and a cross-sectional view, respectively, showing a part of the terminal portion forming region 102R in the present embodiment.
  • Each terminal portion 102 formed in the terminal portion forming region 102R includes a lower conductive layer 3t formed on the substrate 1, a gate insulating layer 5 and a protective layer 9 extending so as to cover the lower conductive layer 3t, An upper conductive layer 11t in contact with the lower conductive layer 3t in the opening 9q provided in the gate insulating layer 5 and the protective layer 9, a lower transparent connection layer 15t formed so as to cover the upper conductive layer 11t, and a lower transparent connection Within the dielectric layer 17 extending on the layer 15t, the upper transparent connection layer 19t formed on the dielectric layer 17, and the opening (contact hole) 17q provided on the dielectric layer 17, An external connection layer 19t in contact with the lower transparent connection layer 15t is provided.
  • the lower conductive layer 3t is formed of the same conductive film as the gate wiring 3, for example.
  • the lower conductive layer 3t may be connected to the gate wiring 3 (gate terminal portion). Alternatively, it may be connected to the source wiring 11 via the SG connection part (source terminal part).
  • the upper conductive layer 11t is formed of the same conductive film as the source wiring 11, for example.
  • the external connection layer 19 t may be formed from the same conductive film as the second transparent conductive layer 19.
  • the opening 9q of the gate insulating layer 5 and the protective layer 9 may be formed by etching the gate insulating layer 5 and the protective layer 9 simultaneously. In that case, the side surfaces of the gate insulating layer 5 and the protective layer 9 on the opening 9q side are aligned.
  • an insulating layer (here, the gate insulating layer 5 and the protective layer 9) exists between the lower conductive layer 3t and the upper conductive layer 11t at the periphery of the opening 9q.
  • an insulating layer (here, the first insulating layer 12 and the dielectric layer 17) is preferably present between the upper conductive layer 11t and the external connection layer 19t at the periphery of the opening 13q.
  • a method of simultaneously forming the TFT 101, the contact portion 105, the terminal portion 102, the SG connection portion 103, and the COM-G connection portion 104 having the above-described configuration on the substrate 1 with reference to FIGS. Will be described as an example.
  • the manufacturing method of this embodiment is not limited to the example demonstrated below.
  • the configurations of the TFT 101, the contact portion 105, the terminal portion 102, the SG connection portion 103, and the COM-G connection portion 104 can be changed as appropriate.
  • FIG. 29 is a diagram showing a flow of a manufacturing method of the semiconductor device 100A of the present embodiment.
  • masks are used in STEPs 1 to 8, respectively, and a total of eight masks are used.
  • FIGS. 30 to 32 are diagrams showing steps of forming the TFT 101 and the contact portion 105 in the transistor formation region 101R, in which (a1) to (a8) are cross-sectional views, and (b1) to (b8) are views. It is a top view. (A1) to (a8) in each figure show cross sections along the line A-A 'in the corresponding plan views (b1) to (b8).
  • FIGS. 33 to 35 are diagrams showing the process of forming the terminal portion 102 in the terminal portion forming region 102R, in which (a1) to (a8) are sectional views, and (b1) to (b8) are plan views.
  • FIG. (A1) to (a8) in each figure show cross sections along the line B-B 'in the corresponding plan views (b1) to (b8).
  • FIG. 36 to 38 are views showing the process of forming the SG connecting portion 103 in the SG connecting portion forming region 103R.
  • (A1) to (a8) of each drawing are sectional views
  • (B1) to (b8) are plan views.
  • (A1) to (a8) in each figure show cross sections along the line C-C 'in the corresponding plan views (b1) to (b8).
  • FIG. 39 to 41 are views showing steps for forming the COM-G connection portion 104 in the COM-G connection portion formation region 104R, in which (a1) to (a8) are sectional views, and (b1) (B8) are plan views. (A1) to (a8) in each figure show cross sections along the line D-D 'in the corresponding plan views (b1) to (b8).
  • STEP 1 Gate wiring formation process (FIGS. 30, 33, 36 and 39 (a1) and (b1)) First, a metal film for gate wiring (thickness: for example, not less than 50 nm and not more than 500 nm) is formed on the substrate 1. The metal film for gate wiring is formed on the substrate 1 by sputtering or the like.
  • a gate wiring (not shown) is formed by patterning the gate wiring metal film.
  • the gate electrode 3a of the TFT 101 is integrally formed with the gate wiring 3 in the transistor formation region 101R by patterning the metal film for the gate wiring.
  • the lower conductive layer 3t (FIGS. 33A1 and 33B1) of the terminal portion 102 is provided in the terminal portion formation region 102R
  • the lower conductive layer of the SG connection portion 103 is provided in the SG connection portion formation region 103R.
  • 3sg (FIGS. 36 (a1) and (b1)
  • the lower conductive layer 3cg of the COM-G connection portion 104 is formed in the COM-G connection portion formation region 104R (FIGS. 39 (a1) and (b1)).
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the material for the metal film for gate wiring is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a laminated film made of Cu (copper) / Ti (titanium) is used.
  • the thickness of the upper Cu layer is, for example, 300 nm, and the thickness of the lower Ti layer is, for example, 30 nm.
  • the patterning is performed by forming a resist mask (not shown) by a known photolithography method and then removing a portion of the gate wiring metal film not covered with the resist mask. After patterning, the resist mask is removed.
  • STEP 2 Gate insulating layer / semiconductor layer forming step (FIGS. 30, 33, 36, and 39 (a2) and (b2))
  • the gate is covered on the substrate 1 so as to cover the gate electrode 3a, the lower conductive layers 3t, 3sg, and 3cg.
  • the insulating layer 5 is formed.
  • a semiconductor film is formed on the gate insulating layer 5 and patterned to form the semiconductor layer 7a.
  • the semiconductor layer 7a is arranged so that at least a part thereof overlaps with the gate electrode 3a in the transistor formation region 101R.
  • the semiconductor layer 7 a when viewed from the normal direction of the substrate 1, the semiconductor layer 7 a is disposed so that the entire semiconductor layer 7 a overlaps the gate electrode 3 a with the gate insulating layer 5 interposed therebetween.
  • the semiconductor film may be removed in the terminal portion, the SG connection portion, and the COM-G connection portion formation regions 102R, 103R, and 104R.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 5 may be a single layer or may have a laminated structure. For example, a silicon nitride layer, a silicon nitride oxide layer, or the like is formed on the substrate side (lower layer) to prevent diffusion of impurities and the like from the substrate 1, and the insulating layer is secured on the upper layer (upper layer).
  • a silicon oxide layer, a silicon oxynitride layer, or the like may be formed.
  • the gate insulating layer 5 having a two-layer structure in which the first gate insulating layer 5A is a lower layer and the second gate insulating layer 5B is an upper layer is formed.
  • the first gate insulating layer 5A is, for example, a SiNx film having a thickness of 325 nm
  • a second gate insulating layer 5B is thick, for example, may be a SiO 2 film of 50nm.
  • These insulating layers 5A and 5B are formed by using, for example, a CVD method.
  • the uppermost layer of the gate insulating layer 5 is a layer containing oxygen (for example, an oxide layer such as SiO 2 is preferable. Accordingly, when oxygen vacancies are generated in the oxide semiconductor layer, the oxygen vacancies can be recovered by oxygen contained in the oxide layer, so that oxygen vacancies in the oxide semiconductor layer can be effectively reduced.
  • the semiconductor layer 7a is not particularly limited, and may be an amorphous silicon semiconductor layer or a polysilicon semiconductor layer.
  • an oxide semiconductor layer is formed as the semiconductor layer 7a.
  • an oxide semiconductor film (not shown) having a thickness of 30 nm to 200 nm is formed on the gate insulating layer 5 by sputtering.
  • the oxide semiconductor film is, for example, an In—Ga—Zn—O-based amorphous oxide semiconductor film (IGZO film) containing In, Ga, and Zn at a ratio of 1: 1: 1.
  • IGZO film In—Ga—Zn—O-based amorphous oxide semiconductor film
  • an IGZO film with a thickness of, for example, 50 nm is formed as the oxide semiconductor film.
  • the oxide semiconductor film is patterned by photolithography to obtain the semiconductor layer 7a.
  • the semiconductor layer 7a is disposed so as to overlap the gate electrode 3a with the gate insulating layer 5 interposed therebetween.
  • the ratio of In, Ga, and Zn in the IGZO film is not limited to the above, and can be selected as appropriate.
  • the semiconductor layer 7a may be formed using another oxide semiconductor film instead of the IGZO film.
  • Other oxide semiconductor films include InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Zn 1-x O), cadmium zinc oxide (Cd x Zn 1-x O), cadmium oxide (CdO), and the like. Also good.
  • STEP 3 Etching process of protective layer and gate insulating layer (FIGS. 30, 33, 36, and 39 (a3) and (b3))
  • a protective layer thickness: for example, 30 nm to 200 nm
  • the protective layer 9 and the gate insulating layer 5 are etched using a resist mask (not shown).
  • the etching conditions are selected according to the material of each layer so that the protective layer 9 and the gate insulating layer 5 are etched and the semiconductor layer 7a is not etched.
  • the etching conditions here include the type of etching gas, the temperature of the substrate 1, the degree of vacuum in the chamber, and the like when dry etching is used. When wet etching is used, the type of etching solution, etching time, and the like are included.
  • openings 9p are formed in the protective layer 9 so as to expose both sides of the region to be the channel region of the semiconductor layer 7a. Is done.
  • the semiconductor layer 7a functions as an etch stopper.
  • the protective layer 9 may be patterned so as to cover at least a region to be a channel region. A portion of the protective layer 9 located on the channel region functions as a channel protective film. For example, in the subsequent source / drain separation step, etching damage generated in the semiconductor layer 7a can be reduced, so that deterioration of TFT characteristics can be suppressed.
  • the protective layer 9 and the gate insulating layer 5 are etched together (GI / ES simultaneous etching). 9 and the gate insulating layer 5 are formed with an opening 9q exposing the lower conductive layer 3t.
  • the protective layer 9 and the gate insulating layer 5 are also formed in the SG connection portion and the COM-G connection portion formation regions 103R and 104R. Opening portions 9r and 9u exposing the surfaces of the lower conductive layers 3sg and 3cg are formed. In the illustrated example, the openings 9r and 9u are formed so as to expose the upper surfaces of the lower conductive layers 3sg and 3cg and part of the side surfaces of the end portions.
  • the protective layer 9 may be a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof.
  • a silicon oxide film (SiO 2 film) having a thickness of, for example, 100 nm is formed as the protective layer 9 by CVD.
  • the protective layer 9 may not be formed depending on the type of the semiconductor layer 7a. However, it is preferable to form the protective layer 9 particularly when the semiconductor layer 7a is an oxide semiconductor layer. Accordingly, process damage generated in the oxide semiconductor layer can be reduced.
  • an oxide film such as a SiOx film (including a SiO 2 film) is preferably used. In the case where oxygen vacancies are generated in the oxide semiconductor layer, oxygen vacancies can be recovered by oxygen contained in the oxide film, so that oxygen vacancies in the oxide semiconductor layer can be more effectively reduced.
  • a SiO 2 film having a thickness of, for example, 100 nm is used as the protective layer 9.
  • STEP 4 Source / drain formation step (FIGS. 31, 34, 37, and 40 (a4) and (b4))
  • the metal for the source wiring is formed on the protective layer 9 and in the openings 9p, 9q, 9r, 9u.
  • a film (thickness: 50 nm or more and 500 nm or less) 11 is formed.
  • the source wiring metal film is formed by, for example, sputtering.
  • a source wiring (not shown) is formed by patterning the metal film for source wiring.
  • the source electrode 11s and the drain electrode 11d are formed from the source wiring metal film in the transistor formation region 101R.
  • the source electrode 11s and the drain electrode 11d are each connected to the semiconductor layer 7a in the opening 9p. In this way, the TFT 101 is obtained.
  • the upper conductive layer 11t that is in contact with the lower conductive layer 3t in the opening 9q is formed from the metal film for source wiring (FIGS. 34A4 and 34C4).
  • an upper conductive layer 11sg in contact with the lower conductive layer 3sg in the opening 9r is formed in the SG connecting portion forming region 103R (FIGS. 37A4 and 37B4).
  • the upper conductive layer 11cg in contact with the lower conductive layer 3cg in the opening 9u is formed (FIGS. 40A4 and 40B4).
  • the material of the metal film for source wiring is not particularly limited, and metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), etc.
  • metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), etc.
  • a film containing an alloy thereof or a metal nitride thereof can be used as appropriate.
  • a laminated film having a Ti layer having a thickness of 30 nm as a lower layer and a Cu layer having a thickness of 300 nm as an upper layer is used.
  • STEP 5 Interlayer insulating layer forming step (FIGS. 31, 34, 37 and 40 (a5) and (b5))
  • the first insulating layer 12 and the second insulating layer 12 cover the TFT 101 and the upper conductive layers 11t, 11sg and 11cg.
  • Layer 13 is formed in this order.
  • an inorganic insulating layer (passivation film) is formed by, for example, a CVD method.
  • an organic insulating layer is formed as the second insulating layer 13 on the first insulating layer 12.
  • the second insulating layer 13 is patterned.
  • the first insulating layer 12 is etched using the patterned second insulating layer 13 as a mask.
  • the drain electrode is formed in the portion of the first insulating layer 12 and the second insulating layer 13 that is located above the drain electrode 11d.
  • An opening 14p (contact hole CH2) exposing 11d is formed.
  • the first insulating layer 12 is removed.
  • the upper conductive layer 11t is exposed (FIGS. 34 (a5) and (b5)).
  • the upper conductive layer 11sg is covered with both the first and second insulating layers 12 and 13 (FIGS. 37A5 and 37B5).
  • an opening 14u exposing the upper conductive layer 11cg is formed in a portion of the second insulating layer 13 located above the upper conductive layer 11cg (FIG. 40A5). (B5)).
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is used as appropriate. Can do. An insulating material having another film quality may be used.
  • the second insulating layer 13 is preferably a layer made of an organic material, and may be, for example, a positive photosensitive resin film.
  • a SiO 2 film having a thickness of, for example, 200 nm is used as the first insulating layer 12, and a positive photosensitive resin film having a thickness of, for example, 2000 nm is used as the second insulating layer 13.
  • each insulating layer 12 and 13 is not limited to the said material.
  • the material and etching conditions of each insulating layer 12 and 13 may be selected so that the second insulating layer 13 can be etched without etching the first insulating layer 12. Therefore, the second insulating layer 13 may be an inorganic insulating layer, for example.
  • STEP 6 First transparent conductive layer forming step (FIGS. 31, 34, 37 and 40 (a6), (b6)) Next, a transparent conductive film (not shown) is formed on the second insulating layer 13 and in the openings 14p and 14u, for example, by sputtering, and is patterned. Known photolithography can be used for the patterning.
  • a transparent conductive layer 15 is formed.
  • the drain connection transparent conductive layer 15a is formed in portions of the transparent conductive film located in the opening 14p and at the periphery of the opening 14p.
  • the drain connection transparent conductive layer 15a is formed so as to be in contact with a part of the exposed surface of the drain electrode 11d located in the opening 14p provided in the interlayer insulating layer 14.
  • the end of the first transparent conductive layer 15 on the opening 15 p side is located on the upper surface of the second insulating layer 13.
  • the opening 14 p of the interlayer insulating layer 14 is disposed inside the opening 15 p of the first transparent conductive layer 15.
  • the drain connection transparent conductive layer 15 a is formed in the opening 15 p and is not electrically connected to the first transparent conductive layer 15.
  • the first transparent conductive layer 15 is formed so as to occupy substantially the entire portion other than the opening 15p in the pixel.
  • the lower transparent connection layer 15t is formed so as to cover the upper conductive layer 11t by patterning the transparent conductive film, and in the SG connection portion formation region 103R, the transparent conductive film is removed ( (A6) and (b6) of FIGS. 34 and 37).
  • the lower transparent connection layer 15cg is formed from the transparent conductive film.
  • the lower transparent connection layer 15cg is formed on the second insulating layer 13 and in the opening 14u, and is formed to cover the exposed surface of the upper conductive layer 11cg located in the opening 14u.
  • the lower transparent connection layer 15cg is obtained by extending the first transparent conductive layer 15 that is a common electrode.
  • an ITO (indium tin oxide) film thickness: 50 nm or more and 200 nm or less
  • an IZO film or a ZnO film (oxidation) Zinc film can be used as the transparent conductive film.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • STEP 7 Dielectric layer forming step (FIGS. 32, 35, 38, and 41 (a7), (b7)) Next, a dielectric film (not shown) is formed by, for example, the CVD method so as to cover the entire surface of the substrate 1. Next, a resist mask (not shown) is formed on the dielectric film, and the dielectric film is etched to form the dielectric layer 17 having the openings 17p, 17u, and 17q.
  • the dielectric layer 17 is formed on the first transparent conductive layer 15 in the transistor formation region 101R.
  • the dielectric layer 17 is formed so as to cover the end (side surface) of the first transparent conductive layer 15 on the opening 15p side.
  • a contact hole CH1 is formed by the opening 14p of the interlayer insulating layer 14 and the opening 17p of the dielectric layer 17.
  • the dielectric layer 17 is formed on the insulating layer 13 in the SG connection portion forming region 103R.
  • the dielectric layer 17 having the opening 17u is formed on the lower transparent connection layer 15cg. Through the opening 17u, at least the surface of the lower transparent connection layer 15cg on the upper conductive layer 11cg is exposed.
  • the dielectric layer 17 is not particularly limited. For example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film is used. Etc. can be used as appropriate.
  • the dielectric layer 17 is also used as a capacitive insulating film constituting an auxiliary capacitance, the material and thickness of the dielectric layer 17 are appropriately selected so that a predetermined capacitance CCS is obtained. It is preferable.
  • SiNx can be preferably used from the viewpoint of dielectric constant and insulation.
  • the thickness of the dielectric layer 17 is, for example, not less than 150 nm and not more than 400 nm. If it is 150 nm or more, insulation can be ensured more reliably. On the other hand, if it is 400 nm or less, a desired capacity can be obtained more reliably.
  • a SiNx film having a thickness of 300 nm is used as the dielectric layer 17.
  • STEP 8 Second transparent conductive layer forming step (FIGS. 32, 35, 38, and 41 (a8) and (b8)) Subsequently, a transparent conductive film (not shown) is formed on the dielectric layer 17, in the contact hole CH1, and in the openings 17q and 17u, for example, by sputtering, and patterned. Known photolithography can be used for the patterning.
  • the second transparent conductive layer 19a is formed in the transistor formation region 101R.
  • the second transparent conductive layer 19a is in contact with the portion of the surface of the drain electrode 11d where the drain connection transparent conductive layer 15a is not in contact with the drain connection transparent conductive layer 15a in the contact hole CH1. Further, at least a part of the side wall of the contact hole CH1 is covered with the second transparent conductive layer 19a and the drain connection transparent conductive layer 15a. Further, at least a part of the second transparent conductive layer 19 a is disposed so as to overlap the first transparent conductive layer 15 with the dielectric layer 17 interposed therebetween.
  • the second transparent conductive layer 19a functions as a pixel electrode in the FFS mode display device.
  • a plurality of slits may be formed in a portion of the second transparent conductive layer 19a that does not overlap with the gate wiring 3.
  • the external connection layer 19t of the terminal portion 102 is formed from the transparent conductive film.
  • the external connection layer 19t is in contact with the lower transparent connection layer 15t in the opening 17q and is electrically connected to the upper conductive layer 11t.
  • the upper transparent connection layer 19cg is formed from the transparent conductive film.
  • the upper transparent connection layer 19cg has a pattern that covers the lower transparent connection layer 15cg located on the second insulating layer 13 and in the contact hole CH2. Thereby, the upper conductive layer 11cg located in the contact hole CH2 is double-covered and protected by the upper and lower transparent connection layers 15cg and 19cg, so that the reliability of the terminal is improved.
  • an ITO (indium tin oxide) film (thickness: 50 nm to 150 nm), an IZO film (indium zinc oxide) ), A ZnO film (zinc oxide film), or the like can be used.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • FIG. 42A and FIG. 42B are a plan view and a cross-sectional view illustrating variations of the COM-G connection unit 104, respectively.
  • the COM-G connection unit 104 (3) illustrated in FIG. 42B (c) is the same as the COM-G connection unit 104 illustrated in FIG.
  • each of the COM-G connecting portions 104 (1) to 104 (3) has a lower transparent connecting layer 15cg and a COM signal wiring G COM formed of the same conductive film as the gate wiring 3. (FIG. 1) is connected.
  • These COM-G connection portions 104 (1) to 104 (3) are all used for gate wiring by directly contacting the lower transparent connection layer 15cg and the upper conductive layer 11cg formed of the metal film for source wiring.
  • the lower conductive layer 3cg or the upper conductive layer 11cg formed from a metal film is electrically connected to the lower transparent connection layer 15cg. Further, the protection of the upper conductive layer 11cg is enhanced by the formation of the upper transparent connection layer 19cg.
  • the COM-G connecting portion 104 (1) is arranged in the peripheral region between adjacent source wirings 11 when viewed from the normal direction of the substrate, for example.
  • the COM-G connection portion 104 (1) is formed between the display area 120 and the terminal portion (source terminal portion) 102.
  • the COM-G connecting portion 104 (1) When viewed from the normal direction of the substrate 1, the COM-G connecting portion 104 (1) includes a connecting portion (GS connecting portion) for connecting the lower conductive layer 3cg and the upper conductive layer 11cg, and an upper conductive layer.
  • the layout is divided into two parts: a connection part (S-COM connection part) for connecting the layer 11cg and the lower transparent connection layer 15cg.
  • Lower conductive layer 3cg may be, for example, COM signal line G COM shown in Fig.
  • the GS connection portion the lower conductive layer 3 cg and the upper conductive layer 11 cg are connected within an opening 9 u formed in the gate insulating layer 5 and the protective layer 9.
  • the upper conductive layer 11 cg and the lower transparent connection layer 15 cg are connected in the opening 14 u of the interlayer insulating layer 14.
  • the COM-G connection unit 104 (2) is arranged in the peripheral region between adjacent source wirings 11 when viewed from the normal direction of the substrate, for example.
  • the COM-G connecting portion 104 (2) is formed between the display area 120 and the terminal portion (source terminal portion) 102.
  • the COM-G connection part 104 (2) has a COM-G connection part for connecting the lower conductive layer 3cg and the lower transparent connection layer 15cg.
  • the COM-G connecting portion 104 (2) includes a lower conductive layer 3cg formed on the substrate 1, a gate insulating layer 5 and a protective layer 9 extending so as to cover the lower conductive layer 3cg, and the gate insulating layer 5 And an upper conductive layer 11cg in contact with the lower conductive layer 3cg in the opening 9u provided in the protective layer 9, and an interlayer insulating layer 14 extended to cover the upper conductive layer 11cg.
  • a lower transparent connection layer 15cg made of the same transparent conductive film as the first transparent conductive layer 15 is formed on the interlayer insulating layer 14, and the lower transparent connection layer 15cg is covered on the lower transparent connection layer 15cg.
  • a dielectric layer 17 is formed.
  • the lower transparent connection layer 15 cg is in contact with the upper conductive layer 11 cg in the opening 14 u formed in the interlayer insulating layer 14.
  • the lower transparent connecting layer 15cg located in the opening (contact hole) 14u is covered with the dielectric layer 17, so that the lower transparent connecting layer 15cg from the other is provided. Can prevent the electrical effect on. Further, the electrical influence on the lower transparent connection layer 15cg due to static electricity can be reduced. Further, when a separate conductive layer is provided on the dielectric layer 17, the lower transparent connection layer 15cg is less likely to be affected by the electrical effect of the separately provided conductive layer (ensuring insulation).
  • the conductive layer located in the opening 14u is only the lower transparent connection layer 15cg as compared with the COM-G connection 104 (3) described later, and therefore the taper angle of the interlayer insulating layer 14 located on the opening 14 side.
  • the opening 14u may not be sufficiently covered with the lower transparent connection layer 15cg, and the electrical resistance of the lower transparent connection layer 15cg may increase.
  • the COM-G connection part 104 (3) shown in FIG. 42B (c) is formed between the display area 120 and the terminal part (gate terminal part) 102, for example.
  • the COM-G connecting portion 104 (3) has a layout having only a connecting portion (COM-G connecting portion) that connects the upper conductive layer 11cg and the lower transparent connecting layer 15cg when viewed from the normal direction of the substrate 1.
  • Upper conductive layer 11cg may be, for example, COM signal line G COM shown in Fig.
  • the upper conductive layer 11 cg and the lower transparent connection layer 15 cg are connected in the opening 14 u of the interlayer insulating layer 14.
  • the opening 12u of the first insulating layer 12 is formed using the pattern of the second insulating layer 13 as a mask.
  • FIGS. 43A and 43B are plan views illustrating variations of the SG connection unit 103, respectively.
  • the SG connection unit 103 (1) shown in FIG. 43A is the same as the SG connection unit 103 shown in FIG.
  • an opening 9r is formed in the gate insulating layer 5 and the protective layer 9 so as to expose the upper surface and side surfaces (end surfaces) of the lower conductive layer 3sg. . Accordingly, not only the upper surface of the lower conductive layer 3sg but also the side surfaces contribute to the connection with the upper conductive layer 11sg.
  • the upper surface of the lower conductive layer 3sg is exposed in the gate insulating layer 5 and the protective layer 9, and the side surface (end surface) is not exposed.
  • An opening 9r is formed in the substrate. For this reason, only the upper surface of the lower conductive layer 3sg contributes to the connection with the upper conductive layer 11sg.
  • the SG connection portion 103 (1) can be suitably used when the gate wiring 3 and the lower conductive layer 3sg are formed using, for example, a laminated film.
  • a metal film that is resistant to oxidation and corrosion and excellent in connection stability is usually used for the metal film as the lowermost layer of the laminated film. Therefore, by forming the opening 9r so as to expose the side surface of the lower conductive layer 3sg, a connection path between the lowermost metal film of the lower conductive layer 3sg and the upper conductive layer 11sg can be secured. Therefore, a stable connection portion with low resistance can be formed.
  • the peripheral length (edge peripheral length) of the lower conductive layer 3sg is set in order to secure a contact area between the lower conductive layer 3sg and the upper conductive layer 11sg.
  • a device such as making it longer is necessary. For this reason, the size of the SG connection portion increases, which may be disadvantageous in layout.
  • the SG connection portion 103 (2) can increase the contact area between the lower conductive layer 3sg and the upper conductive layer 11sg as compared with the SG connection portion 103 (1) described above. The size can be reduced. It is particularly advantageous to apply this configuration when the material constituting the surface of the lower conductive layer 3sg (that is, the gate wiring 3) includes a material having excellent connection stability.
  • FIGS. 44A to 44E are plan views illustrating variations of the terminal portion 102, respectively.
  • the terminal portion 102 (2) illustrated in FIG. 44B is the same as the terminal portion 102 illustrated in FIG.
  • terminal portions are arranged on, for example, wiring (leading wiring) routed from the display area to the terminal portion.
  • the terminal portions 102 (1) and 102 (2) shown in FIGS. 44 (a) and 44 (b) have the same configuration although the extending directions of the lead wirings for disposing the lower conductive layer 3t are different. .
  • the terminal portions 102 (1) and 102 (2) are provided on the lead wiring 3 ⁇ / b> L formed of the same conductive film as the gate wiring 3. Therefore, for example, when applied to a terminal portion (gate terminal portion) on the gate signal side, a metal change from the gate wiring layer to the source wiring layer is unnecessary, and the area of the terminal portion can be further reduced. For example, it is particularly advantageous to apply these configurations when there is no room in the size of the peripheral region on the gate signal side. On the other hand, when applied to the terminal portion (source terminal portion) on the source signal side, it is necessary to perform the metal change at least once, which may increase the area of the terminal portion.
  • a terminal portion 102 (3) shown in FIG. 44 (c) is formed of a gate wiring layer and a source wiring layer, and is arranged on two layers of lead wirings 3L and 11L that overlap each other. For this reason, the resistance of the routing wiring can be reduced between the terminal portion and the display area, compared to the case of using one layer of routing wiring. Moreover, since such a routing wiring has a redundant structure, disconnection can be suppressed. However, in order to form such a two-layer routing wiring, it is necessary to provide at least one SG connecting portion in the vicinity of the display area. For this reason, in the layout, it is necessary to secure the SG connection area for forming the lead wiring. In addition, when the leakage between the routing wires becomes a problem, the probability of occurrence may be doubled.
  • terminal portions 102 (4) and 102 (5) are provided on the lead wiring 11L formed of the same conductive film as the source wiring 11.
  • a conductive layer 3t formed of a gate wiring layer may be formed only on the terminal pad portion (terminal portion 102 (4)), or such a conductive layer may not be formed (terminal portion 102). (5)).
  • FIG. 45 (a) is a schematic plan view of the TFT 101a
  • FIG. 45 (b) is a schematic cross-sectional view of the TFT 101a along the line EE ′ of FIG. 45 (a).
  • Constituent elements common to the TFT 101 are denoted by the same reference numerals to avoid duplication of explanation.
  • the TFT 101a differs from the TFT 101 in that the drain electrode 11d is in contact with only the drain connection transparent conductive layer 15a in the opening of the interlayer insulating layer 14, and is not in contact with the second transparent conductive layer 19a. That is, when the TFT 101a is provided, the contact portion 105 is a portion where the drain electrode 11a and the drain connection conductive layer 15a are in contact with each other. Further, the dielectric layer 17 is formed so as to cover a part of the drain connection conductive layer 15 a located on the side wall of the opening of the interlayer insulating layer 14, and is not covered with the dielectric layer 17 and the dielectric layer 17. A second transparent conductive layer 19a is formed so as to cover the drain connection conductive layer 15a.
  • the second transparent conductive layer 19a is in contact with the drain connection conductive layer 15a and is electrically connected to the drain electrode 11d. A part of the drain electrode 11d is covered with a drain connection conductive layer 15a and a second transparent conductive layer 19a formed on the drain connection conductive layer 15a.
  • the TFT 101 a is arranged so that at least a part of the contact portion 105 overlaps the gate electrode 3 a (or the gate wiring 3) when viewed from the normal direction of the substrate 1.
  • FIG. 45A examples of the outlines of the openings of the first transparent conductive layer 15, the dielectric layer 17, and the second insulating layer 13 are indicated by lines 15p, 17p, and 13p, respectively.
  • the opening is formed.
  • the contour at the depth at which the portion is the smallest is defined as “the contour of the opening”. Therefore, in FIG. 45A, for example, the outline of the opening 13p of the second insulating layer 13 is the outline at the bottom surface of the second insulating layer 13 (the interface between the second insulating layer 13 and the first insulating layer 12). .
  • the openings 17p and 13p are both disposed inside the opening 15p of the first transparent conductive layer 15. Furthermore, a drain connection transparent conductive layer 15a is formed inside the opening 15p.
  • the drain connection transparent conductive layer 15 a is formed so as to cover the side wall of the opening formed in the interlayer insulating layer 14 and a part of the drain electrode 11 d exposed in the opening formed in the interlayer insulating layer 14. 2 formed on the insulating layer 13. As described above, the drain-connected transparent conductive layer 15a and the first transparent conductive layer 15 are not electrically connected.
  • the first transparent conductive layer 15 is not exposed on the side wall of the opening of the interlayer insulating layer 14, and only the drain connection transparent conductive layer 15a, the second transparent conductive layer 19a, and the drain electrode 11d are exposed in the contact portion 105. Electrically connected.
  • the openings 17p and 13p are arranged so that at least a part thereof overlaps. A portion where these openings 17p and 13p overlap corresponds to a part of the opening of the first insulating layer 12 in contact with the drain electrode 11d.
  • the openings 17p and 13p are arranged so that at least a part of the opening 13p of the second insulating layer 13 is located inside the outline of the opening 15p of the first transparent conductive layer 15.
  • the opening 17p of the dielectric layer 17 and the opening 13p of the second insulating layer 13 partially overlap, and the left side of the outline of the opening 17p. Is located inside the outline of the opening 13p.
  • the contact hole CH1 is formed by etching the dielectric layer 17, etching the first insulating layer 12, and patterning the second insulating layer 13.
  • the first insulating layer 12 is formed using the second insulating layer 13 as an etching mask. Etching is performed. Thereby, the side surface of the first insulating layer 12 on the opening side is aligned with a part of the side surface of the second insulating layer 13 on the opening 13p side.
  • the embodiment of the present invention can be widely applied to a semiconductor device including a thin film transistor and two transparent conductive layers on a substrate.
  • a semiconductor device having a thin film transistor such as an active matrix substrate and a display device including such a semiconductor device.

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Abstract

　半導体装置は、薄膜トランジスタと、ゲート配線層と、少なくともドレイン電極（１１ｄ）の表面と接する第１絶縁層（１２）を含む層間絶縁層（１４）と、層間絶縁層（１４）の上に形成された、第１透明導電層（１５）及び第１透明導電層（１５）に電気的に接続されていないドレイン接続透明導電層（１５ａ）と、第１透明導電層（１５）上に形成された誘電体層（１７）と、誘電体層（１７）上に、誘電体層（１７）を介して第１透明導電層（１５）の少なくとも一部と重なるように形成された第２透明導電層（１９ａ）とを更に備え、層間絶縁層（１４）及び誘電体層（１７）は第１コンタクトホール（ＣＨ１）を有し、第１コンタクトホール（ＣＨ１）内で、ドレイン電極（１１ｄ）の表面の一部はドレイン接続透明導電層（１５ａ）と接し、他の一部は第２透明導電層（１９ａ）と接している。

Description

[規則37.2に基づきISAが決定した発明の名称]　半導体装置及び表示装置
　本発明は、薄膜トランジスタを備える半導体装置および薄膜トランジスタを備える半導体装置の製造方法ならび表示装置に関する。
　アクティブマトリクス型の液晶表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層と、液晶層に電圧を印加するための一対の電極とを備えている。
　アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な動作モードが提案され、採用されている。動作モードとして、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどが挙げられる。
　このうちＴＮモードやＶＡモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。ＩＰＳモードやＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　横方向電界方式の動作モードのうちＩＰＳモードの液晶表示装置では、ＴＦＴ基板上に、金属膜のパターニングによって一対の櫛歯電極が形成される。このため、透過率および開口率が低くなるという問題がある。これに対し、ＦＦＳモードの液晶表示装置では、ＴＦＴ基板上に形成する電極を透明化することにより、開口率および透過率を改善できる。
　ＦＦＳモードの液晶表示装置は、例えば特許文献１および特許文献２などに開示されている。
　これらの表示装置のＴＦＴ基板には、ＴＦＴの上方に、共通電極および画素電極が絶縁膜を介して設けられている。これらの電極のうち液晶層側に位置する電極（例えば画素電極）には、スリット状の開口が形成されている。これにより、画素電極から出て液晶層を通り、さらにスリット状の開口を通って共通電極に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。
　一方、近年、シリコン半導体に代わって、酸化物半導体を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。例えば特許文献３には、酸化物半導体ＴＦＴをスイッチング素子として用いたアクティブマトリクス型の液晶表示装置が開示されている。
特開２００８－３２８９９号公報 特開２００２－１８２２３０号公報 特開２０１０－２３０７４４号公報
　ＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に代表されるように、ＴＦＴ上に、２層の電極を有するＴＦＴ基板において、上述のように、２層の電極のそれぞれを透明導電膜を用いて形成すると、ＩＰＳモードの液晶表示装置に使用されるＴＦＴ基板よりも、開口率および透過率を高めることが可能である。また、酸化物半導体ＴＦＴを用いることにより、ＴＦＴ基板におけるトランジスタ部のサイズを縮小できるので、透過率をさらに改善できる。
　しかしながら、液晶表示装置の用途の拡大や要求仕様により、ＴＦＴ基板には、さらなる高精細化および高透過率化が求められている。
　本発明は、上記に鑑みてなされたものであり、ＴＦＴ基板などの半導体装置、または、そのような半導体装置を用いた液晶表示装置の透過率を高め、かつ、高精細化を実現することを目的とする。
　本発明による実施形態における半導体装置は、基板と、前記基板に保持された薄膜トランジスタ、ゲート配線層およびソース配線層とを備え、前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極とを含み、前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極とを含み、前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、前記層間絶縁層の上に形成された、第１透明導電層および前記第１透明導電層に電気的に接続されていないドレイン接続透明導電層と、前記第１透明導電層上に形成された誘電体層と、前記誘電体層上に、前記誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層とをさらに備え、前記層間絶縁層および前記誘電体層は第１コンタクトホールを有し、前記第１コンタクトホール内で、前記ドレイン電極の一部は前記ドレイン接続透明導電層と接し、他の一部は前記第２透明導電層と接している。
　ある実施形態において、前記半導体層は酸化物半導体層である。
　前記酸化物半導体層はＩＧＺＯ層であってもよい。
　ある実施形態において、前記第２透明導電層および前記ドレイン接続透明導電層は、前記第１コンタクトホール内で、前記ドレイン電極に電気的に接続されており、これによって、前記第２透明導電層および前記ドレイン接続透明導電層と前記ドレイン電極とが電気的に接続されるコンタクト部が形成されており、前記基板の法線方向から見たとき、前記コンタクト部の全体が、前記ゲート配線層と重なっている。
　ある実施形態において、前記第１コンタクトホールの側壁の少なくとも一部は、前記第２透明導電層および前記ドレイン接続透明導電層で覆われている。
　ある実施形態において、前記層間絶縁層は、前記第１絶縁層と前記第１透明導電層との間に位置する第２絶縁層をさらに有し、前記第１絶縁層は無機絶縁層であり、前記第２絶縁層は有機絶縁層である。
　ある実施形態において、上述の半導体装置は、前記基板上に形成された第１接続部をさらに有し、前記ゲート配線層は第１下部導電層を含み、前記ソース配線層は、前記第１下部導電層に接して形成された第１上部導電層を含み、前記第１接続部は、前記第１下部導電層と、前記第１上部導電層と、前記第１上部導電層の上に延設された前記層間絶縁層と、前記層間絶縁層の上に形成され、前記第１透明導電層と同一の導電膜から形成された第１下部透明接続層と、前記第１下部透明接続層の上に形成され、前記第２透明導電層と同一の導電膜から形成された第１上部透明接続層とを備え、前記層間絶縁層は第２コンタクトホールを有し、前記第１上部導電層の少なくとも一部は、前記第１下部透明接続層と接し、かつ、前記第１下部透明接続層および前記第１上部透明接続層で覆われている。
　ある実施形態において、上述の半導体装置は、前記基板上に形成された端子部をさらに備え、前記ゲート配線層は第２下部導電層を含み、前記ソース配線層は、前記第２下部導電層に接して形成された第２上部導電層を含み、前記端子部は、前記第２下部導電層と、前記第２上部導電層と、前記第２上部導電層を覆うように形成され、前記第１透明導電層と同一の導電膜から形成された第２下部透明接続層と、前記第２下部透明接続層の上に延設された前記誘電体層と、前記誘電体層の上に形成され、前記第２透明導電層と同一の導電膜から形成された外部接続層を備え、前記誘電体層には、開口部が形成されており、前記開口部内において、前記外部接続層は前記第２下部透明接続層の一部と接している。
　ある実施形態において、上述の半導体装置は、前記半導体層と前記ソース電極およびドレイン電極との間に、前記半導体層の少なくともチャネル領域となる部分と接して形成された保護層をさらに備える。
　本発明による実施形態における表示装置は、上述の半導体装置と、前記半導体装置と対向するように配置された対向基板と、前記対向基板と前記半導体装置との間に配置された液晶層とを備え、マトリクス状に配置された複数の画素を有し、前記第２透明導電層は、画素毎に分離され、画素電極として機能する。
　ある実施形態において、前記第１透明導電層は、各画素の略全体を占めている。
　ある実施形態において、前記第２透明導電層は、画素内に、スリット状の複数の開口部を有し、前記第１透明導電層は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する。
　本発明による他の実施形態における半導体装置は、半導体層上に形成されたエッチストッパ層を備える薄膜トランジスタを有する半導体装置であって、前記薄膜トランジスタのゲート電極と同一の導電膜から形成された下部導電層と、前記薄膜トランジスタのゲート絶縁層と同一の絶縁膜から形成された下部絶縁層と、前記エッチストッパ層と同一の絶縁膜から形成された上部絶縁層と、前記下部絶縁層および上部絶縁層に設けられたコンタクトホール内で前記下部導電層と接触する、前記薄膜トランジスタのソース電極またはドレイン電極と同一の導電膜から形成された上部導電層とを有し、前記コンタクトホール内において、前記下部絶縁層の側面は前記上部絶縁層の側面に整合している。
　本発明によるさらに他の実施形態における半導体装置は、半導体層上に形成されたエッチストッパ層を備える薄膜トランジスタを有する半導体装置であって、前記薄膜トランジスタのゲート電極と同一の導電膜から形成された下部導電層と、前記薄膜トランジスタのゲート絶縁層と同一の絶縁膜から形成された下部絶縁層と、前記エッチストッパ層と同一の絶縁膜から形成された上部絶縁層と、前記下部絶縁層および上部絶縁層に設けられたコンタクトホール内で前記下部導電層と接触する、前記薄膜トランジスタのソース電極またはドレイン電極と同一の導電膜から形成された上部導電層と、前記上部導電層を覆うように形成された第１透明導電層と、前記第１透明導電層の上に形成された誘電体層と、前記誘電体層上に形成された第２透明導電層とを有し、前記第２透明導電層の一部は前記第１透明導電層と接し、前記コンタクトホール内において、前記下部絶縁層の側面は前記上部絶縁層の側面に整合している。
　本発明による実施形態における半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、（Ａ）基板上に薄膜トランジスタを形成する工程であって、ゲート配線およびゲート電極を含むゲート配線層と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、ソース電極及びドレイン電極を含むソース配線層とを形成する工程と、（Ｂ）前記薄膜トランジスタを覆い、少なくとも前記ドレイン電極と接する第１絶縁層を含む層間絶縁層を形成する工程と、（Ｃ）前記層間絶縁層をエッチングすることにより、前記ドレイン電極の表面を露出する第１開口部を形成する工程と、（Ｄ）前記層間絶縁層の上に、第１透明導電層および前記第１透明導電層に電気的に接続されていないドレイン接続透明導電層を形成する工程であって、前記第１開口部内で前記ドレイン電極の表面の一部に接触するように前記ドレイン接続透明導電層を形成する工程と、（Ｅ）前記第１透明導電層上に誘電体層を形成する工程と、（Ｆ）前記誘電体層をエッチングすることにより、前記ドレイン接続透明導電層の表面を露出する第１コンタクトホールを形成する工程と、（Ｇ）前記誘電体層上および前記第１コンタクトホール内に、前記ドレイン電極に電気的に接続する第２透明導電層を形成する工程であって、前記第１コンタクトホール内で、前記第２透明導電層が前記ドレイン電極の表面の他の部分と接するように前記第２透明導電層を形成する工程とを包含する。
　ある実施形態において、前記第１コンタクトホールの側壁の少なくとも一部は、前記ドレイン接続透明導電層および前記第２透明導電層で覆われている。
　ある実施形態において、前記半導体層は酸化物半導体層である。
　前記酸化物半導体層はＩＧＺＯ層であってもよい。
　本発明による他の実施形態による半導体装置の製造方法は、半導体層上にエッチストッパ層を備える薄膜トランジスタを有する半導体装置の製造方法であって、（Ａ）基板上に、前記薄膜トランジスタのゲート電極と同一の導電膜から下部導電層を形成する工程と、（Ｂ）基板上に、前記薄膜トランジスタのゲート絶縁層と同一の絶縁膜から下部絶縁層を形成する工程と、（Ｃ）前記下部絶縁層上に前記エッチストッパ層と同一の絶縁膜から上部絶縁層を形成する工程と、（Ｄ）前記下部絶縁層および前記上部絶縁層を同時にエッチングすることにより、前記下部絶縁層および前記上部絶縁層にコンタクトホールを形成する工程と、（Ｅ）前記コンタクトホール内で、前記下部導電層と接触する、前記薄膜トランジスタのソース電極またはドレイン電極と同一の導電膜から上部導電層を形成する工程とを包含する。
　本発明によるさらに他の実施形態による半導体装置の製造方法は、半導体層上にエッチストッパ層を備える薄膜トランジスタを有する半導体装置の製造方法であって、（Ａ）基板上に、前記薄膜トランジスタのゲート電極と同一の導電膜から下部導電層を形成する工程と、（Ｂ）基板上に、前記薄膜トランジスタのゲート絶縁層と同一の絶縁膜から下部絶縁層を形成する工程と、（Ｃ）前記下部絶縁層上に前記エッチストッパ層と同一の絶縁膜から上部絶縁層を形成する工程と、（Ｄ）前記下部絶縁層および前記上部絶縁層を同時にエッチングすることにより、前記下部絶縁層および前記上部絶縁層にコンタクトホールを形成する工程と、（Ｅ）前記コンタクトホール内で、前記下部導電層と接触する、前記薄膜トランジスタのソース電極またはドレイン電極と同一の導電膜から上部導電層を形成する工程と、（Ｆ）前記上部導電層を覆うように第１透明導電層を形成する工程と、（Ｇ）前記第１透明導電層の上に誘電体層を形成する工程と、（Ｈ）前記誘電体層上に形成され、前記第１透明導電層と接触するように第２透明導電層を形成する工程とを包含する。
　本発明の実施形態によれば、ＴＦＴと、ＴＦＴの上に形成された第１透明導電層と、第１透明導電層上に誘電体層を介して形成された第２透明導電層とを備えた半導体装置において、ＴＦＴのドレイン電極と第２透明導電層とを接続するためのコンタクト部を縮小できるので、より高精細な半導体装置を実現できる。また、基板の法線方向から見たとき、上記コンタクト部の少なくとも一部を、ゲート電極と重なるように配置することにより、開口率を高め、高透過率化を実現できる。さらに、ＴＦＴの活性層として酸化物半導体層を用いると、ゲート－ドレイン間容量（Ｃｇｄ）の増大による引き込み電圧の増大を抑制できるだけ十分に大きい画素容量を十分に早く充電することができる。なお、本発明のある実施形態では、特許文献３の教示とは逆に、ＣCSを大きくすることによって引き込み電圧を低下させる。
　また、本発明の実施形態によれば、上記のような半導体装置を、マスク枚数を増大させることなく、効率よく製造することができる。
本発明による実施形態の半導体装置（ＴＦＴ基板）１００の平面構造の一例を模式的に示す図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＴＦＴ１０１およびコンタクト部１０５の平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＣＯＭ－Ｇ接続部形成領域１０４Ｒの一部を示す平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態における端子部形成領域１０２Ｒの一部を示す平面図および断面図である。 半導体装置１００の製造方法のフローを示す図である。 トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。 トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。 トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。 端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。 端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。 端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。 Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。 Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。 Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。 ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。 ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。 ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。 （ａ）および（ｂ）は、それぞれ、変形例のコンタクト部１０５（２）の断面図および平面図である。 （ａ）および（ｂ）は、それぞれ、変形例のコンタクト部１０５（３）の断面図および平面図である。 ＣＯＭ－Ｇ接続部のバリエーションおよびＣＯＭ－Ｓ接続部を例示する平面図であり、（ａ）および（ｃ）は、それぞれ、ＣＯＭ－Ｇ接続部１０４（１）および１０４（２）を示し、（ｂ）は、ＣＯＭ－Ｓ接続部を示す。 Ｓ－Ｇ接続部のバリエーションを例示する平面図であり、（ａ）および（ｂ）は、それぞれ、Ｓ－Ｇ接続部１０３（１）および１０３（２）を示す。 端子部のバリエーションを例示する平面図であり、（ａ）～（ｅ）は、それぞれ、端子部１０２（１）～１０２（５）を示す。 本発明による実施形態の液晶表示装置１０００を例示する模式的な断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＴＦＴ１０１およびコンタクト部１０５の平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＣＯＭ－Ｇ接続部形成領域１０４Ｒの一部を示す平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態における端子部形成領域１０２Ｒの一部を示す平面図および断面図である。 半導体装置１００Ａの製造方法のフローを示す図である。 トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。 トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。 トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。 端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。 端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。 端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。 Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。 Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。 Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。 ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。 ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。 ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。 （ａ）は、ＣＯＭ－Ｇ接続部のバリエーション（ＣＯＭ－Ｇ接続部１０４（１））を例示する平面図であり、（ｂ）は、（ａ）に示すＤ－Ｄ’線に沿った断面図である。 （ａ）は、ＣＯＭ－Ｇ接続部のバリエーション（ＣＯＭ－Ｇ接続部１０４（２））を例示する平面図であり、（ｂ）は、（ａ）に示すＤ－Ｄ’線に沿った断面図であり、（ｃ）は、図２６に示したＣＯＭ－Ｇ接続部１０４（３）の平面図である。 Ｓ－Ｇ接続部のバリエーションを例示する平面図であり、（ａ）および（ｂ）は、それぞれ、Ｓ－Ｇ接続部１０３（１）および１０３（２）を示す。 端子部のバリエーションを例示する平面図であり、（ａ）～（ｅ）は、それぞれ、端子部１０２（１）～１０２（５）を示す。 （ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＴＦＴ１０１の平面図および断面図である。
　以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、および半導体装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。
　（実施形態１）
　本発明による半導体装置の実施形態１は、アクティブマトリクス型の液晶表示装置に使用されるＴＦＴ基板である。以下では、ＦＦＳモードの表示装置に使用されるＴＦＴ基板を例に説明する。なお、本実施形態の半導体装置は、ＴＦＴと２層の透明導電層とを基板上に有していればよく、他の動作モードの液晶表示装置、液晶表示装置以外の各種表示装置や電子機器などに用いられるＴＦＴ基板を広く含むものとする。
　図１は、本実施形態の半導体装置（ＴＦＴ基板）１００の平面構造の一例を模式的に示す図である。半導体装置１００は、表示に寄与する表示領域（アクティブ領域）１２０と、表示領域１２０の外側に位置する周辺領域（額縁領域）１１０とを有している。
　表示領域１２０には、複数のゲート配線Ｇと複数のソース配線Ｓとが形成されており、これらの配線で包囲されたそれぞれの領域が「画素」となる。図示するように、複数の画素はマトリクス状に配置されている。各画素には画素電極（図示せず）が形成されている。図示しないが、各画素において、複数のソース配線Ｓと複数のゲート配線Ｇとの各交点の付近には、能動素子である薄膜トランジスタ（ＴＦＴ）が形成されている。各ＴＦＴは、コンタクト部により、画素電極と電気的に接続されている。本明細書では、ＴＦＴおよびコンタクト部が形成される領域を「トランジスタ形成領域１０１Ｒ」と称する。また、本実施形態では、画素電極の下方には、誘電体層（絶縁層）を介して画素電極と対向する共通電極（図示せず）が設けられている。共通電極には、共通信号（ＣＯＭ信号）が印加される。
　周辺領域１１０には、ゲート配線Ｇまたはソース配線Ｓと外部配線とを電気的に接続するための端子部１０２が形成されている。また、各ソース配線Ｓと端子部１０２との間に、ゲート配線Ｇと同じ導電膜から形成された接続配線に接続するためのＳ－Ｇ接続部（ソース配線Ｓからゲート配線Ｇへのつなぎ換え部）１０３が形成されていてもよい。その場合、この接続配線は、端子部１０２において外部配線と接続される。本明細書では、複数の端子部１０２が形成される領域を「端子部形成領域１０２Ｒ」、Ｓ－Ｇ接続部１０３が形成される領域を「Ｓ－Ｇ接続部形成領域１０３Ｒ」とそれぞれ称する。
　また、図示する例では、周辺領域１１０に、共通電極にＣＯＭ信号を印加するためのＣＯＭ信号用配線ＳCOM、ＧCOMと、共通電極とＣＯＭ信号用配線ＧCOMとを接続するＣＯＭ－Ｇ接続部（図示せず）、共通電極とＣＯＭ信号用配線ＳCOMとを接続するＣＯＭ－Ｓ接続部（図示せず）、とが形成されている。ここでは、ＣＯＭ信号用配線ＳCOM、ＧCOMは、表示領域１２０を包囲するようにリング状に設けられているが、ＣＯＭ信号用配線ＳCOM、ＧCOMの平面形状は特に限定されない。
　この例では、ソース配線１１に平行に延びるＣＯＭ信号用配線ＳCOMは、ソース配線１１と同じ導電膜から形成され、ゲート配線３に平行に延びるＣＯＭ信号用配線ＧCOMは、ゲート配線３と同じ導電膜から形成されている。これらのＣＯＭ信号用配線ＳCOM、ＧCOMは、例えば周辺領域１１０において、表示領域１２０の各角部の近傍で、互いに電気的に接続されている。なお、ＣＯＭ信号用配線を形成するための導電膜は上記に限定されない。ＣＯＭ信号用配線全体がゲート配線３と同じ導電膜、またはソース配線１１と同じ導電膜から形成されていてもよい。
　ＣＯＭ信号用配線ＧCOMと共通電極とを接続するためのＣＯＭ－Ｇ接続部は、周辺領域１１０において、隣接するソース配線Ｓの間に、Ｓ－Ｇ接続部１０３と重ならないように配置されていてもよい。本明細書では、ＣＯＭ－Ｇ接続部が形成される領域を「ＣＯＭ－Ｇ接続部形成領域１０４Ｒ」と称する。
　図示しないが、周辺領域１１０において、ＣＯＭ信号用配線ＳCOMと共通電極とを接続するためのＣＯＭ－Ｓ接続部が配置されていてもよい。
　なお、半導体装置１００を適用する表示装置の動作モードによっては、対向電極は共通電極でなくてもよい。その場合には、周辺領域１１０に、ＣＯＭ信号用配線およびＣＯＭ－Ｇ接続部が形成されていなくてもよい。また、半導体装置１００を縦電界駆動方式の動作モードの表示装置に適用する場合などには、誘電体層を介して画素電極に対向して配置される透明導電層を電極として機能させなくてもよい。
　＜トランジスタ形成領域１０１Ｒ＞
　本実施形態の半導体装置１００は画素毎にＴＦＴ１０１、およびＴＦＴ１０１と画素電極とを接続するコンタクト部１０５とを有している。本実施形態では、コンタクト部１０５もトランジスタ形成領域１０１Ｒに設けられる。
　図２（ａ）および（ｂ）は、それぞれ、本実施形態におけるＴＦＴ１０１およびコンタクト部１０５の平面図および断面図である。なお、図２（ｂ）に示す断面図では、基板１に対して傾斜した面（テーパー部など）が階段状の線で示されているが、実際には、なめらかな傾斜面である。本願の他の断面図についても同様である。
　トランジスタ形成領域１０１Ｒには、ＴＦＴ１０１、ＴＦＴ１０１を覆う絶縁層１４、絶縁層１４の上方に配置された第１透明導電層１５、および、第１透明導電層１５の上に誘電体層（絶縁層）１７を介して配置された第２透明導電層１９ａが形成されている。本明細書では、第１透明導電層１５とＴＦＴ１０１との間に形成された絶縁層１４を「層間絶縁層」、第１透明導電層１５と第２透明導電層１９ａとの間に形成され、これらの導電層１５、１９ａと容量を形成する絶縁層を「誘電体層」と称する。本実施形態における層間絶縁層１４は、ＴＦＴ１０１のドレイン電極に接して形成された第１絶縁層１２と、その上に形成された第２絶縁層１３とを含んでいる。
　ＴＦＴ１０１は、ゲート電極３ａと、ゲート電極３ａの上に形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された半導体層７ａと、半導体層７ａに接するように形成されたソース電極１１ｓ及びドレイン電極１１ｄとを備えている。基板１の法線方向から見たとき、半導体層７ａのうち少なくともチャネル領域となる部分は、ゲート絶縁層５を介してゲート電極３ａと重なるように配置されている。
　ゲート電極３ａは、ゲート配線３と同じ導電膜を用いて、ゲート配線３と一体的に形成されている。本明細書では、ゲート配線３と同じ導電膜を用いて形成された層をまとめて「ゲート配線層」と称する。従って、ゲート配線層は、ゲート配線３およびゲート電極３ａを含む。ゲート配線３は、ＴＦＴ１０１のゲートとして機能する部分を含んでおり、この部分が上述したゲート電極３ａとなる。また、本明細書では、ゲート電極３ａとゲート配線３とが一体的に形成されたパターンを「ゲート配線３」と呼ぶこともある。ゲート配線３を基板１の法線方向から見たとき、ゲート配線３は所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がゲート電極３ａとして機能してもよい。あるいは、基板１の法線方向から見たとき、ゲート配線３は、一定の幅で所定の方向に延びる複数の直線部分を有し、各直線部分の一部がＴＦＴ１０１のチャネル領域と重なって、ゲート電極３ａとして機能していてもよい。
　ソース電極１１ｓ及びドレイン電極１１ｄは、ソース配線１１と同じ導電膜から形成されている。本明細書では、ソース配線１１と同じ導電膜を用いて形成された層をまとめて「ソース配線層」と称する。従って、ソース配線層は、ソース配線１１、ソース電極１１ｓおよびドレイン電極１１ｄを含む。ソース電極１１ｓはソース配線１１と電気的に接続されている。ここでは、ソース電極１１ｓは、ソース配線１１と一体的に形成されている。ソース配線１１は所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がソース電極１１ｓとして機能してもよい。
　層間絶縁層１４および誘電体層１７は、ＴＦＴ１０１のドレイン電極１１ｄの表面に達する（ドレイン電極１１ｄを露出する）コンタクトホールＣＨ１を有している。ドレイン電極１１ｄと第２透明導電層１９ａとは、コンタクトホールＣＨ１内で接し、コンタクト部１０５を形成している。なお、本明細書では、「コンタクト部１０５」は、コンタクトホール全体を指すのではなく、ＴＦＴ１０１のドレイン電極１１ｄと透明導電層（例えば、第２透明導電層１９ａや後述するドレイン接続透明導電層１５ａ）とが接する部分を意味する。
　なお、図示するように、ゲート絶縁層５は、第１ゲート絶縁層５Ａと、その上に形成された第２ゲート絶縁層５Ｂとの積層構造を有していてもよい。また、半導体層７ａのうち少なくともチャネル領域となる領域を覆うように保護層９が形成されていてもよい。ソースおよびドレイン電極１１ｓ、１１ｄは、それぞれ、保護層９に設けられた開口部内で半導体層７ａと接していてもよい。
　層間絶縁層１４のうちＴＦＴ１０１側に位置する第１絶縁層１２は、例えば無機絶縁層であり、ドレイン電極１１ｄの一部と接するように形成されている。第１絶縁層１２は、パッシベーション層として機能する。第１絶縁層１２の上に形成された第２絶縁層１３は、有機絶縁膜であってもよい。なお、図示する例では、層間絶縁層１４は２層構造を有するが、第１絶縁層１２のみからなる単層構造であってもよいし、３層以上の積層構造を有してもよい。
　第１透明導電層１５は、例えば共通電極として機能する。第１透明導電層１５は、開口部１５ｐを有している。基板１の法線方向から見たとき、コンタクトホールＣＨ１は、開口部１５ｐの内部に配置されている。第１透明導電層１５の開口部１５ｐ側の側面は誘電体層１７によって覆われており、コンタクトホールＣＨ１の側壁に露出していない。この例では、第１透明導電層１５は、各画素において略全体を占めている。第１透明導電層１５の外縁は、各画素の外縁（各画素において可視光が透過する領域の外縁）と略整合していてもよい。第１透明導電層１５は、画素内において、コンタクト部１０５を形成するための開口部以外の開口部を有していないことが好ましい。
　第２透明導電層１９ａは、例えば画素電極として機能する。この例では、第２透明導電層１９ａは、画素毎に分離されている。また、スリット状の複数の開口部を有している。
　基板１の法線方向から見たとき、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置されている。このため、これらの導電層１５、１９ａの重なる部分には容量が形成される。この容量は、表示装置における補助容量としての機能を有することが可能である。第２透明導電層１９ａは、コンタクトホールＣＨ１内のコンタクト部１０５で、ＴＦＴ１０１のドレイン電極１１ｄと接している。
　基板１の法線方向から見たとき、コンタクト部１０５の少なくとも一部はゲート配線層（ここではゲート配線３またはゲート電極３ａ）と重なるように配置されている。
　ここで、図２（ａ）を用いて、コンタクト部１０５およびコンタクトホールＣＨ１の形状を説明する。図２（ａ）には、第１透明導電層１５、誘電体層１７、および第２絶縁層１３の開口部の輪郭の一例を、それぞれ線１５ｐ、１７ｐ、１３ｐで示している。
　なお、本明細書では、各層に形成された開口部の側面が基板１に垂直ではなく、開口部の大きさが深さに応じて変化する場合（例えばテーパー形状を有する場合）には、開口部が最も小さくなる深さにおける輪郭を「開口部の輪郭」とする。従って、図２（ａ）において、例えば第２絶縁層１３の開口部１３ｐの輪郭は、第２絶縁層１３の底面（第２絶縁層１３と第１絶縁層１２との界面）における輪郭である。
　開口部１７ｐ、１３ｐは、何れも、第１透明導電層１５の開口部１５ｐの内部に配置されている。このため、コンタクトホールＣＨ１の側壁には、第１透明導電層１５は露出されず、コンタクト部１０５では、第２透明導電層１９ａとドレイン電極１１ｄとのみが電気的に接続される。開口部１７ｐ、１３ｐは、少なくとも一部が重なるように配置されている。これらの開口部１７ｐ、１３ｐの重なる部分が、ドレイン電極１１ｄと接する第１絶縁層１２の開口部１２ｐに相当する。本実施形態では、誘電体層１７の開口部１７ｐの輪郭の少なくとも一部は、第２絶縁層１３の開口部１３ｐの輪郭の内部に位置するように、開口部１７ｐ、１３ｐが配置される。図示する例では、誘電体層１７の開口部１７ｐと第２絶縁層１３の開口部１３ｐとは部分的に重なっており、開口部１７ｐの輪郭の左側の辺の一部が開口部１３ｐの輪郭の内部に位置している。
　後述するように、コンタクトホールＣＨ１は、誘電体層１７と第１絶縁層１２とを同時にエッチングすることによって形成されている。このため、第１絶縁層１２の開口部１２ｐ側の側面（以下、「開口部の側面」と略する場合がある。）の少なくとも一部は、誘電体層１７の開口部１７ｐ側の側面と整合する（図２（ｂ）に示すコンタクトホールＣＨ１の左側の側壁）。なお、本明細書において、異なる２以上の層の「側面が整合する」とは、これらの層の側面が垂直方向に面一である場合のみでなく、これらの層の側面が連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、同一のマスクを用いて、これらの層をエッチングすること等によって得られる。
　誘電体層１７と第１絶縁層１２とのエッチングは、層間絶縁層１４を構成する他の絶縁層（ここでは第２絶縁層１３）がエッチングされない条件で行ってもよい。例えば第２絶縁層１３として有機絶縁膜を用いる場合、第２絶縁層１３に開口部１３ｐを形成した後、第２絶縁層１３をエッチングマスクとして、誘電体層１７および第１絶縁層１２のエッチングを行ってもよい。これにより、第１絶縁層１２の開口部１２ｐ側の側面の一部は、第２絶縁層１３の開口部１３ｐ側の側面と整合する（図２（ｂ）に示すコンタクトホールＣＨ１の右側の側壁）。なお、後述するが、第２絶縁層１３の開口部１３ｐと誘電体層１７の開口部１７ｐとの配置関係によっては、第１絶縁層１２の開口部１２ｐの側面全体が、誘電体層１７の開口部１７ｐの側面と整合する場合や、第２絶縁層１３の開口部１３ｐの側面と整合する場合がある。
　このようなコンタクト部１０５は、例えば次のような方法で形成される。まず、基板１上に、ＴＦＴ１０１を形成する。次いで、ＴＦＴ１０１を覆うように、ＴＦＴ１０１のドレイン電極１１ｄと少なくとも接する第１絶縁層１２を形成する。次いで、第１絶縁層１２の上に、開口部１５ｐを有する第１透明導電層１５を形成する。この後、第１透明導電層１５の上および開口部１５ｐ内に、誘電体層１７を形成する。続いて、開口部１５ｐ内において、誘電体層１７および第１絶縁層１２を同時にエッチングしてコンタクトホールＣＨ１を形成し、ドレイン電極１１ｄの表面を露出させる。次いで、誘電体層１７の上およびコンタクトホールＣＨ１内に、ドレイン電極１１ｄの表面と接するように、第２透明導電層１９ａを形成する。なお、図示する例のように、第１絶縁層１２を形成した後、第１透明導電層１５を形成する前に、例えば有機絶縁膜を用いて第２絶縁層１３を形成してもよい。コンタクト部１０５のより具体的な製造工程について後述する。
　本実施形態におけるコンタクト部１０５は上記の構成を有するので、本実施形態によると、次のような利点が得られる。
　（１）コンタクト部１０５の縮小化
　従来の構成（例えば特許文献２に開示された構成）によると、ドレイン電極と共通電極とを接続するコンタクト部と、共通電極と画素電極とを接続するコンタクト部とを別個に形成する必要があり、コンタクト部に要する面積を小さくできないという問題がある。また、１つのコンタクトホール内で、ドレイン電極を、共通電極を介して画素電極と接続させようとすると、コンタクトホール内に２層の透明導電層が配置されることになり、コンタクトホールに要する面積は大きくなる。
　これに対し、本実施形態によると、コンタクトホールＣＨ１内には第１透明導電層１５が露出せず、コンタクトホールＣＨ１内で第２透明導電層１９ａとドレイン電極１１ｄとを直接接触させることができる。従って、より効率的なレイアウトが可能となり、従来よりもコンタクトホールＣＨ１およびコンタクト部１０５を縮小化できる。この結果、より高精細なＴＦＴ基板を実現できる。
　（２）コンタクト部１０５の配置による高透過率化
　特許文献１～３に開示された構造では、基板の法線方向から見たとき、ドレイン電極と画素電極とを接続するコンタクト部は、画素内の光を透過する領域内に配置され、ゲート配線とは重なっていない（例えば特許文献１の図１２、特許文献２の図１、特許文献３の図５など）。このため、コンタクト部に起因して、画素の開口率（透過率）が低下する。
　これに対し、本実施形態では、基板１の法線方向から見たとき、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとを接続するコンタクト部１０５は、ゲート配線層（例えばゲート配線３またはゲート電極３ａ）と重なるように配置されている。このため、コンタクト部１０５による開口率の低下を従来よりも抑えることが可能となり、高透過率化を実現できる、また、より高精細なＴＦＴ基板を得ることができる。なお、コンタクト部１０５は、ゲート配線３と重なっていなくてもよい。その場合でも、コンタクト部１０５の少なくとも一部がゲート配線層を構成する他の部分と重なっていれば、このような効果が得られる。ただし、コンタクト部１０５は、好ましくはゲート配線３またはゲート電極３ａと重なるように配置され、より好ましくはゲート配線３のうち所定の方向に延びる直線部分と重なるように配置される。
　本実施形態では、上記（１）で説明したようにコンタクト部１０５の面積を小さくできるので、ゲート配線３の幅を増大させることなく、コンタクト部１０５全体をゲート配線３と重なるように配置させることが可能である。これにより、より効果的に透過率を高めることができ、さらなる高精細化を図ることができる。
　さらに、コンタクト部１０５を形成しようとする領域において、ドレイン電極１１ｄの幅をゲート配線３の幅よりも十分に小さく設定し、ゲート配線３と重なるようにドレイン電極１１ｄ全体を配置することが好ましい。例えば、図２（ａ）に示す平面図において、ゲート電極３ａのエッジとドレイン電極１１ｄのエッジとの距離が２μｍ以上となるように、それぞれの電極パターンを設定してもよい。これにより、ドレイン電極１１ｄによる透過率の低下を抑制できる。その上、アライメントずれによるＣｇｄの変動を小さく抑えることができるので、液晶表示装置の信頼性を高めることが可能である。
　（３）ドレイン電極１１ｄの表面保護
　上述したように、本実施形態では、第１透明導電層１５の開口部１５ｐ内に、コンタクト部１０５が形成される。このため、上述したように、第１絶縁層１２でドレイン電極１１ｄの表面を覆った状態で誘電体層１７の形成まで行い、第２透明導電層１９ａを形成する直前に、誘電体層１７および第１絶縁層１２を同時にエッチングしてドレイン電極１１ｄを露出させることができる。このようなプロセスを用いると、ドレイン電極１１ｄを露出させた状態で複数工程を行う必要がなく、ドレイン電極１１ｄの表面に生じるプロセスダメージを抑制できる。この結果、より低抵抗で、安定したコンタクト部１０５を形成できる。
　（４）透明補助容量による高透過率化
　本実施形態では、第２透明導電層１９ａの少なくとも一部が、誘電体層１７を介して第１透明導電層１５と重なるように配置され、容量を形成している。この容量は補助容量として機能する。誘電体層１７の材料および厚さ、容量を形成する部分の面積などを適宜調整することにより、所望の容量を有する補助容量が得られる。このため、画素内に、例えばソース配線と同じ金属膜などを利用して補助容量を別途形成する必要がない。従って、金属膜を用いた補助容量の形成による開口率の低下を抑制できる。
　本実施形態において、ＴＦＴ１０１の活性層として用いる半導体層７ａは特に限定しないが、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体層（ＩＧＺＯ層）などの酸化物半導体層であることが好ましい。酸化物半導体はアモルファスシリコン半導体よりも高い移動度を有するので、ＴＦＴ１０１のサイズを低減できる。これに加えて、本実施形態の半導体装置に酸化物半導体ＴＦＴを適用すると、次のような利点がある。
　本実施形態では、コンタクト部１０５をゲート配線層（ここではゲート配線３）と重なるように配置し、画素の開口率を高めている。このため、従来よりもＣｇｄが大きくなる。通常、Ｃｇｄの画素容量に対する比：Ｃｇｄ／［Ｃｇｄ＋（ＣLC＋ＣCS）］は、所定の値未満に抑えるように設計されるため、Ｃｇｄが大きくなる分だけ、画素容量（ＣLC＋ＣCS）も増加させる必要が生じる。しかしながら、画素容量を大きくできたとしても、アモルファスシリコンＴＦＴでは、従来のフレーム周波数で書き込みできないという問題が生じる。このように、従来のアモルファスシリコンＴＦＴを用いた半導体装置では、コンタクト部をゲート配線と重なるように配置する構成は、表示装置に要求される他の特性と両立できないので実用的ではなく、そのような構成を採用することはなかった。
　これに対し、本実施形態では、上述した第１および第２透明導電層１５、１９ａと誘電体層１７とによって構成される補助容量を利用してＣCSを大きくする。なお、導電層１５、１９ａは何れも透明なので、そのような補助容量を形成しても透過率は低下しない。従って、画素容量を増加させることができるので、Ｃｇｄの画素容量に対する上記比を十分に小さく抑えることができる。さらに、本実施形態に酸化物半導体ＴＦＴを適用すると、画素容量が増加しても、酸化物半導体の移動度は高いので、従来と同等のフレーム周波数で書き込み可能である。従って、書き込み速度を維持し、Ｃｇｄ／［Ｃｇｄ＋（ＣLC＋ＣCS）］を十分小さく抑えつつ、コンタクト部１０５の面積に相当する分だけ開口率を高めることができる。
　本実施形態の半導体装置１００をＦＦＳモードの表示装置に適用する場合には、第２透明導電層１９ａは、画素毎に分離され、画素電極として機能する。各第２透明導電層１９ａ（画素電極）は、複数のスリット状の開口部を有することが好ましい。一方、第１透明導電層１５は、少なくとも、画素電極のスリット状の開口部の下に配置されていれば、画素電極の対向電極として機能し、液晶分子に横電界を印加させることができる。好ましくは、第１透明導電層１５は、各画素において、ゲート配線３やソース配線１１などの金属膜が形成されていない領域（光を透過する領域）の略全体を占めるように形成されている。本実施形態では、第１透明導電層１５は、画素の略全体（コンタクト部１０５を形成するための開口部１５ｐ以外）を占めている。これにより、第１透明導電層１５のうち第２透明導電層１９ａと重なる部分の面積を大きくできるので、補助容量の面積を増加させることができる。また、第１透明導電層１５が画素の略全体を占めていると、第１透明導電層１５よりも下に形成されている電極（または配線）からの電界が第１透明導電層１５によってシールドできるという利点が得られる。画素に対する第１透明導電層１５の占有面積は、例えば８０％以上であることが好ましい。
　なお、本実施形態の半導体装置１００は、ＦＦＳモード以外の動作モードの表示装置にも適用され得る。例えばＶＡモードなどの縦電界駆動方式の表示装置に適用し、第２透明導電層１９ａを画素電極として機能させ、画素内に透明な補助容量を形成するために、画素電極とＴＦＴ１０１との間に、誘電体層１７および第１透明導電層１５を形成してもよい。
　＜ＣＯＭ－Ｇ接続部形成領域１０４Ｒ＞
　図３（ａ）および（ｂ）は、それぞれ、本実施形態におけるＣＯＭ－Ｇ接続部形成領域１０４Ｒの一部を示す平面図および断面図である。
　ＣＯＭ－Ｇ接続部形成領域１０４Ｒに形成される各ＣＯＭ－Ｇ接続部１０４では、下部導電層３ｃｇと、例えば共通電極である第１透明導電層１５と同じ導電膜から形成された下部透明接続層１５ｃｇとを、上部透明接続層１９ｃｇを介して接続する。下部導電層３ｃｇは、ゲート配線層を構成する、すなわちゲート配線３と同じ導電膜から形成されていてもよい。上部透明接続層１９ｃｇは、例えば画素電極である第２透明導電層１９ａと同じ導電膜から形成されていてもよい。
　具体的な構造を説明する。ＣＯＭ－Ｇ接続部１０４は、下部導電層３ｃｇと上部透明接続層１９ｃｇとを接続するためのＰｉｘ－Ｇ接続部と、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとを接続するためのＣＯＭ－Ｐｉｘ接続部とを有している。
　ＣＯＭ－Ｇ接続部１０４は、基板１上に形成された下部導電層３ｃｇと、下部導電層３ｃｇを覆うように延設されたゲート絶縁層５および保護層９と、ゲート絶縁層５および保護層９に設けられた開口部９ｕ内で下部導電層３ｃｇと接する上部導電層１１ｃｇと、上部導電層１１ｃｇを覆うように延設された層間絶縁層１４および誘電体層１７と、層間絶縁層１４と誘電体層１７との間に、第１透明導電層と同一の透明導電膜から形成された下部透明接続層１５ｃｇと、誘電体層１７の上に、第２透明導電層１９ａと同一の透明導電膜から形成された上部透明接続層１９ｃｇとを備えている。上部透明接続層１９ｃｇは、層間絶縁層１４および誘電体層１７に形成されたコンタクトホールＣＨ２内で上部導電層１１ｃｇと接している（Ｐｉｘ－Ｇ接続部）。このＰｉｘ－Ｇ接続部が形成される領域には、下部透明接続層１５ｃｇは形成されていない。また、上部透明接続層１９ｃｇは、誘電体層１７に形成された開口部（コンタクトホール）１７ｖ内で下部透明接続層１５ｃｇと接している（ＣＯＭ－Ｐｉｘ接続部）。
　このように、ＣＯＭ－Ｇ接続部１０４では、上部導電層１１ｃｇと下部透明接続層１５ｃｇとが直接接触せず、上部透明接続層１９ｃｇを介して接続される。これにより、前述したように、第１絶縁層１２および誘電体層１７を同時にエッチングするプロセスを利用してＴＦＴ１０１を形成した場合であっても、下部導電層３ｃｇと下部透明接続層１５ｃｇとの電気的な接続を確保できる。なお、この構成によると、下部導電層３ｃｇと下部透明接続層１５ｃｇとが直接接する構成よりも、ＣＯＭ－Ｐｉｘ接続部の分だけ、ＣＯＭ－Ｇ接続部１０４の要する面積が大きくなる。
　本実施形態では、下部透明接続層１５ｃｇは、共通電極である第１透明導電層１５と接続されている。例えば下部透明接続層１５ｃｇと第１透明導電層１５とは一体的に形成されている。下部導電層３ｃｇは、ＣＯＭ信号用配線ＧCOM（図１）の一部であってもよいし、ＣＯＭ信号用配線ＧCOMに接続されていてもよい。従って、第１透明導電層１５は、ＣＯＭ－Ｇ接続部１０４を介して、ＣＯＭ信号用配線ＧCOMと電気的に接続される。なお、ＣＯＭ信号用配線ＧCOMは、端子部１０２によって外部配線に接続されており、外部から所定のＣＯＭ信号が入力される。
　ゲート絶縁層５および保護層９に設けられる開口部９ｕは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｕ側の側面は整合する。また、開口部９ｕの周縁において、下部導電層３ｃｇと上部導電層１１ｃｇとの間に、これらの絶縁層５、９が存在することが好ましい。なお、図示する例では、上部導電層１１ｃｇは、下部導電層３ｃｇの上面および端面と接するように配置されているが、後述するように、上部導電層１１ｃｇは下部導電層３ｃｇの上面でのみ接してもよい。
　コンタクトホールＣＨ２は、前述したコンタクト部１０５を形成するためのコンタクトホールＣＨ１と同様に、誘電体層１７と第１絶縁層１２とを一括してエッチングすることによって形成され得る。誘電体層１７の開口部１７ｕ、第２絶縁層１３の開口部１３ｕ、および、第１絶縁層１２の開口部１２ｕの形状や配置は、前述したコンタクト部１０５における各層の開口部の形状や配置と同じであってもよい。例えば開口部１７ｕの輪郭の少なくとも一部は、開口部１３ｕの内部に配置される。これにより、コンタクトホールＣＨ２の側壁において、第１絶縁層１２の開口部１２ｕの側面の少なくとも一部は、誘電体層１７の開口部１７ｕの側面と整合する。
　＜Ｓ－Ｇ接続部形成領域１０３Ｒ＞
　図４（ａ）および（ｂ）は、それぞれ、本実施形態におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す平面図および断面図である。
　Ｓ－Ｇ接続部形成領域１０３Ｒに形成される各Ｓ－Ｇ接続部１０３は、基板１上に形成された下部導電層３ｓｇと、下部導電層３ｓｇを覆うように延設されたゲート絶縁層５および保護層９と、これらの絶縁層５、９に設けられた開口部９ｒ内で下部導電層３ｓｇと接する上部導電層１１ｓｇと、上部導電層１１ｓｇを覆うように延設された層間絶縁層１２、１３および誘電体層１７とを備えている。
　本実施形態におけるＳ－Ｇ接続部１０３は、下部導電層３ｓｇと上部導電層１１ｓｇとが直接接触する構造を有する。従って、例えば画素電極に用いられる透明導電膜などの他の導電層を介して下部導電層３ｓｇと上部導電層１１ｓｇとを接続させる構造と比べて、サイズが小さく、低抵抗なＳ－Ｇ接続部１０３を形成できる。
　下部導電層３ｓｇは、例えばゲート配線３と同じ導電膜から形成されている。上部導電層１１ｓｇは、例えばソース配線１１と同じ導電膜から形成されている。言い換えると、ゲート配線層は下部導電層３ｓｇを含み、ソース配線層は上部導電層１１ｓｇを含む。本実施形態では、上部導電層１１ｓｇがソース配線１１に接続され、かつ、下部導電層３ｓｇが端子部（ソース端子部）１０２の下部導電層３ｔと接続されている。これにより、ソース配線１１を、Ｓ－Ｇ接続部１０３を介して端子部１０２と接続できる。
　ゲート絶縁層５および保護層９に設けられた開口部９ｒは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｒ側の側面は整合する。
　Ｓ－Ｇ接続部１０３では、開口部９ｒの周縁において、下部導電層３ｓｇと上部導電層１１ｓｇとの間に絶縁層（ここではゲート絶縁層５および保護層９）が存在することが好ましい。図示する例では、上部導電層１１ｓｇは、下部導電層３ｓｇの上面および端面と接するように配置されているが、後述するように、上部導電層１１ｓｇは下部導電層３ｓｇの上面でのみ接してもよい。
　本実施形態におけるＳ－Ｇ接続部１０３によると、メタル同士（下部導電層３ｓｇおよび上部導電層１１ｓｇ）を直接接触させることができるので、例えば透明導電膜を介してこれらのメタルを接続する場合と比べて、Ｓ－Ｇ接続部１０３の抵抗を低く抑えることができる。また、Ｓ－Ｇ接続部１０３のサイズを低減できるので、さらなる高精細化に寄与できる。
　＜端子部形成領域１０２Ｒ＞
　図５（ａ）および（ｂ）は、それぞれ、本実施形態における端子部形成領域１０２Ｒの一部を示す平面図および断面図である。
　端子部形成領域１０２Ｒに形成される各端子部１０２は、基板１上に形成された下部導電層３ｔと、下部導電層３ｔを覆うように延設されたゲート絶縁層５および保護層９と、ゲート絶縁層５および保護層９に設けられた開口部９ｑ内で下部導電層３ｔと接する上部導電層１１ｔと、上部導電層１１ｔを覆うように延設された第１絶縁層１２および誘電体層１７と、第１絶縁層１２および誘電体層１７に設けられた開口部１７ｑ内で上部導電層１１ｔと接する外部接続層１９ｔとを備えている。端子部１０２では、上部導電層１１ｔを介して、外部接続層１９ｔと下部導電層３ｔとの電気的な接続が確保される。
　図示する例では、下部導電層３ｔは、例えばゲート配線３と同じ導電膜から形成されている。下部導電層３ｔは、ゲート配線３と接続されていてもよい（ゲート端子部）。あるいは、Ｓ－Ｇ接続部を介してソース配線１１と接続されていてもよい（ソース端子部）。上部導電層１１ｔは、例えばソース配線１１と同じ導電膜から形成されている。外部接続層１９ｔは、第２透明導電層１９と同じ導電膜から形成されていてもよい。
　ゲート絶縁層５および保護層９の開口部９ｑは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｑ側の側面は整合する。
　第１絶縁層１２および誘電体層１７の開口部１７ｑは、誘電体層１７と第１絶縁層１２とを同時にエッチングすることによって形成されていることが好ましい。その場合、誘電体層１７および第１絶縁層１２の開口部１７ｑ側の側面は整合する。
　端子部１０２では、開口部９ｑの周縁において、下部導電層３ｔと上部導電層１１ｔとの間に絶縁層（ここではゲート絶縁層５および保護層９）が存在することが好ましい。同様に、開口部１３ｑの周縁において、上部導電層１１ｔと外部接続層１９ｔとの間に絶縁層（ここでは第１絶縁層１２および誘電体層１７）が存在することが好ましい。このような構成により、冗長構造を実現できるので、信頼性の高い端子部１０２を形成できる。
　＜液晶表示装置の構成＞
　ここで、本実施形態の半導体装置１００を用いた液晶表示装置の構成を説明する。図２４は、本実施形態の液晶表示装置１０００を例示する模式的な断面図である。
　図２４に示すように、液晶表示装置１０００は、液晶層９３０を挟んで互いに対向するＴＦＴ基板１００（実施形態１の半導体装置１００に対応）および対向基板９００と、ＴＦＴ基板１００および対向基板９００のそれぞれの外側に配置された偏光板９１０および９２０と、表示用の光をＴＦＴ基板１００に向けて出射するバックライトユニット９４０とを備えている。ＴＦＴ基板１００では、第２透明導電層１９ａは画素毎に離間し、画素電極として機能する。各画素電極にはスリット（図示せず）が設けられている。第１透明導電層１５は、少なくとも画素電極のスリットの下方に、誘電体層１７を介して存在し、共通電極として機能する。
　図示していないが、ＴＦＴ基板１００の周辺領域には、複数の走査線（ゲートバスライン）を駆動する走査線駆動回路、および複数の信号線（データバスライン）を駆動する信号線駆動回路が配置されている。走査線駆動回路及び信号線駆動回路は、ＴＦＴ基板１００の外部に配置された制御回路に接続されている。制御回路による制御に応じて、走査線駆動回路からＴＦＴのオン－オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路から表示信号（画素電極である第２透明導電層１９ａへの印加電圧）が、複数の信号線に供給される。また、図１を参照しながら前述したように、共通電極である第１透明導電層１５には、ＣＯＭ信号用配線を介してＣＯＭ信号が供給される。
　対向基板９００は、カラーフィルタ９５０を備えている。カラーフィルタ９５０は、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。
　液晶表示装置１０００では、ＴＦＴ基板１００の共通電極である第１透明導電層１５と画素電極である第２透明導電層１９ａとの間に与えられる電位差に応じて、液晶層９３０の液晶分子が画素毎に配向し、表示がなされる。
　＜半導体装置１００の製造方法＞
　以下、図面を参照しながら、本実施形態の半導体装置１００の製造方法の一例を説明する。
　ここでは、基板１上に、図２～図５を参照しながら前述した構成を有するＴＦＴ１０１、コンタクト部１０５、端子部１０２、Ｓ－Ｇ接続部１０３およびＣＯＭ－Ｇ接続部１０４を同時に形成する方法を例に説明する。なお、本実施形態の製造方法は、以下に説明する例に限定されない。また、ＴＦＴ１０１、コンタクト部１０５、端子部１０２、Ｓ－Ｇ接続部１０３およびＣＯＭ－Ｇ接続部１０４のそれぞれの構成も、適宜変更可能である。
　図６は、本実施形態の半導体装置１００の製造方法のフローを示す図である。この例では、ＳＴＥＰ１～８でそれぞれマスクを使用しており、合計８枚のマスクを用いる。
　図７～図９は、トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＡ－Ａ’線に沿った断面を示している。
　図１０～図１２は、端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＢ－Ｂ’線に沿った断面を示している。
　図１３～図１５は、Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＣ－Ｃ’線に沿った断面を示している。
　図１６～図１８は、ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＤ－Ｄ’線に沿った断面を示している。
　なお、図７～図１８の（ａ１）および（ｂ１）は図６に示すＳＴＥＰ１に対応している。同様にして、図７～図１８の（ａ２）～（ａ８）および（ｂ２）～（ｂ８）は、それぞれ、ＳＴＥＰ２～８に対応している。
　ＳＴＥＰ１：ゲート配線形成工程（図７、図１０、図１３および図１６の（ａ１）、（ｂ１））
　まず、基板１上に、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。ゲート配線用金属膜は、基板１の上にスパッタ法などによって形成される。
　次いで、ゲート配線用金属膜をパターニングすることにより、ゲート配線３を含むゲート配線層を形成する。このとき、図７（ａ１）、（ｂ１）に示すように、トランジスタ形成領域１０１Ｒには、ゲート配線用金属膜のパターニングにより、ＴＦＴ１０１のゲート電極３ａをゲート配線３と一体的に形成する。この例では、ゲート配線３の一部がゲート電極３ａとなる。同様に、端子部形成領域１０２Ｒには端子部１０２の下部導電層３ｔ（図１０（ａ１）、（ｂ１））、Ｓ－Ｇ接続部形成領域１０３ＲにはＳ－Ｇ接続部１０３の下部導電層３ｓｇ（図１３（ａ１）、（ｂ１））、ＣＯＭ－Ｇ接続部形成領域１０４ＲにはＣＯＭ－Ｇ接続部１０４の下部導電層３ｃｇを形成する（図１６（ａ１）、（ｂ１））。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート配線用金属膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、Ｃｕ（銅）／Ｔｉ（チタン）からなる積層膜を用いる。上層であるＣｕ層の厚さは例えば３００ｎｍ、下層であるＴｉ層の厚さは例えば３０ｎｍである。パターニングは、公知のフォトリソグラフィ法によって、レジストマスク（図示せず）を形成した後、レジストマスクで覆われていない部分のゲート配線用金属膜を除去することによって行われる。パターニングの後、レジストマスクは除去される。
　ＳＴＥＰ２：ゲート絶縁層・半導体層形成工程（図７、図１０、図１３、図１６の（ａ２）、（ｂ２））
　次に、図７、図１０、図１３および図１６の（ａ２）、（ｂ２）に示すように、基板１上に、ゲート電極３ａ、下部導電層３ｔ、３ｓｇ、３ｃｇを覆うように、ゲート絶縁層５を形成する。この後、ゲート絶縁層５の上に半導体膜を形成し、これをパターニングすることにより、半導体層７ａを形成する。半導体層７ａは、トランジスタ形成領域１０１Ｒにおいて、少なくとも一部がゲート電極３ａ（ここではゲート電極３ａはゲート配線３の一部である）と重なるように配置される。基板１の法線方向から見たとき、半導体層７ａは、その全体が、ゲート絶縁層５を介してゲート配線層、好ましくはゲート配線３と重なるように配置されてもよい。図示するように、端子部、Ｓ－Ｇ接続部およびＣＯＭ－Ｇ接続部形成領域１０２Ｒ、１０３Ｒ、１０４Ｒでは、半導体膜は除去されてもよい。
　ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、第１ゲート絶縁層５Ａを下層、第２ゲート絶縁層５Ｂを上層とする２層構造のゲート絶縁層５を形成する。第１ゲート絶縁層５Ａは、例えば厚さが３００ｎｍのＳｉＮｘ膜であり、第２ゲート絶縁層５Ｂは、例えば厚さが５０ｎｍのＳｉＯ2膜であってもよい。これらの絶縁層５Ａ、５Ｂは、例えばＣＶＤ法を用いて形成される。
　なお、半導体層７ａとして酸化物半導体層を用いる場合、積層膜を用いてゲート絶縁層５を形成するときには、ゲート絶縁層５の最上層（すなわち半導体層に接する層）は、酸素を含む層（例えばＳｉＯ2などの酸化物層）であることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。
　半導体層７ａは特に限定せず、アモルファスシリコン半導体層やポリシリコン半導体層であってもよい。本実施形態では、半導体層７ａとして酸化物半導体層を形成する。例えばスパッタ法を用いて、厚さが３０ｎｍ以上２００ｎｍ以下の酸化物半導体膜（図示せず）をゲート絶縁層５上に形成する。酸化物半導体膜は、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（ＩＧＺＯ膜）である。ここでは、酸化物半導体膜として、厚さが例えば５０ｎｍのＩＧＺＯ膜を形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、半導体層７ａを得る。半導体層７ａは、ゲート絶縁層５を介してゲート電極３ａと重なるように配置される。
　なお、ＩＧＺＯ膜におけるＩｎ、ＧａおよびＺｎの割合は上記に限定されず適宜選択され得る。ＩＧＺＯは、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ膜としては、ｃ軸が膜面に概ね垂直に配向した結晶質ＩＧＺＯ膜が好ましい。このようなＩＧＺＯ膜の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。また、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて半導体層７ａを形成してもよい。他の酸化物半導体膜は、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺn1－ｘO）又は酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドミウム（ＣｄＯ）などであってもよい。
　ＳＴＥＰ３：保護層およびゲート絶縁層のエッチング工程（図７、図１０、図１３、図１６の（ａ３）、（ｂ３））
　次に、図７、図１０、図１３および図１６の（ａ３）、（ｂ３）に示すように、半導体層７ａおよびゲート絶縁層５の上に、保護層（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）９を形成する。続いて、レジストマスク（図示せず）を用いて、保護層９およびゲート絶縁層５のエッチングを行う。このとき、保護層９およびゲート絶縁層５がエッチングされ、かつ、半導体層７ａがエッチングされないように、各層の材料に応じて、エッチング条件が選択される。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。
　これにより、図７（ａ３）および（ｂ３）に示すように、トランジスタ形成領域１０１Ｒにおいては、保護層９に、半導体層７ａのうちチャネル領域となる領域の両側をそれぞれ露出する開口部９ｐが形成される。このエッチングでは、半導体層７ａはエッチストッパとして機能する。なお、保護層９は少なくともチャネル領域となる領域を覆うようにパターニングされればよい。保護層９のうちチャネル領域上に位置する部分はチャネル保護膜として機能する。例えば、後のソース・ドレイン分離工程において、半導体層７ａに生じるエッチングダメージを低減できるので、ＴＦＴ特性の劣化を抑制できる。
　一方、図１０（ａ３）および（ｂ３）に示すように、端子部形成領域１０２Ｒにおいては、保護層９およびゲート絶縁層５が一括してエッチングされる結果（ＧＩ／ＥＳ同時エッチング）、保護層９およびゲート絶縁層５に、下部導電層３ｔを露出する開口部９ｑが形成される。同様にして、図１３および図１６の（ａ３）、（ｂ３）に示すように、Ｓ－Ｇ接続部およびＣＯＭ－Ｇ接続部形成領域１０３Ｒ、１０４Ｒにおいても、保護層９およびゲート絶縁層５に、下部導電層３ｓｇ、３ｃｇの表面をそれぞれ露出する開口部９ｒ、９ｕが形成される。図示する例では、開口部９ｒ、９ｕは、下部導電層３ｓｇ、３ｃｇの上面と、端部の側面の一部とを露出するように形成される。
　保護層９は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜であってもよい。ここでは、ＣＶＤ法により、保護層９として、厚さが例えば１００ｎｍの酸化シリコン膜（ＳｉＯ2膜）を形成する。
　なお、半導体層７ａの種類などによっては保護層９を形成しなくてもよい。ただし、特に半導体層７ａが酸化物半導体層であれば、保護層９を形成することが好ましい。これにより、酸化物半導体層に生じるプロセスダメージを低減できる。保護層９として、ＳｉＯｘ膜（ＳｉＯ2膜を含む）などの酸化物膜を用いることが好ましい。酸化物半導体層に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損をより効果的に低減できる。ここでは、保護層９として、厚さが例えば１００ｎｍのＳｉＯ2膜を用いる。
　ＳＴＥＰ４：ソース・ドレイン形成工程（図８、図１１、図１４、図１７の（ａ４）、（ｂ４））
　次に、図８、図１１、図１４および図１７の（ａ４）、（ｂ４）に示すように、保護層９の上、および開口部９ｐ、９ｑ、９ｒ、９ｕ内に、ソース配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）１１を形成する。ソース配線用金属膜は、例えばスパッタ法などによって形成される。
　続いて、ソース配線用金属膜をパターニングすることにより、ソース配線（図示せず）を形成する。このとき、図８（ａ４）、（ｂ４）に示すように、トランジスタ形成領域１０１Ｒには、ソース配線用金属膜からソース電極１１ｓおよびドレイン電極１１ｄを形成する。ソース電極１１ｓおよびドレイン電極１１ｄは、それぞれ、開口部９ｐ内で半導体層７ａに接続される。このようにして、ＴＦＴ１０１を得る。
　また、端子部形成領域１０２Ｒには、ソース配線用金属膜から、開口部９ｑ内で下部導電層３ｔと接する上部導電層１１ｔを形成する（図１１（ａ４）、（ｂ４））。同様に、Ｓ－Ｇ接続部形成領域１０３Ｒには、開口部９ｒ内で下部導電層３ｓｇと接する上部導電層１１ｓｇを形成する（図１４（ａ４）、（ｂ４））。ＣＯＭ－Ｇ接続部形成領域１０４Ｒには、開口部９ｕ内で下部導電層３ｃｇと接する上部導電層１１ｃｇを形成する（図１７（ａ４）、（ｂ４））。
　ソース配線用金属膜の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、例えば、厚さが３０ｎｍのＴｉ層を下層とし、厚さが３００ｎｍのＣｕ層を上層とする積層膜を用いる。
　ＳＴＥＰ５：層間絶縁層形成工程（図８、図１１、図１４、図１７の（ａ５）、（ｂ５））
　次に、図８、図１１、図１４および図１７の（ａ５）、（ｂ５）に示すように、ＴＦＴ１０１および上部導電層１１ｔ、１１ｓｇ、１１ｃｇを覆うように第１絶縁層１２および第２絶縁層１３をこの順で形成する。本実施形態では、第１絶縁層１２として、例えばＣＶＤ法により、無機絶縁層（パッシベーション膜）を形成する。次いで、第１絶縁層１２の上に、第２絶縁層１３として、例えば有機絶縁層を形成する。この後、第２絶縁層１３のパターニングを行う。
　これにより、図８（ａ５）、（ｂ５）に示すように、トランジスタ形成領域１０１Ｒには、第２絶縁層１３のうちドレイン電極１１ｄの上方に位置する部分に、第１絶縁層１２を露出する開口部１３ｐを形成する。また、端子部形成領域１０２Ｒにおいては、第２絶縁層１３を除去する。その結果、上部導電層１１ｔは第１絶縁層１２のみによって覆われる（図１１（ａ５）、（ｂ５））。Ｓ－Ｇ接続部形成領域１０３Ｒでは、上部導電層１１ｓｇは、第１および第２絶縁層１２、１３の両方で覆われる（図１４（ａ５）、（ｂ５））。ＣＯＭ－Ｇ接続部形成領域１０４Ｒには、第２絶縁層１３のうち上部導電層１１ｃｇの上方に位置する部分に、第１絶縁層１２を露出する開口部１３ｕを形成する（図１７（ａ５）、（ｂ５））。
　第１絶縁層１２としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。なお、さらに他の膜質を有する絶縁性材料を用いてもよい。第２絶縁層１３は有機材料からなる層であることが好ましく、例えばポジ型の感光性樹脂膜であってもよい。本実施形態では、第１絶縁層１２として、厚さが例えば２００ｎｍのＳｉＯ2膜、第２絶縁層１３として、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を用いる。
　なお、これらの絶縁層１２、１３の材料は上記材料に限定されない。第１絶縁層１２をエッチングすることなく、第２絶縁層１３をエッチングできるように、各絶縁層１２、１３の材料及びエッチング条件を選択すればよい。従って、第２絶縁層１３は例えば無機絶縁層であっても構わない。
　ＳＴＥＰ６：第１透明導電層形成工程（図８、図１１、図１４および図１７の（ａ６）、（ｂ６））
　次に、絶縁層１３上および開口部１３ｐ、１３ｕ内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。
　図８（ａ６）、（ｂ６）に示すように、トランジスタ形成領域１０１Ｒにおいて、透明導電膜のパターニングにより、透明導電膜のうち開口部１３ｐ内および開口部１３ｐの周縁に位置する部分は除去される。なお、図８（ａ６）では、除去される部分をパターンを付して表している。他の図面でも、同様に除去される部分をパターンを付して表す場合がある。このようにして、開口部１５ｐを有する第１透明導電層１５が形成される。第１透明導電層１５の開口部１５ｐ側の端部は、絶縁層１３の上面上に位置する。言い換えると、基板１の法線方向から見たとき、絶縁層１３の開口部１３ｐは、第１透明導電層１５の開口部１５ｐの内部に配置される。
　なお、図８（ｂ６）からは分かりにくいが、本実施形態では、第１透明導電層１５は、画素内の開口部１５ｐ以外の部分の略全体を占めるように形成されている。
　また、端子部形成領域１０２ＲおよびＳ－Ｇ接続部形成領域１０３Ｒでは、透明導電膜を除去する（図１１および図１４の（ａ６）、（ｂ６））。
　ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいては、図１７（ａ６）、（ｂ６）に示すように、透明導電膜から下部透明接続層１５ｃｇが形成される。透明導電膜のうち、開口部１３ｕ内および開口部１３ｕの周縁に位置する部分は少なくとも除去され、下部透明接続層１５ｃｇの端部は、第２絶縁層１３の上面上に位置する。言い換えると、基板１の法線方向から見たとき、第２絶縁層１３の開口部１３ｕは、下部透明接続層１５ｃｇが形成されていない領域内に配置される。下部透明接続層１５ｃｇは、共通電極である第１透明導電層１５と一体的に形成されたものであってもよい。
　第１透明導電層１５および下部透明接続層１５ｃｇを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上２００ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　ＳＴＥＰ７：誘電体層形成工程（図９、図１２、図１５、図１８の（ａ７）、（ｂ７））
　次に、基板１の表面全体を覆うように、例えばＣＶＤ法により、誘電体層１７を形成する。次いで、誘電体層１７の上にレジストマスク（図示せず）を形成し、誘電体層１７および第１絶縁層１２のエッチングを行う。このとき、誘電体層１７および第１絶縁層１２がエッチングされ、かつ、第２絶縁層１３がエッチングされないように、各絶縁層の材料に応じて、エッチング条件を選択する。
　これにより、図９（ａ７）、（ｂ７）に示すように、トランジスタ形成領域１０１Ｒには、第１透明導電層１５上および開口部１３ｐ内に誘電体層１７が形成される。誘電体層１７は、第１透明導電層１５の開口部１５ｐ側の端部（側面）を覆うように形成される。次いで、誘電体層１７のうちドレイン電極１１ｄ上に位置する部分と、第１絶縁層１２のうちドレイン電極１１ｄ上に位置し、第２絶縁層１３によって覆われていない部分とを同時にエッチングする。この工程では、２層のパッシベーション膜（絶縁層１２、１７）が一括してエッチングされることから、本エッチング工程を「ＰＡＳ１／ＰＡＳ２同時エッチング」と称することもある。ＰＡＳ１／ＰＡＳ２同時エッチングの結果、誘電体層１７、第１および第２絶縁層１２、１３に、ドレイン電極１１ｄの表面を露出するコンタクトホールＣＨ１が形成される。コンタクトホールＣＨ１の側壁において、第１絶縁層１２の側面は、誘電体層１７および第２絶縁層１３のうち、より内側に位置する方の側面と整合する。
　この例では、基板１の法線方向から見たとき、誘電体層１７の開口部１７ｐは、第１透明導電層１５の開口部１５ｐの内部に位置し、かつ、開口部１３ｐと部分的に重なるように配置されている。これらの開口部１３ｐ、１５ｐの重なった部分で、ドレイン電極１１ｄが露出する。第１絶縁層１２の側面の一部は誘電体層１７と整合し、他の部分は第２絶縁層１３と整合している。
　また、図１２（ａ７）および（ｂ７）に示すように、端子部形成領域１０２Ｒでは、誘電体層１７および第１絶縁層１２が同時にエッチングされ（ＰＡＳ１／ＰＡＳ２同時エッチング）、上部導電層１１ｔの表面を露出する開口部１７ｑ（コンタクトホール）が形成される。開口部１７ｑの側壁において、第１絶縁層１２の側面と誘電体層１７の側面とは整合している。
　図１５（ａ７）および（ｂ７）に示すように、Ｓ－Ｇ接続部形成領域１０３Ｒでは、絶縁層１３の上に誘電体層１７が形成される。
　図１８（ａ７）および（ｂ７）に示すように、ＣＯＭ－Ｇ接続部形成領域１０４Ｒでは、まず、第２絶縁層１３および下部透明接続層１５ｃｇの上、および、開口部１３ｕ内に誘電体層１７が形成される。この後、誘電体層１７のうち下部透明接続層１５ｃｇ上に位置する部分と、上部導電層１１ｃｇ上に位置する部分とをエッチングにより除去する。このとき、第１絶縁層１２のうち上部導電層１１ｃｇの上に位置し、絶縁層１３によって覆われていない部分も同時にエッチングされる（ＰＡＳ１／ＰＡＳ２同時エッチング）。これにより、誘電体層１７に形成され、下部透明接続層１５ｃｇの表面を露出する開口部１７ｖ（コンタクトホール）と、誘電体層１７および絶縁層１２、１３に形成され、上部導電層１１ｃｇの表面を露出するコンタクトホールＣＨ２とを得る。コンタクトホールＣＨ２でも、コンタクト部１０５を形成するためのコンタクトホールＣＨ１と同様に、コンタクトホールＣＨ２の側壁において、第１絶縁層１２の側面は、誘電体層１７および第２絶縁層１３のうち、より内側に位置する方と整合する。
　この例では、基板１の法線方向から見たとき、誘電体層１７の開口部１７ｕは、第２絶縁層１３の開口部１３ｕと部分的に重なるように配置されている。これらの開口部１３ｕ、１７ｕの重なった部分で、上部導電層１１ｃｇが露出する。コンタクトホールＣＨ２の側壁において、第１絶縁層１２の側面の一部は誘電体層１７と整合し、他の部分は絶縁層１３と整合している。
　誘電体層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。本実施形態では、誘電体層１７は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量ＣCSが得られるように、誘電体層１７の材料や厚さを適宜選択することが好ましい。誘電体層１７の材料としては、誘電率と絶縁性の観点からＳｉＮｘが好適に用いられ得る。誘電体層１７の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。１５０ｎｍ以上であれば、より確実に絶縁性を確保できる。一方、４００ｎｍ以下であれば、より確実に所望の容量が得られる。本実施形態では、誘電体層１７として、例えば厚さが３００ｎｍのＳｉＮｘ膜を用いる。
　ＳＴＥＰ８：第２透明導電層形成工程（図９、図１２、図１５、図１８の（ａ８）、（ｂ８））
　続いて、誘電体層１７の上、コンタクトホールＣＨ１、ＣＨ２内、および開口部１７ｑ、１７ｖ内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。
　これにより、図９（ａ８）、（ｂ８）に示すように、トランジスタ形成領域１０１Ｒには、第２透明導電層１９ａが形成される。第２透明導電層１９ａは、コンタクトホールＣＨ１内でドレイン電極１１ｄと接する。また、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置される。なお、本実施形態では、第２透明導電層１９ａは、ＦＦＳモードの表示装置において画素電極として機能する。この場合、図９（ｂ８）に示すように、各画素において、第２透明導電層１９ａのうちゲート配線３と重なっていない部分に、複数のスリットが形成されてもよい。
　図１２（ａ８）および（ｂ８）に示すように、端子部形成領域１０２Ｒでは、透明導電膜から、端子部１０２の外部接続層１９ｔが形成される。外部接続層１９ｔは、開口部１７ｑ内において、上部導電層１１ｔと接続されている。
　図１８（ａ８）および（ｂ８）に示すように、ＣＯＭ－Ｇ接続部形成領域１０４Ｒでは、透明導電膜から上部透明接続層１９ｃｇが形成される。上部透明接続層１９ｃｇは、コンタクトホールＣＨ２および開口部１７ｖの両方を覆うパターンを有している。従って、コンタクトホールＣＨ２内で上部導電層１１ｃｇと接し、開口部１７ｖ内で下部透明接続層１５ｃｇと接する。これにより、下部透明接続層１５ｃｇを、上部透明接続層１９ｃｇおよび上部導電層１１ｃｇを介して、下部導電層３ｃｇと接続させることができる。
　第２透明導電層１９ａおよび上部透明接続層１９ｃｇを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上１５０ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　＜半導体装置１００の変形例＞
　・コンタクト部１０５のバリエーション
　半導体装置１００におけるコンタクト部１０５、端子部１０２、Ｓ－Ｇ接続部１０３およびＣＯＭ－Ｇ接続部１０４の構成は、上述した構成に限定されず、適宜変形され得る。
　以下、各部の変形例を説明する。なお、以下に示す変形例は、何れも、図６に示すフローに沿って製造され得る。
　図１９および図２０は、それぞれ、コンタクト部１０５（２）および１０５（３）を示す図であり、各図の（ａ）は断面図、（ｂ）は平面図である。
　これらの変形例のコンタクト部１０５（２）、１０５（３）は、何れも、図２に示す例と同様に、画素電極である第２透明導電層１９ａを形成する直前に、誘電体層１７および絶縁層１２を一括してエッチングする工程によって形成され得る。従って、ドレイン電極１１ｄの表面に生じるプロセスダメージを抑制できる。
　図１９に示すコンタクト部１０５（２）では、図１９（ｂ）の平面図から分かるように、基板１の法線方向から見たとき、誘電体層１７の開口部１７ｐの内部に、絶縁層１３の開口部１３ｐが配置されるように、各開口部１３ｐ、１７ｐを形成している。このため、図１９（ａ）に示すように、コンタクトホールＣＨ１（２）の側壁は、絶縁層１２、１３および誘電体層１７によって構成される。コンタクトホールＣＨ１（２）の側壁において、第１絶縁層１２の側面は第２絶縁層１３の側面と整合する。
　このような構成では、チャネル近傍に形成される第２絶縁層１３の開口部１３ｐのサイズを小さくできる。このため、開口部１３ｐから水分等が侵入し、ＴＦＴ１０１の特性が変化することを抑制できる。ただし、第２絶縁層１３のうち、誘電体層１７の開口部１７ｐによって露出する部分が、コンタクトホールＣＨ１（２）の形成時にエッチングダメージを受けやすく、表面あれなどを生じるおそれがある。また、誘電体層１７のパターンエッジ（開口部１７ｐの端部）は、下地である第２絶縁層１３のエッチングダメージにより、高い精度でテーパー形状を制御しにくい。これは、接続抵抗値を高める要因になるおそれがある。
　図２０に示すコンタクト部１０５（３）では、図２０（ｂ）の平面図から分かるように、基板１の法線方向から見たとき、第２絶縁層１３の開口部１３ｐの輪郭の内部に、誘電体層１７の開口部１７ｐ全体が配置されるように、各開口部１３ｐ、１７ｐを形成している。このため、図２０（ａ）に示すように、コンタクトホールＣＨ１（３）の側壁は、第１絶縁層１２および誘電体層１７によって構成される。第２絶縁層１３はコンタクトホールＣＨ１（３）の側壁に露出しない。また、コンタクトホールＣＨ１（３）の側壁において、第１絶縁層１２の側面は誘電体層１７の側面と整合する。
　このような構成では、誘電体層１７および第１絶縁層１２を一括してエッチングする工程（ＰＡＳ１／ＰＡＳ２同時エッチング）により、コンタクトホールＣＨ１（３）のテーパー形状を安定的に形成できる。従って、接続抵抗値をより確実に低く抑えることができる。一方、チャネル近傍に形成される第２絶縁層１３の開口部１３ｐのサイズが大きくなるので、開口部１３ｐから水分等が侵入し、ＴＦＴ１０１の特性が変化するおそれがある。
　なお、図２（ａ）および（ｂ）を参照しながら前述した構成では、基板１の法線方向から見たとき、誘電体層１７の開口部１７ｐの輪郭と、絶縁層１３の開口部１３ｐの輪郭とが２点で交差するように、各開口部１３ｐ、１７ｐを形成している。
　このような構成では、上述した変形例のコンタクト部１０５（２）、（３）の両方のメリットが得られる。すなわち、チャネル近傍に形成される第２絶縁層１３の開口部１３ｐのサイズを比較的小さくできるので、水分などの侵入が抑制される。また、誘電体層１７および第１絶縁層１２を一括してエッチングすることにより、コンタクトホールＣＨ１のテーパー形状を安定的に形成できるので、接続抵抗を小さく抑えることが可能である。さらに、コンタクト部１０５（２）、１０５（３）に比べて、コンタクト部１０５の占有サイズを小さくできる。ただし、第２絶縁層１３と誘電体層１７とのパターンずれにより、コンタクトホールＣＨ１によって露出されるドレイン電極１１ｄの面積が小さくなり、抵抗値が悪化するおそれもある。
　このように、図２、図１９および図２０に示すコンタクト部１０５、１０５（２）、１０５（３）の構成は、それぞれ、メリットを有する。半導体装置１００の用途やサイズに応じて、どのような構成にするかを適宜選択され得る。
　・ＣＯＭ－Ｇ接続部１０４のバリエーションおよびＣＯＭ－Ｓ接続部
　図２１（ａ）は、ＣＯＭ－Ｇ接続部１０４のバリエーションを例示する平面図である。また、図２１（ｂ）は、ＣＯＭ－Ｓ接続部を例示する平面図である。また、図２１（ｃ）に示すＣＯＭ－Ｇ接続部１０４（２）は、図３に示すＣＯＭ－Ｇ接続部１０４と同じである。
　図２１（ａ）および（ｃ）に示すＣＯＭ－Ｇ接続部１０４（１）および１０４（２）は、何れも、下部透明接続層１５ｃｇと、ゲート配線３と同じ導電膜から形成されたＣＯＭ信号用配線ＧCOM（図１）とを接続するように構成されている。一方、図２１（ｂ）に示すＣＯＭ－Ｓ接続部１０４’は、下部透明接続層１５ｃｇと、ソース配線１１と同じ導電膜から形成されたＣＯＭ信号用配線ＳCOM（図１）とを接続するように構成されている。言い換えると、ゲート配線層はＣＯＭ信号用配線ＧCOMを含み、ソース配線層はＣＯＭ信号用配線ＳCOMを含む。
　これらのＣＯＭ－Ｇ接続部１０４（１）、１０４（２）、およびＣＯＭ－Ｓ接続部１０４’は、何れも、上部透明接続層１９ｃｇを利用して、ゲート配線用金属膜から形成された下部導電層３ｃｇあるいはソース配線用金属膜から形成された上部導電層１１ｃｇと、下部透明接続層１５ｃｇとを電気的に接続する構造を有している。また、上部透明接続層１９ｃｇを形成する直前に、誘電体層１７および絶縁層１２を一括してエッチングする工程によって形成され得る。
　図２１（ａ）に示すＣＯＭ－Ｇ接続部１０４（１）は、周辺領域において、例えば、基板の法線方向から見たとき、隣接するソース配線１１の間に配置される。この例では、ＣＯＭ－Ｇ接続部１０４（１）は、表示領域１２０と端子部（ソース端子部）１０２との間に形成されている。
　ＣＯＭ－Ｇ接続部１０４（１）は、基板１の法線方向から見たとき、下部導電層３ｃｇと上部導電層１１ｃｇとを接続するための接続部（Ｇ－Ｓ接続部）と、上部導電層１１ｃｇと上部透明接続層１９ｃｇとを接続する接続部（Ｓ－Ｐｉｘ接続部）と、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとを接続する接続部（Ｐｉｘ－ＣＯＭ接続部）との３つの部分に分かれたレイアウトを有している。下部導電層３ｃｇは、例えば図１に示すＣＯＭ信号用配線ＧCOMであり得る。Ｇ－Ｓ接続部では、下部導電層３ｃｇと上部導電層１１ｃｇとは、ゲート絶縁層５および保護層９に形成された開口部９ｕ内で接続されている。Ｓ－Ｐｉｘ接続部では、上部導電層１１ｃｇと上部透明接続層１９ｃｇとは、絶縁層１２、１３の開口部１３ｕおよび誘電体層１７の開口部１７ｕ内で接続されている。この例では、第２絶縁層１３の開口部１３ｕは、誘電体層１７の開口部１７ｕの内部に配置されている。従って、図１９を参照しながら前述したように、コンタクトホールの側壁は絶縁層１２、１３および誘電体層１７によって構成され、コンタクトホールの側壁において、第１絶縁層１２の側面は第２絶縁層１３の側面と整合している。Ｐｉｘ－ＣＯＭ接続部では、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとは、誘電体層１７の開口部１７ｖ内で接続されている。
　このような構成によると、誘電体層１７を形成する際のフォトレジストが、ゲート絶縁層５および保護層９に設けられた開口部９ｕの凹部に深く溜まり込むことを防止できる。この結果、露光・解像がしやすくなるという利点がある。一方、３つの部分に分けたレイアウトを有することから、ＣＯＭ－Ｇ接続部１０４（１）の占める面積が大きくなる。このため、周辺領域１１０のサイズに余裕がない場合には適用し難い。
　図２１（ｃ）に示すＣＯＭ－Ｇ接続部１０４（２）も、例えば表示領域１２０と端子部（ソース端子部）１０２との間に形成されている。この例では、Ｇ－Ｓ接続部とＳ－Ｐｉｘ接続部とを重ねて１つの接続部（Ｇ－Ｐｉｘ接続部）を形成している。このため、Ｇ－Ｐｉｘ接続部とＰｉｘ－ＣＯＭ接続部との２つの部分に分かれたレイアウトを有している。従って、図２１（ａ）に示すＣＯＭ－Ｇ接続部１０４（１）よりもレイアウト上縮小化できる。また、誘電体層１７の開口部１７ｕ、１７ｖをまとめて１つの開口部を形成してもよく、それにより、さらなる縮小化も可能である。しかしながら、誘電体層１７を形成する際のフォトレジストが、絶縁層５および保護層９に設けられた開口部９ｕの凹部に深く溜まり込み、その結果、露光・解像が困難となるおそれがある。これは、露光タクトの悪化の要因となり得る。
　図２１（ｂ）に示すＣＯＭ－Ｓ接続部１０４’は、例えば、表示領域１２０と端子部（ゲート端子部）１０２との間に形成されている。
　ＣＯＭ－Ｓ接続部１０４’は、基板１の法線方向から見たとき、上部導電層１１ｃｇと上部透明接続層１９ｃｇとを接続する接続部（Ｓ－Ｐｉｘ接続部）と、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとを接続する接続部（Ｐｉｘ－ＣＯＭ接続部）との２つの部分に分かれたレイアウトを有している。上部導電層１１ｃｇは、例えば図１に示すＣＯＭ信号用配線ＳCOMであり得る。Ｓ－Ｐｉｘ接続部では、上部導電層１１ｃｇと上部透明接続層１９ｃｇとは、絶縁層１２の開口部、絶縁層１３の開口部１３ｕおよび誘電体層１７の開口部１７ｕ内で接続されている。この例では、絶縁層１３の開口部１３ｕは、誘電体層１７の開口部１７ｕと交差するように配置されている。従って、絶縁層１２の開口部は、これらの開口部１３ｕ、１７ｕの重なった部分に形成される。従って、コンタクトホールの側壁において、絶縁層１２の側面の一部は絶縁層１３の側面と整合し、他の部分は誘電体層１７の側面と整合する。Ｐｉｘ－ＣＯＭ接続部では、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとは、誘電体層１７の開口部１７ｖ内で接続されている。
　このように、ＣＯＭ－Ｓ接続部１０４’では、ＣＯＭ－Ｇ接続部１０４（１）と同様に、誘電体層１７を形成する際のフォトレジストが、絶縁層５および保護層９に設けられた開口部９ｕの凹部に深く溜まり込むことを防止できる。その上、Ｇ－Ｓ接続部を形成しなくてもよいので、ＣＯＭ－Ｇ接続部１０４（１）よりも縮小化できる。ただし、周辺領域の配線構造に制限がかかる。例えば、ＣＯＭ信号用配線の少なくとも一部がソース配線１１と同じ導電膜から形成されていること（ＣＯＭ－Ｓ、Ｇ接続部形成領域以外の領域で、ＣＯＭ信号用配線ＧCOMからつなぎ変えられていてもよい）、ＣＯＭ－Ｓ接続部１０４’が形成されるＣＯＭ信号用配線ＳCOMと交差する他の信号配線は何れもゲート配線３と同じ導電膜から形成されていること（ソース配線１１と同層の他の信号配線が、ＣＯＭ－Ｓ接続部１０４’が形成される領域内のみ、ゲート配線３と同層に切り替えられていてもよい）が必要となる。
　・Ｓ－Ｇ接続部１０３のバリエーション
　図２２（ａ）および（ｂ）は、それぞれ、Ｓ－Ｇ接続部１０３のバリエーションを例示する平面図である。ただし、図２２（ａ）に示すＳ－Ｇ接続部１０３（１）は、図４に示すＳ－Ｇ接続部１０３と同じである。
　図２２（ａ）に示すＳ－Ｇ接続部１０３（１）では、ゲート絶縁層５および保護層９に、下部導電層３ｓｇの上面および側面（端面）を露出するように開口部９ｒを形成する。従って、下部導電層３ｓｇの上面のみでなく側面も上部導電層１１ｓｇとの接続に寄与する。これに対し、図２２（ｂ）に示すＳ－Ｇ接続部１０３（２）では、ゲート絶縁層５および保護層９に、下部導電層３ｓｇの上面が露出し、側面（端面）が露出しないように開口部９ｒを形成する。このため、下部導電層３ｓｇの上面のみが上部導電層１１ｓｇとの接続に寄与する。
　Ｓ－Ｇ接続部１０３（１）は、例えば積層膜を用いてゲート配線３および下部導電層３ｓｇを形成する場合に好適に用いられ得る。そのような場合、積層膜の最下層となる金属膜には、通常、酸化や腐食に強く、接続安定性に優れた材料が用いられる。従って、下部導電層３ｓｇの側面を露出するように開口部９ｒを形成することにより、下部導電層３ｓｇの最下層の金属膜と上部導電層１１ｓｇとの接続経路を確保できる。従って、低抵抗で安定した接続部を形成できる。ただし、Ｓ－Ｇ接続部に要求される抵抗値によっては、下部導電層３ｓｇと上部導電層１１ｓｇとの接触面積を確保するために、下部導電層３ｓｇの周縁の長さ（エッジ周囲長）を長くするなどの工夫が必要となる。このため、Ｓ－Ｇ接続部のサイズが大きくなり、レイアウト上不利となる場合がある。
　Ｓ－Ｇ接続部１０３（２）は、上記のＳ－Ｇ接続部１０３（１）と比べて、下部導電層３ｓｇと上部導電層１１ｓｇとの接触面積を大きくできるので、Ｓ－Ｇ接続部のサイズを小さくできる。下部導電層３ｓｇ（すなわちゲート配線層）の表面を構成する材料が、接続安定性に優れた材料を含んでいる場合に、この構成を適用すると特に有利である。
　・端子部１０２のバリエーション
　図２３（ａ）～（ｅ）は、それぞれ、端子部１０２のバリエーションを例示する平面図である。ただし、図２３（ｃ）に示す端子部１０２（３）は、図５に示す端子部１０２と同じである。
　これらの端子部は、例えば、表示領域から端子部まで引き回された配線（引き回し配線）上に配置される。
　図２３（ａ）および（ｂ）に示す端子部１０２（１）、１０２（２）は、下部導電層３ｔを配置する引き回し配線の延びる方向が異なっているが、同様の構成を有している。端子部１０２（１）、１０２（２）は、ゲート配線３と同じ導電膜で形成された引き回し配線３Ｌ上に設けられる。従って、例えばゲート信号側の端子部（ゲート端子部）に適用すると、ゲート配線層からソース配線層へのメタルチェンジが不要であり、端子部の面積をより小さくできる。例えばゲート信号側の周辺領域のサイズに余裕がない場合に、これらの構成を適用すると特に有利である。一方、ソース信号側の端子部（ソース端子部）に適用する場合には、メタルチェンジを少なくとも１回行う必要があり、端子部の面積が増大するおそれがある。
　図２３（ｃ）に示す端子部１０２（３）は、ゲート配線層およびソース配線層から形成され、互いに重なり合う２層の引き回し配線３Ｌ、１１Ｌ上に配置されている。このため、１層の引き回し配線を用いる場合と比べて、端子部と表示領域間において引き回し配線の抵抗を低減できる。また、このような引き回し配線は冗長構造を有するので断線を抑制できる。ただし、このような２層の引き回し配線を形成するためには、表示領域の近傍にＳ－Ｇ接続部を少なくとも１ケ所設ける必要がある。このため、レイアウト上、引き回し配線形成用にＳ－Ｇ接続部領域を確保する必要がある。また、引き回し配線間のリークが問題となる場合には、その発生確率が２倍になる可能性がある。
　図２３（ｄ）および（ｅ）に示す端子部１０２（４）、１０２（５）は、ソース配線１１と同じ導電膜で形成された引き回し配線１１Ｌ上に設けられている。端子パッド部にのみ、ゲート配線層から形成された導電層３ｔが形成されていてもよいし（端子部１０２（４））、そのような導電層が形成されていなくてもよい（端子部１０２（５））。このような端子部１０２（４）、１０２（５）を、例えばソース信号側の端子部（ソース端子部）に適用すると、メタルチェンジが不要であり、端子部の面積をより小さくできる。例えばソース信号側の周辺領域のサイズに余裕がない場合に、これらの構成を適用すると特に有利である。一方、ゲート信号側の端子部（ゲート端子部）に適用する場合には、メタルチェンジを少なくとも１回行う必要があり、端子部の面積が増大するおそれがある。
　（実施形態２）
　次に、図２５～図４５を参照しながら、本発明による他の実施形態における半導体装置を説明する。半導体装置の実施形態１と共通する構成要素には、同じ参照符号を付し、説明の重複を控える。なお、実施形態１との対比を明確にするために、重複して説明する場合もある。
　本発明による半導体装置の実施形態２（半導体装置１００Ａ）は、アクティブマトリクス型の液晶表示装置に使用されるＴＦＴ基板である。以下では、ＦＦＳモードの表示装置に使用されるＴＦＴ基板を例に説明する。なお、本実施形態の半導体装置は、ＴＦＴと２層の透明導電層とを基板上に有していればよく、他の動作モードの液晶表示装置、液晶表示装置以外の各種表示装置や電子機器などに用いられるＴＦＴ基板を広く含むものとする。
　半導体装置１００Ａも半導体装置１００と同様に、表示に寄与する表示領域（アクティブ領域）１２０と、アクティブ領域１２０の外側に位置する周辺領域（額縁領域）１１０とを有している。表示領域１２０および周辺領域１１０の詳細は、上述のとおりであるので説明を省略する。
　＜トランジスタ形成領域１０１Ｒ＞
　本実施形態の半導体装置１００Ａは画素毎にＴＦＴ１０１、およびＴＦＴ１０１と画素電極とを接続するコンタクト部１０５とを有している。本実施形態では、コンタクト部１０５もトランジスタ形成領域１０１Ｒに設けられる。
　図２５（ａ）および（ｂ）は、それぞれ、本実施形態におけるＴＦＴ１０１およびコンタクト部１０５の平面図および断面図である。
　トランジスタ形成領域１０１Ｒには、ＴＦＴ１０１、ＴＦＴ１０１を覆う層間絶縁層１４、層間絶縁層１４の上方に配置された、第１透明導電層１５および第１透明導電層１５に電気的に接続されていないドレイン接続透明導電層１５ａ、ならびに第１透明導電層１５の上に誘電体層（絶縁層）１７を介して配置された第２透明導電層１９ａが形成されている。本実施形態における層間絶縁層１４は、ＴＦＴ１０１のドレイン電極１１ｄに接して形成された第１絶縁層１２と、その上に形成された第２絶縁層１３とを含んでいる。また、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとは、層間絶縁層１４および誘電体層１７に形成されたコンタクトホールＣＨ１内で接し、コンタクト部１０５を形成している。コンタクトホールＣＨ１内で、ドレイン電極１１ｄの表面の一部は、ドレイン接続透明導電層１５ａと接し、他の部分は第２透明導電層１９ａと接している。
　ＴＦＴ１０１は、ゲート電極３ａと、ゲート電極３ａの上に形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された半導体層７ａと、半導体層７ａに接するように形成されたソース電極１１ｓ及びドレイン電極１１ｄとを備えている。基板１の法線方向から見たとき、半導体層７ａは、少なくともチャネル領域となる部分がゲート電極３ａと重なるように配置されている。ゲート電極３ａは、ゲート配線３と同じ導電膜を用いて、ゲート配線３と一体的に形成されている。また、ソース電極１１ｓ及びドレイン電極１１ｄは、ソース配線１１と同じ導電膜から形成されている。ソース電極１１ｓはソース配線１１と電気的に接続されている。ここでは、ソース電極１１ｓは、ソース配線１１と一体的に形成されている。
　なお、図示するように、ゲート絶縁層５は、第１ゲート絶縁層５Ａと、その上に形成された第２ゲート絶縁層５Ｂとの積層構造を有していてもよい。また、半導体層７ａのうち少なくともチャネル領域となる領域を覆うように保護層９が形成されていてもよい。ソースおよびドレイン電極１１ｓ、１１ｄは、それぞれ、保護層９に設けられた開口部内で半導体層７ａと接していてもよい。
　層間絶縁層１４のうちＴＦＴ１０１側に位置する第１絶縁層１２は、例えば無機絶縁層であり、ドレイン電極１１ｄの一部と接するように形成されている。第１絶縁層１２は、パッシベーション層として機能する。第１絶縁層１２の上に形成された第２絶縁層１３は、有機絶縁膜であってもよい。なお、図示する例では、層間絶縁層１４は２層構造を有するが、第１絶縁層１２のみからなる単層構造であってもよいし、３層以上の積層構造を有してもよい。
　第１透明導電層１５は、例えば共通電極として機能する。第１透明導電層１５は、開口部１５ｐを有している。ドレイン接続透明導電層１５ａは、第１透明導電層１５と同一の導電膜から形成されているが、第１透明導電層１５とは電気的に接続されていない。
　第２透明導電層１９ａは、例えば画素電極として機能する。この例では、第２透明導電層１９ａは、画素毎に分離されている。また、スリット状の複数の開口部を有している。
　基板１の法線方向から見たとき、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置されている。このため、これらの導電層１５、１９ａの重なる部分には容量が形成される。この容量は、表示装置における補助容量としての機能を有することが可能である。第２透明導電層１９ａは、コンタクトホールＣＨ１内のコンタクト部１０５で、ＴＦＴ１０１のドレイン電極１１ｄの一部と接している。
　本実施形態において、基板１の法線方向から見たとき、コンタクト部１０５の少なくとも一部はゲート配線３と重なるように配置されている。
　ここで、図２５（ａ）を用いて、コンタクト部１０５およびコンタクトホールＣＨ１の形状を説明する。図２５（ａ）には、第１透明導電層１５、誘電体層１７、および第２絶縁層１３の開口部の輪郭の一例を、それぞれ線１５ｐ、１７ｐ、１３ｐで示している。
　なお、本明細書では、各層に形成された開口部の側面が基板１に垂直ではなく、開口部の大きさが深さに応じて変化する場合（例えばテーパー形状を有する場合）には、開口部が最も小さくなる深さにおける輪郭を「開口部の輪郭」としている。従って、図２５（ａ）において、例えば第２絶縁層１３の開口部１３ｐの輪郭は、第２絶縁層１３の底面（第２絶縁層１３と第１絶縁層１２との界面）における輪郭である。
　開口部１７ｐ、１３ｐは、何れも、第１透明導電層１５の開口部１５ｐの内部に配置されている。さらに、開口部１５ｐの内部にはドレイン接続透明導電層１５ａが形成されている。このため、コンタクトホールＣＨ１の側壁には、第１透明導電層１５は露出されず、コンタクト部１０５では、ドレイン接続透明導電層１５ａ、第２透明導電層１９ａおよびドレイン電極１１ｄのみが電気的に接続される。開口部１７ｐ、１３ｐは、少なくとも一部が重なるように配置されている。これらの開口部１７ｐ、１３ｐの重なる部分が、ドレイン電極１１ｄと接する第１絶縁層１２の開口部に相当する。本実施形態では、第２絶縁層１３の開口部１３ｐの少なくとも一部は、第１透明導電層１５の開口部１５ｐの輪郭の内部に位置するように、開口部１７ｐ、１３ｐが配置される。図示する例では、誘電体層１７の開口部１７ｐと第２絶縁層１３の開口部１３ｐとは部分的に重なっており、開口部１３ｐの輪郭の右側の辺の一部が開口部１７ｐの輪郭の内部に位置している。
　後述するように、コンタクトホールＣＨ１は、誘電体層１７のエッチングと第１絶縁層１２のエッチングと第２絶縁層１３のパターニングとにより形成されている。本実施形態においては、第２絶縁層１３として有機絶縁膜を用いているので、第２絶縁層１３に開口部１３ｐを形成した後、第２絶縁層１３をエッチングマスクとして、第１絶縁層１２のエッチングを行なっている。これにより、第１絶縁層１２の開口部側の側面は、第２絶縁層１３の開口部１３ｐ側の側面の一部と整合する（図２５（ｂ）に示すコンタクトホールＣＨ１の内）。
　このようなコンタクト部１０５は、例えば次のような方法で形成される。まず、基板１上に、ＴＦＴ１０１を形成する。次いで、ＴＦＴ１０１を覆うように、少なくともＴＦＴ１０１のドレイン電極１１ｄと接する第１絶縁層１２を形成する。次いで、第１絶縁層１２の上に、開口部１３ｐを有する第２絶縁層１３を形成する。この後、第２絶縁層１３をマスクとして、第１絶縁層１２をエッチングする。第１絶縁層１２のエッチングによりドレイン電極１１ｄの表面が露出する。この後、第２絶縁層１３上に、開口部１５ｐを有する第１透明導電層１５と、開口部１５ｐの内側にドレイン接続透明導電層１５ａとを形成する。このとき、ドレイン接続透明導電層１５ａは開口部１３ｐ内でドレイン電極１１ｄの表面の一部と接し、ドレイン電極１１ｄの表面の他の部分は露出している。この後、第１透明導電層１５の上に、開口部１７ｐを有する誘電体層１７を形成する。次いで、誘電体層１７の上およびコンタクトホールＣＨ１内に、ドレイン電極１１ｄの表面の他の部分と接するように、第２透明導電層１９ａを形成する。コンタクト部１０５のより具体的な製造工程について後述する。
　本実施形態におけるコンタクト部１０５は上記の構成を有するので、本実施形態によると、次のような利点が得られる。
　（１）コンタクト部１０５の縮小化
　従来の構成（例えば特許文献２に開示された構成）によると、ドレイン電極と共通電極とを接続するコンタクト部と、共通電極と画素電極とを接続するコンタクト部とを別個に形成する必要があり、コンタクト部に要する面積を小さくできないという問題がある。また、１つのコンタクトホール内で、ドレイン電極を、共通電極を介して画素電極と接続させようとすると、コンタクトホール内に２層の透明導電層が配置されることになり、コンタクトホールに要する面積は大きくなる。
　これに対し、本実施形態によると、コンタクトホールＣＨ１内にはドレイン接続透明導電層１５ａが部分的に存在し、コンタクトホールＣＨ１内で第２透明導電層１９ａとドレイン電極１１ｄとを直接接触させることができる。従って、より効率的なレイアウトが可能となり、従来よりもコンタクトホールＣＨ１およびコンタクト部１０５を縮小化できる。この結果、より高精細なＴＦＴ基板を実現できる。
　（２）コンタクト部１０５の配置による高透過率化
　特許文献１～３に開示された構造では、基板の法線方向から見たとき、ドレイン電極と画素電極とを接続するコンタクト部は、画素内の光を透過する領域内に配置され、ゲート配線とは重なっていない（例えば特許文献１の図１２、特許文献２の図１、特許文献３の図５など）。このため、コンタクト部に起因して、画素の開口率（透過率）が低下する。
　これに対し、本実施形態では、基板１の法線方向から見たとき、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとを接続するコンタクト部１０５は、ゲート配線３と重なるように配置されている。このため、コンタクト部１０５による開口率の低下を従来よりも抑えることが可能となり、高透過率化を実現できる、また、より高精細なＴＦＴ基板を得ることができる。なお、コンタクト部１０５の少なくとも一部がゲート配線層（ここでは、ゲート配線３）と重なっていれば、このような効果が得られる。
　本実施形態では、上記（１）で説明したようにコンタクト部１０５の面積を小さくできるので、ゲート配線３の幅を増大させることなく、コンタクト部１０５全体をゲート配線３と重なるように配置させることが可能である。これにより、より効果的に透過率を高めることができ、さらなる高精細化を図ることができる。
　さらに、コンタクト部１０５を形成しようとする領域において、ドレイン電極１１ｄの幅をゲート配線３の幅よりも十分に小さく設定し、ゲート配線３と重なるようにドレイン電極１１ｄ全体を配置することが好ましい。例えば、図２５（ａ）に示す平面図において、ゲート電極３ａのエッジとドレイン電極１１ｄのエッジとの距離が２μｍ以上となるように、それぞれの電極パターンを設定してもよい。これにより、ドレイン電極１１ｄによる透過率の低下を抑制できる。その上、アライメントずれによるＣｇｄの変動を小さく抑えることができるので、液晶表示装置の信頼性を高めることが可能である。
　（３）ドレイン電極１１ｄの表面保護
　上述したように、本実施形態では、第１透明導電層１５の開口部１５ｐ内に、コンタクト部１０５が形成される。このため、ドレイン接続透明導電層１５ａでドレイン電極１１ｄの表面の一部を覆った状態で誘電体層１７の形成までを行うことができる。このようなプロセスを用いると、ドレイン電極１１ｄが露出している面積を小さくした状態で誘電体層１７までを形成できるので、ドレイン電極１１ｄの表面に生じるプロセスダメージを低減できる。この結果、より低抵抗で、安定したコンタクト部１０５を形成できる。さらに、コンタクトホールＣＨ１内のドレイン電極１１ｄの表面の一部は、ドレイン接続透明導電層１５ａと第２透明導電層１９ａ（ドレイン接続透明導電層１５ａと第２透明導電層１９ａとが積層されている）で覆われているので、ドレイン電極１１ｄの保護がより強化され、例えば半導体装置の信頼性が向上する。
　（４）透明補助容量による高透過率化
　本実施形態では、第２透明導電層１９ａの少なくとも一部が、誘電体層１７を介して第１透明導電層１５と重なるように配置され、容量を形成している。この容量は補助容量として機能する。誘電体層１７の材料および厚さ、容量を形成する部分の面積などを適宜調整することにより、所望の容量を有する補助容量が得られる。このため、画素内に、例えばソース配線と同じ金属膜などを利用して補助容量を別途形成する必要がない。従って、金属膜を用いた補助容量の形成による開口率の低下を抑制できる。
　本実施形態において、ＴＦＴ１０１の活性層として用いる半導体層７ａは特に限定しないが、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体層（ＩＧＺＯ層）などの酸化物半導体層であることが好ましい。酸化物半導体はアモルファスシリコン半導体よりも高い移動度を有するので、ＴＦＴ１０１のサイズを低減できる。これに加えて、本実施形態の半導体装置に酸化物半導体ＴＦＴを適用すると、次のような利点がある。
　本実施形態では、コンタクト部１０５をゲート配線３と重なるように配置し、画素の開口率を高めている。このため、従来よりもＣｇｄが大きくなる。通常、Ｃｇｄの画素容量に対する比：Ｃｇｄ／［Ｃｇｄ＋（ＣLC＋ＣCS）］は、所定の値未満に抑えるように設計されるため、Ｃｇｄが大きくなる分だけ、画素容量（ＣLC＋ＣCS）も増加させる必要が生じる。しかしながら、画素容量を大きくできたとしても、アモルファスシリコンＴＦＴでは、従来のフレーム周波数で書き込みできないという問題が生じる。このように、従来のアモルファスシリコンＴＦＴを用いた半導体装置では、コンタクト部をゲート電極と重なるように配置する構成は、表示装置に要求される他の特性と両立できないので実用的ではなく、そのような構成を採用することはなかった。
　これに対し、本実施形態では、上述した第１および第２透明導電層１５、１９ａと誘電体層１７とによって構成される補助容量を利用してＣCSを大きくする。なお、導電層１５、１９ａは何れも透明なので、そのような補助容量を形成しても透過率は低下しない。従って、画素容量を増加させることができるので、Ｃｇｄの画素容量に対する上記比を十分に小さく抑えることができる。さらに、実施形態に酸化物半導体ＴＦＴを適用すると、画素容量が増加しても、酸化物半導体の移動度は高いので、従来と同等のフレーム周波数で書き込み可能である。従って、書き込み速度を維持し、Ｃｇｄ／［Ｃｇｄ＋（ＣLC＋ＣCS）］を十分小さく抑えつつ、コンタクト部１０５の面積に相当する分だけ開口率を高めることができる。
　本実施形態の半導体装置１００ＡをＦＦＳモードの表示装置に適用する場合には、第２透明導電層１９ａは、画素毎に分離され、画素電極として機能する。各第２透明導電層１９ａ（画素電極）は、複数のスリット状の開口部を有することが好ましい。一方、第１透明導電層１５は、少なくとも、画素電極のスリット状の開口部の下に配置されていれば、画素電極の対向電極として機能し、液晶分子に横電界を印加させることができる。好ましくは、第１透明導電層１５は、各画素において、ゲート配線３やソース配線１１などの金属膜が形成されていない領域（光を透過する領域）の略全体を占めるように形成されている。本実施形態では、第１透明導電層１５は、画素の略全体（コンタクト部１０５を形成するための開口部１５ｐ以外）を占めている。これにより、第１透明導電層１５のうち第２透明導電層１９ａと重なる部分の面積を大きくできるので、補助容量の面積を増加させることができる。また、第１透明導電層１５が画素の略全体を占めていると、第１透明導電層１５よりも下に形成されている電極（または配線）からの電界が第１透明導電層１５によってシールドできるという利点が得られる。画素に対する第１透明導電層１５の占有面積は、例えば８０％以上であることが好ましい。
　なお、本実施形態の半導体装置１００Ａは、ＦＦＳモード以外の動作モードの表示装置にも適用され得る。例えばＶＡモードなどの縦電界駆動方式の表示装置に適用し、第２透明導電層１９ａを画素電極として機能させ、画素内に透明な補助容量を形成するために、画素電極とＴＦＴ１０１との間に、誘電体層１７および第１透明導電層１５を形成してもよい。
　＜ＣＯＭ－Ｇ接続部形成領域１０４Ｒ＞
　図２６（ａ）および（ｂ）は、それぞれ、本実施形態におけるＣＯＭ－Ｇ接続部形成領域１０４Ｒの一部を示す平面図および断面図である。
　ＣＯＭ－Ｇ接続部形成領域１０４Ｒに形成される各ＣＯＭ－Ｇ接続部１０４では、例えばゲート配線３と同じ導電膜から形成された下部導電層３ｃｇと、例えば共通電極である第１透明導電層１５と同じ導電膜から形成された下部透明接続層１５ｃｇとを接続している。
　具体的な構造を説明する。ＣＯＭ－Ｇ接続部１０４は、基板１上に形成された下部導電層３ｃｇと、下部導電層３ｃｇを覆うように延設されたゲート絶縁層５および保護層９と、ゲート絶縁層５および保護層９に設けられた開口部９ｕ内で下部導電層３ｃｇと接する上部導電層１１ｃｇと、上部導電層１１ｃｇを覆うように延設された層間絶縁層１４とを有する。層間絶縁層１４の上には第１透明導電層１５と同一の透明導電膜から形成された下部透明接続層１５ｃｇが形成され、下部透明接続層１５ｃｇの上には第２透明導電層１９ａと同一の透明導電膜から形成された上部透明接続層１９ｃｇが形成されている。上部透明接続層１９ｃｇは、下部透明接続層１５ｃｇと接している。下部透明接続層１５ｃｇの上には誘電体層１７が形成されており、誘電体層１７の上に上部透明接続層１９ｃｇの一部が形成されている。下部透明接続層１５ｃｇは、層間絶縁層１４に形成されたコンタクトホールＣＨ２内で上部導電層１１ｃｇと接している。
　このように、ＣＯＭ－Ｇ接続部１０４では、上部導電層１１ｃｇの表面の一部は、下部透明接続層１５ｃｇおよび上部透明接続層１９ｃｇに覆われているので、上部導電層１１ｃｇの保護が強化されるので、ＣＯＭ－Ｇ接続部１０４の信頼性が向上し、半導体装置の信頼性が向上する。
　本実施形態では、下部透明接続層１５ｃｇは、共通電極である第１透明導電層１５と接続されている。例えば、下部透明接続層１５ｃｇと第１透明導電層１５とは一体的に形成されている。下部導電層３ｃｇは、ＣＯＭ信号用配線ＧCOM（図１）の一部であってもよい。従って、第１透明導電層１５は、ＣＯＭ－Ｇ接続部１０４を介して、ＣＯＭ信号用配線ＧCOMと電気的に接続される。なお、ＣＯＭ信号用配線ＧCOMは、端子部１０２によって外部配線に接続されており、外部から所定のＣＯＭ信号が入力される。
　ゲート絶縁層５および保護層９に設けられる開口部９ｕは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｕ側の側面は整合する。また、開口部９ｕの周縁において、下部導電層３ｃｇと上部導電層１１ｃｇとの間に、これらの絶縁層５、９が存在することが好ましい。なお、図示する例では、上部導電層１１ｃｇは、下部導電層３ｃｇの上面および端面と接するように配置されているが、上部導電層１１ｃｇは下部導電層３ｃｇの上面でのみ接してもよい。
　コンタクトホールＣＨ２は、第１絶縁層１２のエッチングと第２絶縁層１３のパターニングとによって形成され得る。誘電体層１７の開口部１７ｕ、第２絶縁層１３の開口部１３ｕ、および、第１絶縁層１２の開口部１２ｕの形状や配置は、前述したコンタクト部１０５における各層の開口部の形状や配置と同じであってもよい。例えば開口部１７ｕの輪郭の少なくとも一部は、開口部１３ｕの内部に配置される。これにより、コンタクトホールＣＨ２の側壁において、第１絶縁層１２の開口部１２ｕの側面の少なくとも一部は、第２絶縁層１３の開口部１３ｕの側面と整合する。
　＜Ｓ－Ｇ接続部形成領域１０３Ｒ＞
　図２７（ａ）および（ｂ）は、それぞれ、本実施形態におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す平面図および断面図である。
　Ｓ－Ｇ接続部形成領域１０３Ｒに形成される各Ｓ－Ｇ接続部１０３は、基板１上に形成された下部導電層３ｓｇと、下部導電層３ｓｇを覆うように延設されたゲート絶縁層５および保護層９と、これらのゲート絶縁層５および保護層９に設けられた開口部９ｒ内で下部導電層３ｓｇと接する上部導電層１１ｓｇと、上部導電層１１ｓｇを覆うように延設された層間絶縁層１４および誘電体層１７とを備えている。
　本実施形態におけるＳ－Ｇ接続部１０３は、下部導電層３ｓｇと上部導電層１１ｓｇとが直接接する構造を有する。従って、例えば画素電極に用いられる透明導電膜などの他の導電層を介して下部導電層３ｓｇと上部導電層１１ｓｇとを接続させる構造と比べて、サイズが小さく、低抵抗なＳ－Ｇ接続部１０３を形成できる。
　下部導電層３ｓｇは、例えばゲート配線３と同じ導電膜から形成されている。上部導電層１１ｓｇは、例えばソース配線１１と同じ導電膜から形成されている。本実施形態では、上部導電層１１ｓｇがソース配線１１に接続され、かつ、下部導電層３ｓｇが端子部（ソース端子部）１０２の下部導電層３ｔと接続されている。これにより、ソース配線１１を、Ｓ－Ｇ接続部１０３を介して端子部１０２と接続できる。
　ゲート絶縁層５および保護層９に設けられた開口部９ｒは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｒ側の側面は整合する。
　Ｓ－Ｇ接続部１０３では、開口部９ｒの周縁において、下部導電層３ｓｇと上部導電層１１ｓｇとの間に絶縁層（ここではゲート絶縁層５および保護層９）が存在することが好ましい。図示する例では、上部導電層１１ｓｇは、下部導電層３ｓｇの上面および端面と接するように配置されているが、後述するように、上部導電層１１ｓｇは下部導電層３ｓｇの上面でのみ接してもよい。
　本実施形態におけるＳ－Ｇ接続部１０３によると、メタル同士（下部導電層３ｓｇおよび上部導電層１１ｓｇ）を直接接触させることができるので、例えば透明導電膜を介してこれらのメタルを接続する場合と比べて、Ｓ－Ｇ接続部１０３の抵抗を低く抑えることができる。また、Ｓ－Ｇ接続部１０３のサイズを低減できるので、さらなる高精細化に寄与できる。
　＜端子部形成領域１０２Ｒ＞
　図２８（ａ）および（ｂ）は、それぞれ、本実施形態における端子部形成領域１０２Ｒの一部を示す平面図および断面図である。
　端子部形成領域１０２Ｒに形成される各端子部１０２は、基板１上に形成された下部導電層３ｔと、下部導電層３ｔを覆うように延設されたゲート絶縁層５および保護層９と、ゲート絶縁層５および保護層９に設けられた開口部９ｑ内で下部導電層３ｔと接する上部導電層１１ｔと、上部導電層１１ｔを覆うように形成された下部透明接続層１５ｔと、下部透明接続層１５ｔの上に延設された誘電体層１７と、誘電体層１７の上に形成された上部透明接続層１９ｔと、誘電体層１７に設けられた開口部（コンタクトホール）１７ｑ内で、下部透明接続層１５ｔと接する外部接続層１９ｔとを備えている。
　図示する例では、下部導電層３ｔは、例えばゲート配線３と同じ導電膜から形成されている。下部導電層３ｔは、ゲート配線３と接続されていてもよい（ゲート端子部）。あるいは、Ｓ－Ｇ接続部を介してソース配線１１と接続されていてもよい（ソース端子部）。上部導電層１１ｔは、例えばソース配線１１と同じ導電膜から形成されている。外部接続層１９ｔは、第２透明導電層１９と同じ導電膜から形成されていてもよい。
　ゲート絶縁層５および保護層９の開口部９ｑは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｑ側の側面は整合する。
　端子部１０２では、開口部９ｑの周縁において、下部導電層３ｔと上部導電層１１ｔとの間に絶縁層（ここではゲート絶縁層５および保護層９）が存在することが好ましい。同様に、開口部１３ｑの周縁において、上部導電層１１ｔと外部接続層１９ｔとの間に絶縁層（ここでは第１絶縁層１２および誘電体層１７）が存在することが好ましい。このような構成により、冗長構造を実現できるので、信頼性の高い端子部１０２を形成できる。
　＜液晶表示装置の構成＞
　半導体装置１００Ａを用いても上述した液晶表示装置１０００を構成することができるので、詳細な説明を省略する。
　＜半導体装置１００Ａの製造方法＞
　以下、図面を参照しながら、本実施形態の半導体装置１００Ａの製造方法の一例を説明する。
　ここでは、基板１上に、図２５～図２８を参照しながら前述した構成を有するＴＦＴ１０１、コンタクト部１０５、端子部１０２、Ｓ－Ｇ接続部１０３およびＣＯＭ－Ｇ接続部１０４を同時に形成する方法を例に説明する。なお、本実施形態の製造方法は、以下に説明する例に限定されない。また、ＴＦＴ１０１、コンタクト部１０５、端子部１０２、Ｓ－Ｇ接続部１０３およびＣＯＭ－Ｇ接続部１０４のそれぞれの構成も、適宜変更可能である。
　図２９は、本実施形態の半導体装置１００Ａの製造方法のフローを示す図である。この例では、ＳＴＥＰ１～８でそれぞれマスクを使用しており、合計８枚のマスクを用いる。
　図３０～図３２は、トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＡ－Ａ’線に沿った断面を示している。
　図３３～図３５は、端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＢ－Ｂ’線に沿った断面を示している。
　図３６～図３８は、Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、各図の（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＣ－Ｃ’線に沿った断面を示している。
　図３９～図４１は、ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＤ－Ｄ’線に沿った断面を示している。
　なお、図３０～図４１の（ａ１）および（ｂ１）は図２９に示すＳＴＥＰ１に対応している。同様にして、図３０～図４１の（ａ２）～（ａ８）および（ｂ２）～（ｂ８）は、それぞれ、ＳＴＥＰ２～８に対応している。
　ＳＴＥＰ１：ゲート配線形成工程（図３０、図３３、図３６および図３９の（ａ１）、（ｂ１））
　まず、基板１上に、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。ゲート配線用金属膜は、基板１の上にスパッタ法などによって形成される。
　次いで、ゲート配線用金属膜をパターニングすることにより、ゲート配線（図示せず）を形成する。このとき、図３０（ａ１）、（ｂ１）に示すように、トランジスタ形成領域１０１Ｒには、ゲート配線用金属膜のパターニングによりＴＦＴ１０１のゲート電極３ａをゲート配線３と一体的に形成する。同様に、端子部形成領域１０２Ｒには端子部１０２の下部導電層３ｔ（図３３（ａ１）、（ｂ１））、Ｓ－Ｇ接続部形成領域１０３ＲにはＳ－Ｇ接続部１０３の下部導電層３ｓｇ（図３６（ａ１）、（ｂ１））、ＣＯＭ－Ｇ接続部形成領域１０４ＲにはＣＯＭ－Ｇ接続部１０４の下部導電層３ｃｇを形成する（図３９（ａ１）、（ｂ１））。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート配線用金属膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、Ｃｕ（銅）／Ｔｉ（チタン）からなる積層膜を用いる。上層であるＣｕ層の厚さは例えば３００ｎｍ、下層であるＴｉ層の厚さは例えば３０ｎｍである。パターニングには、公知のフォトリソグラフィ法によって、レジストマスク（図示せず）を形成した後、レジストマスクで覆われていない部分のゲート配線用金属膜を除去することによって行われる。パターニングの後、レジストマスクは除去される。
　ＳＴＥＰ２：ゲート絶縁層・半導体層形成工程（図３０、図３３、図３６、図３９の（ａ２）、（ｂ２））
　次に、図３０、図３３、図３６および図３９の（ａ２）、（ｂ２）に示すように、基板１上に、ゲート電極３ａ、下部導電層３ｔ、３ｓｇ、３ｃｇを覆うように、ゲート絶縁層５を形成する。この後、ゲート絶縁層５の上に半導体膜を形成し、これをパターニングすることにより、半導体層７ａを形成する。半導体層７ａは、トランジスタ形成領域１０１Ｒにおいて、少なくとも一部がゲート電極３ａと重なるように配置される。ここでは、基板１の法線方向から見たとき、半導体層７ａは、その全体が、ゲート絶縁層５を介してゲート電極３ａと重なるように配置される。図示するように、端子部、Ｓ－Ｇ接続部およびＣＯＭ－Ｇ接続部形成領域１０２Ｒ、１０３Ｒ、１０４Ｒでは、半導体膜は除去されてもよい。
　ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、第１ゲート絶縁層５Ａを下層、第２ゲート絶縁層５Ｂを上層とする２層構造のゲート絶縁層５を形成する。第１ゲート絶縁層５Ａは、例えば厚さが３２５ｎｍのＳｉＮｘ膜であり、第２ゲート絶縁層５Ｂは、例えば厚さが５０ｎｍのＳｉＯ2膜であってもよい。これらの絶縁層５Ａ、５Ｂは、例えばＣＶＤ法を用いて形成される。
　なお、半導体層７ａとして酸化物半導体層を用いる場合、積層膜を用いてゲート絶縁層５を形成するときには、ゲート絶縁層５の最上層（すなわち半導体層に接する層）は、酸素を含む層（例えばＳｉＯ2などの酸化物層）であることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。
　半導体層７ａは特に限定せず、アモルファスシリコン半導体層やポリシリコン半導体層であってもよい。本実施形態では、半導体層７ａとして酸化物半導体層を形成する。例えばスパッタ法を用いて、厚さが３０ｎｍ以上２００ｎｍ以下の酸化物半導体膜（図示せず）をゲート絶縁層５上に形成する。酸化物半導体膜は、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（ＩＧＺＯ膜）である。ここでは、酸化物半導体膜として、厚さが例えば５０ｎｍのＩＧＺＯ膜を形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、半導体層７ａを得る。半導体層７ａは、ゲート絶縁層５を介してゲート電極３ａと重なるように配置される。
　なお、ＩＧＺＯ膜におけるＩｎ、ＧａおよびＺｎの割合は上記に限定されず適宜選択され得る。また、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて半導体層７ａを形成してもよい。他の酸化物半導体膜は、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）又は酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドミウム（ＣｄＯ）などであってもよい。
　ＳＴＥＰ３：保護層およびゲート絶縁層のエッチング工程（図３０、図３３、図３６、図３９の（ａ３）、（ｂ３））
　次に、図３０、図３３、図３６および図３９の（ａ３）、（ｂ３）に示すように、半導体層７ａおよびゲート絶縁層５の上に、保護層（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）９を形成する。続いて、レジストマスク（図示せず）を用いて、保護層９およびゲート絶縁層５のエッチングを行う。このとき、保護層９およびゲート絶縁層５がエッチングされ、かつ、半導体層７ａがエッチングされないように、各層の材料に応じて、エッチング条件が選択される。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。
　これにより、図３０（ａ３）および（ｂ３）に示すように、トランジスタ形成領域１０１Ｒにおいては、保護層９に、半導体層７ａのうちチャネル領域となる領域の両側をそれぞれ露出する開口部９ｐが形成される。このエッチングでは、半導体層７ａはエッチストッパとして機能する。なお、保護層９は少なくともチャネル領域となる領域を覆うようにパターニングされればよい。保護層９のうちチャネル領域上に位置する部分はチャネル保護膜として機能する。例えば、後のソース・ドレイン分離工程において、半導体層７ａに生じるエッチングダメージを低減できるので、ＴＦＴ特性の劣化を抑制できる。
　一方、図３３（ａ３）および（ｂ３）に示すように、端子部形成領域１０２Ｒにおいては、保護層９およびゲート絶縁層５が一括してエッチングされる結果（ＧＩ／ＥＳ同時エッチング）、保護層９およびゲート絶縁層５に、下部導電層３ｔを露出する開口部９ｑが形成される。同様にして、図３６および図３９の（ａ３）、（ｂ３）に示すように、Ｓ－Ｇ接続部およびＣＯＭ－Ｇ接続部形成領域１０３Ｒ、１０４Ｒにおいても、保護層９およびゲート絶縁層５に、下部導電層３ｓｇ、３ｃｇの表面をそれぞれ露出する開口部９ｒ、９ｕが形成される。図示する例では、開口部９ｒ、９ｕは、下部導電層３ｓｇ、３ｃｇの上面と、端部の側面の一部とを露出するように形成される。
　保護層９は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜であってもよい。ここでは、ＣＶＤ法により、保護層９として、厚さが例えば１００ｎｍの酸化シリコン膜（ＳｉＯ2膜）を形成する。
　なお、半導体層７ａの種類などによっては保護層９を形成しなくてもよい。ただし、特に半導体層７ａが酸化物半導体層であれば、保護層９を形成することが好ましい。これにより、酸化物半導体層に生じるプロセスダメージを低減できる。保護層９として、ＳｉＯｘ膜（ＳｉＯ2膜を含む）などの酸化物膜を用いることが好ましい。酸化物半導体層に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損をより効果的に低減できる。ここでは、保護層９として、厚さが例えば１００ｎｍのＳｉＯ2膜を用いる。
　ＳＴＥＰ４：ソース・ドレイン形成工程（図３１、図３４、図３７、図４０の（ａ４）、（ｂ４））
　次に、図３１、図３４、図３７および図４０の（ａ４）、（ｂ４）に示すように、保護層９の上、および開口部９ｐ、９ｑ、９ｒ、９ｕ内に、ソース配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）１１を形成する。ソース配線用金属膜は、例えばスパッタ法などによって形成される。
　続いて、ソース配線用金属膜をパターニングすることにより、ソース配線（図示せず）を形成する。このとき、図３１（ａ４）、（ｂ４）に示すように、トランジスタ形成領域１０１Ｒには、ソース配線用金属膜からソース電極１１ｓおよびドレイン電極１１ｄを形成する。ソース電極１１ｓおよびドレイン電極１１ｄは、それぞれ、開口部９ｐ内で半導体層７ａに接続される。このようにして、ＴＦＴ１０１を得る。
　また、端子部形成領域１０２Ｒには、ソース配線用金属膜から、開口部９ｑ内で下部導電層３ｔと接する上部導電層１１ｔを形成する（図３４（ａ４）、（ｃ４））。同様に、Ｓ－Ｇ接続部形成領域１０３Ｒには、開口部９ｒ内で下部導電層３ｓｇと接する上部導電層１１ｓｇを形成する（図３７（ａ４）、（ｂ４））。ＣＯＭ－Ｇ接続部形成領域１０４Ｒには、開口部９ｕ内で下部導電層３ｃｇと接する上部導電層１１ｃｇを形成する（図４０（ａ４）、（ｂ４））。
　ソース配線用金属膜の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、例えば、厚さが３０ｎｍのＴｉ層を下層とし、厚さが３００ｎｍのＣｕ層を上層とする積層膜を用いる。
　ＳＴＥＰ５：層間絶縁層形成工程（図３１、図３４、図３７、図４０の（ａ５）、（ｂ５））
　次に、図３１、図３４、図３７および図４０の（ａ５）、（ｂ５）に示すように、ＴＦＴ１０１および上部導電層１１ｔ、１１ｓｇ、１１ｃｇを覆うように第１絶縁層１２および第２絶縁層１３をこの順で形成する。本実施形態では、第１絶縁層１２として、例えばＣＶＤ法により、無機絶縁層（パッシベーション膜）を形成する。次いで、第１絶縁層１２の上に、第２絶縁層１３として、例えば有機絶縁層を形成する。この後、第２絶縁層１３のパターニングを行う。パターニングされた第２絶縁層１３をマスクとして、第１絶縁層１２をエッチングする。
　これにより、図３１（ａ５）、（ｂ５）に示すように、トランジスタ形成領域１０１Ｒには、第１絶縁層１２および第２絶縁層１３のうちドレイン電極１１ｄの上方に位置する部分に、ドレイン電極１１ｄを露出する開口部１４ｐ（コンタクトホールＣＨ２）を形成する。また、端子部形成領域１０３Ｒにおいては、第１絶縁層１２を除去する。その結果、上部導電層１１ｔは露出している（図３４（ａ５）、（ｂ５））。Ｓ－Ｇ接続部形成領域１０３Ｒでは、上部導電層１１ｓｇは、第１および第２絶縁層１２、１３の両方で覆われる（図３７（ａ５）、（ｂ５））。ＣＯＭ－Ｇ接続部形成領域１０４Ｒには、第２絶縁層１３のうち上部導電層１１ｃｇの上方に位置する部分に、上部導電層１１ｃｇを露出する開口部１４ｕを形成する（図４０（ａ５）、（ｂ５））。
　第１絶縁層１２としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。なお、さらに他の膜質を有する絶縁性材料を用いてもよい。第２絶縁層１３は有機材料からなる層であることが好ましく、例えばポジ型の感光性樹脂膜であってもよい。本実施形態では、第１絶縁層１２として、厚さが例えば２００ｎｍのＳｉＯ2膜、第２絶縁層１３として、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を用いる。
　なお、これらの絶縁層１２、１３の材料は上記材料に限定されない。第１絶縁層１２をエッチングすることなく、第２絶縁層１３をエッチングできるように、各絶縁層１２、１３の材料及びエッチング条件を選択すればよい。従って、第２絶縁層１３は例えば無機絶縁層であっても構わない。
　ＳＴＥＰ６：第１透明導電層形成工程（図３１、図３４、図３７および図４０の（ａ６）、（ｂ６））
　次に、第２絶縁層１３上および開口部１４ｐ、１４ｕ内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。
　図３１（ａ６）、（ｂ６）に示すように、トランジスタ形成領域１０１Ｒにおいて、透明導電膜のパターニングにより、透明導電膜のうち第２絶縁層１３の上に形成された開口部１５ｐを有する第１透明導電層１５が形成される。さらに、透明導電膜のうち開口部１４ｐ内および開口部１４ｐの周縁に位置する部分にドレイン接続透明導電層１５ａが形成される。ドレイン接続透明導電層１５ａは、層間絶縁層１４に設けられた開口部１４ｐ内に位置する露出したドレイン電極１１ｄの表面の一部と接するように形成される。第１透明導電層１５の開口部１５ｐ側の端部は、第２絶縁層１３の上面上に位置する。言い換えると、基板１の法線方向から見たとき、層間絶縁層１４の開口部１４ｐは、第１透明導電層１５の開口部１５ｐの内部に配置される。ドレイン接続透明導電層１５ａは、開口部１５ｐ内に形成され、第１透明導電層１５に電気的に接続されていない。
　なお、図３１（ｂ６）からは分かりにくいが、本実施形態では、第１透明導電層１５は、画素内の開口部１５ｐ以外の部分の略全体を占めるように形成されている。
　また、端子部形成領域１０２Ｒでは、透明導電膜のパターニングにより、上部導電層１１ｔを覆うように下部透明接続層１５ｔが形成され、Ｓ－Ｇ接続部形成領域１０３Ｒでは、透明導電膜を除去する（図３４および図３７の（ａ６）、（ｂ６））。
　ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいては、図４０（ａ６）、（ｂ６）に示すように、透明導電膜から下部透明接続層１５ｃｇが形成される。下部透明接続層１５ｃｇは第２絶縁層１３上および開口部１４ｕ内に形成され、開口部１４ｕ内に位置する上部導電層１１ｃｇの露出した表面を覆うように形成される。下部透明接続層１５ｃｇは、共通電極である第１透明導電層１５が延設されたものである。
　第１透明導電層１５および下部透明接続層１５ｃｇを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上２００ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　ＳＴＥＰ７：誘電体層形成工程（図３２、図３５、図３８、図４１の（ａ７）、（ｂ７））
　次に、基板１の表面全体を覆うように、例えばＣＶＤ法により、誘電体膜（図示せず）を形成する。次いで、誘電体膜の上にレジストマスク（図示せず）を形成し、誘電体膜のエッチングを行い、開口部１７ｐ、１７ｕ、１７ｑを有する誘電体層１７を形成する。
　これにより、図３２（ａ７）、（ｂ７）に示すように、トランジスタ形成領域１０１Ｒには、第１透明導電層１５上に誘電体層１７が形成される。誘電体層１７は、第１透明導電層１５の開口部１５ｐ側の端部（側面）を覆うように形成される。層間絶縁層１４の開口部１４ｐおよび誘電体層１７の開口部１７ｐによりコンタクトホールＣＨ１が形成される。
　また、図３５（ａ７）および（ｂ７）に示すように、端子部形成領域１０２Ｒでは、誘電体膜のパターニングにより、上部導電層１１の上に位置する下部透明接続層１５ｔの表面を露出する開口部１７ｑが形成される。
　図３８（ａ７）および（ｂ７）に示すように、Ｓ－Ｇ接続部形成領域１０３Ｒでは、絶縁層１３の上に誘電体層１７が形成される。
　図４１（ａ７）および（ｂ７）に示すように、ＣＯＭ－Ｇ接続部形成領域１０４Ｒでは、まず、下部透明接続層１５ｃｇの上に開口部１７ｕを有する誘電体層１７が形成される。開口部１７ｕにより、少なくとも上部導電層１１ｃｇ上の下部透明接続層１５ｃｇの表面は露出される。
　誘電体層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。本実施形態では、誘電体層１７は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量ＣCSが得られるように、誘電体層１７の材料や厚さを適宜選択することが好ましい。誘電体層１７の材料としては、誘電率と絶縁性との観点からＳｉＮｘが好適に用いられ得る。誘電体層１７の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。１５０ｎｍ以上であれば、より確実に絶縁性を確保できる。一方、４００ｎｍ以下であれば、より確実に所望の容量が得られる。本実施形態では、誘電体層１７として、例えば厚さが３００ｎｍのＳｉＮｘ膜を用いる。
　ＳＴＥＰ８：第２透明導電層形成工程（図３２、図３５、図３８、図４１の（ａ８）、（ｂ８））
　続いて、誘電体層１７の上、コンタクトホールＣＨ１内、および開口部１７ｑ、１７ｕ内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。
　これにより、図３２（ａ８）、（ｂ８）に示すように、トランジスタ形成領域１０１Ｒには、第２透明導電層１９ａが形成される。第２透明導電層１９ａは、コンタクトホールＣＨ１内で、ドレイン電極１１ｄの表面のうちのドレイン接続透明導電層１５ａが接していない部分と接し、ドレイン接続透明導電層１５ａとも接する。また、コンタクトホールＣＨ１の側壁の少なくとも一部は、第２透明導電層１９ａおよびドレイン接続透明導電層１５ａで覆われている。さらに、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置される。なお、本実施形態では、第２透明導電層１９ａは、ＦＦＳモードの表示装置において画素電極として機能する。この場合、図３２（ｂ８）に示すように、各画素において、第２透明導電層１９ａのうちゲート配線３と重なっていない部分に、複数のスリットが形成されてもよい。
　図３５（ａ８）および（ｂ８）に示すように、端子部形成領域１０２Ｒでは、透明導電膜から、端子部１０２の外部接続層１９ｔが形成される。外部接続層１９ｔは、開口部１７ｑ内において、下部透明接続層１５ｔと接し、上部導電層１１ｔに電気的に接続されている。
　図４１（ａ８）および（ｂ８）に示すように、ＣＯＭ－Ｇ接続部形成領域１０４Ｒでは、透明導電膜から上部透明接続層１９ｃｇが形成される。上部透明接続層１９ｃｇは、第２絶縁層１３の上およびコンタクトホールＣＨ２内に位置する下部透明接続層１５ｃｇを覆うパターンを有している。これにより、コンタクトホールＣＨ２内に位置する上部導電層１１ｃｇが上部および下部透明接続層１５ｃｇ、１９ｃｇにより二重に覆われて保護されているので、端子の信頼性が向上する。
　第２透明導電層１９ａおよび上部透明接続層１９ｃｇを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ～１５０ｎｍ）、ＩＺＯ膜（インジウム・亜鉛酸化物）やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　＜半導体装置１００Ａの変形例＞
　・ＣＯＭ－Ｇ接続部１０４のバリエーション
　図４２Ａおよび図４２Ｂは、それぞれ、ＣＯＭ－Ｇ接続部１０４のバリエーションを例示する平面図および断面図である。ただし、図４２Ｂ（ｃ）に示すＣＯＭ－Ｇ接続部１０４（３）は、図２６（ａ）に示したＣＯＭ－Ｇ接続部１０４と同じである。
　図４２Ａおよび図４２Ｂに示すＣＯＭ－Ｇ接続部１０４（１）～１０４（３）は、何れも、下部透明接続層１５ｃｇと、ゲート配線３と同じ導電膜から形成されたＣＯＭ信号用配線ＧCOM（図１）とを接続するように構成されている。
　これらのＣＯＭ－Ｇ接続部１０４（１）～１０４（３）は、何れも、下部透明接続層１５ｃｇとソース配線用金属膜から形成された上部導電層１１ｃｇとを直接接触させて、ゲート配線用金属膜から形成された下部導電層３ｃｇあるいは上部導電層１１ｃｇと、下部透明接続層１５ｃｇとを電気的に接続する構造を有している。また、上部透明接続層１９ｃｇの形成により上部導電層１１ｃｇの保護を強化している。
　図４２Ａ（ａ）および（ｂ）に示すＣＯＭ－Ｇ接続部１０４（１）は、周辺領域において、例えば、基板の法線方向から見たとき、隣接するソース配線１１の間に配置される。この例では、ＣＯＭ－Ｇ接続部１０４（１）は、表示領域１２０と端子部（ソース端子部）１０２との間に形成されている。
　ＣＯＭ－Ｇ接続部１０４（１）は、基板１の法線方向から見たとき、下部導電層３ｃｇと上部導電層１１ｃｇとを接続するための接続部（Ｇ－Ｓ接続部）と、上部導電層１１ｃｇと下部透明接続層１５ｃｇとを接続する接続部（Ｓ－ＣＯＭ接続部）との２つの部分に分かれたレイアウトを有している。下部導電層３ｃｇは、例えば図１に示すＣＯＭ信号用配線ＧCOMであり得る。Ｇ－Ｓ接続部では、下部導電層３ｃｇと上部導電層１１ｃｇとは、ゲート絶縁層５および保護層９に形成された開口部９ｕ内で接続されている。Ｓ－ＣＯＭ接続部では、上部導電層１１ｃｇと下部透明接続層１５ｃｇとは、層間絶縁層１４の開口部１４ｕ内で接続されている。
　このような構成によると、誘電体層１７を形成する際のフォトレジストが、ゲート絶縁層５および保護層９に設けられた開口部９ｕの凹部に深く溜まり込むことを防止できる。この結果、露光・解像がしやすくなるという利点がある。一方、２つの部分に分けたレイアウトを有することから、ＣＯＭ－Ｇ接続部１０４（１）の占める面積が大きくなる。このため、周辺領域１１０のサイズに余裕がない場合には適用し難い。
　図４２Ｂ（ａ）および（ｂ）に示すＣＯＭ－Ｇ接続部１０４（２）は、周辺領域において、例えば、基板の法線方向から見たとき、隣接するソース配線１１の間に配置される。この例では、ＣＯＭ－Ｇ接続部１０４（２）は、表示領域１２０と端子部（ソース端子部）１０２との間に形成されている。
　ＣＯＭ－Ｇ接続部１０４（２）は、下部導電層３ｃｇと下部透明接続層１５ｃｇとを接続するためのＣＯＭ－Ｇ接続部を有する。ＣＯＭ－Ｇ接続部１０４（２）は、基板１上に形成された下部導電層３ｃｇと、下部導電層３ｃｇを覆うように延設されたゲート絶縁層５および保護層９と、ゲート絶縁層５および保護層９に設けられた開口部９ｕ内で下部導電層３ｃｇと接する上部導電層１１ｃｇと、上部導電層１１ｃｇを覆うように延設された層間絶縁層１４とを有する。層間絶縁層１４の上には第１透明導電層１５と同一の透明導電膜から形成された下部透明接続層１５ｃｇが形成され、下部透明接続層１５ｃｇの上には下部透明接続層１５ｃｇを覆うように誘電体層１７が形成されている。下部透明接続層１５ｃｇは、層間絶縁層１４に形成された開口部１４ｕ内で上部導電層１１ｃｇと接している。
　このように、ＣＯＭ－Ｇ接続部１０４（２）では、開口部（コンタクトホール）１４ｕ内に位置する下部透明接続層１５ｃｇを誘電体層１７で覆っているので、他からの下部透明接続層１５ｃｇへの電気的影響を妨げることができる。また、静電気に対する下部透明接続層１５ｃｇへの電気的影響を小さくできる。さらに、誘電体層１７の上に別途導電層を設ける場合において、別途設けた導電層の電気的影響を下部透明接続層１５ｃｇが受けにくくなる（絶縁性の確保）。一方、後述するＣＯＭ－Ｇ接続部１０４（３）と比べて、開口部１４ｕ内に位置する導電層が下部透明接続層１５ｃｇしかないので、開口部１４側に位置する層間絶縁層１４のテーパー角度によっては、開口部１４ｕを十分に下部透明接続層１５ｃｇで覆うことが出来ず、下部透明接続層１５ｃｇの電気抵抗が大きくなる場合がある。
　図４２Ｂ（ｃ）に示すＣＯＭ－Ｇ接続部１０４（３）は、例えば、表示領域１２０と端子部（ゲート端子部）１０２との間に形成されている。
　ＣＯＭ－Ｇ接続部１０４（３）は、基板１の法線方向から見たとき、上部導電層１１ｃｇと下部透明接続層１５ｃｇとを接続する接続部（ＣＯＭ－Ｇ接続部）のみを有するレイアウトを有している。上部導電層１１ｃｇは、例えば図１に示すＣＯＭ信号用配線ＧCOMであり得る。ＣＯＭ－Ｇ接続部では、上部導電層１１ｃｇと下部透明接続層１５ｃｇとは、層間絶縁層１４の開口部１４ｕ内で接続されている。この例では、第１絶縁層１２の開口部１２ｕは、第２絶縁層１３のパターンをマスクとして形成されている。
　・Ｓ－Ｇ接続部１０３のバリエーション
　図４３（ａ）および（ｂ）は、それぞれ、Ｓ－Ｇ接続部１０３のバリエーションを例示する平面図である。ただし、図４３（ａ）に示すＳ－Ｇ接続部１０３（１）は、図２７に示すＳ－Ｇ接続部１０３と同じである。
　図４３（ａ）に示すＳ－Ｇ接続部１０３（１）では、ゲート絶縁層５および保護層９に、下部導電層３ｓｇの上面および側面（端面）を露出するように開口部９ｒを形成する。従って、下部導電層３ｓｇの上面のみでなく側面も上部導電層１１ｓｇとの接続に寄与する。これに対し、図４３（ｂ）に示すＳ－Ｇ接続部１０３（２）では、ゲート絶縁層５および保護層９に、下部導電層３ｓｇの上面が露出し、側面（端面）が露出しないように開口部９ｒを形成する。このため、下部導電層３ｓｇの上面のみが上部導電層１１ｓｇとの接続に寄与する。
　Ｓ－Ｇ接続部１０３（１）は、例えば積層膜を用いてゲート配線３および下部導電層３ｓｇを形成する場合に好適に用いられ得る。そのような場合、積層膜の最下層となる金属膜には、通常、酸化や腐食に強く、接続安定性に優れた材料が用いられる。従って、下部導電層３ｓｇの側面を露出するように開口部９ｒを形成することにより、下部導電層３ｓｇの最下層の金属膜と上部導電層１１ｓｇとの接続経路を確保できる。従って、低抵抗で安定した接続部を形成できる。ただし、Ｓ－Ｇ接続部に要求される抵抗値によっては、下部導電層３ｓｇと上部導電層１１ｓｇとの接触面積を確保するために、下部導電層３ｓｇの周縁の長さ（エッジ周囲長）を長くするなどの工夫が必要となる。このため、Ｓ－Ｇ接続部のサイズが大きくなり、レイアウト上不利となる場合がある。
　Ｓ－Ｇ接続部１０３（２）は、上記のＳ－Ｇ接続部１０３（１）と比べて、下部導電層３ｓｇと上部導電層１１ｓｇとの接触面積を大きくできるので、Ｓ－Ｇ接続部のサイズを小さくできる。下部導電層３ｓｇ（すなわちゲート配線３）の表面を構成する材料が、接続安定性に優れた材料を含んでいる場合に、この構成を適用すると特に有利である。
　・端子部１０２のバリエーション
　図４４（ａ）～（ｅ）は、それぞれ、端子部１０２のバリエーションを例示する平面図である。ただし、図４４（ｂ）に示す端子部１０２（２）は、図２８に示す端子部１０２と同じである。
　これらの端子部は、例えば、表示領域から端子部まで引き回された配線（引き回し配線）上に配置される。
　図４４（ａ）および（ｂ）に示す端子部１０２（１）、１０２（２）は、下部導電層３ｔを配置する引き回し配線の延びる方向が異なっているが、同様の構成を有している。端子部１０２（１）、１０２（２）は、ゲート配線３と同じ導電膜で形成された引き回し配線３Ｌ上に設けられる。従って、例えばゲート信号側の端子部（ゲート端子部）に適用すると、ゲート配線層からソース配線層へのメタルチェンジが不要であり、端子部の面積をより小さくできる。例えばゲート信号側の周辺領域のサイズに余裕がない場合に、これらの構成を適用すると特に有利である。一方、ソース信号側の端子部（ソース端子部）に適用する場合には、メタルチェンジを少なくとも１回行う必要があり、端子部の面積が増大するおそれがある。
　図４４（ｃ）に示す端子部１０２（３）は、ゲート配線層およびソース配線層から形成され、互いに重なり合う２層の引き回し配線３Ｌ、１１Ｌ上に配置されている。このため、１層の引き回し配線を用いる場合と比べて、端子部と表示領域間において引き回し配線の抵抗を低減できる。また、このような引き回し配線は冗長構造を有するので断線を抑制できる。ただし、このような２層の引き回し配線を形成するためには、表示領域の近傍にＳ－Ｇ接続部を少なくとも１ケ所設ける必要がある。このため、レイアウト上、引き回し配線形成用にＳ－Ｇ接続部領域を確保する必要がある。また、引き回し配線間のリークが問題となる場合には、その発生確率が２倍になる可能性がある。
　図４４（ｄ）および（ｅ）に示す端子部１０２（４）、１０２（５）は、ソース配線１１と同じ導電膜で形成された引き回し配線１１Ｌ上に設けられている。端子パッド部にのみ、ゲート配線層から形成された導電層３ｔが形成されていてもよいし（端子部１０２（４））、そのような導電層が形成されていなくてもよい（端子部１０２（５））。このような端子部１０２（４）、１０２（５）を、例えばソース信号側の端子部（ソース端子部）に適用すると、メタルチェンジが不要であり、端子部の面積をより小さくできる。例えばソース信号側の周辺領域のサイズに余裕がない場合に、これらの構成を適用すると特に有利である。一方、ゲート信号側の端子部（ゲート端子部）に適用する場合には、メタルチェンジを少なくとも１回行う必要があり、端子部の面積が増大するおそれがある。
　＜ＴＦＴの変形例＞
　上述したＴＦＴ１０１は、図４５に示すＴＦＴ１０１ａに変形し得る。図４５（ａ）はＴＦＴ１０１ａの模式的な平面図であり、図４５（ｂ）は図４５（ａ）のＥ－Ｅ’線に沿ったＴＦＴ１０１ａの模式的な断面図である。ＴＦＴ１０１と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　ＴＦＴ１０１ａはＴＦＴ１０１と異なり、層間絶縁層１４の開口部内でドレイン電極１１ｄがドレイン接続透明導電層１５ａのみと接触し、第２透明導電層１９ａとは接触していない。つまり、ＴＦＴ１０１ａを有する場合、コンタクト部１０５は、ドレイン電極１１ａとドレイン接続導電層１５ａとが接触している部分である。さらに、層間絶縁層１４の開口部の側壁に位置するドレイン接続導電層１５ａの一部を覆うように誘電体層１７が形成されており、誘電体層１７と誘電体層１７で覆われていないドレイン接続導電層１５ａを覆うように第２透明導電層１９ａが形成されている。第２透明導電層１９ａはドレイン接続導電層１５ａと接し、ドレイン電極１１ｄに電気的に接続されている。ドレイン電極１１ｄの一部は、ドレイン接続導電層１５ａとドレイン接続導電層１５ａの上に形成された第２透明導電層１９ａとで覆われている。
　ＴＦＴ１０１ａもＴＦＴ１０１と同様に、基板１の法線方向から見たとき、コンタクト部１０５の少なくとも一部はゲート電極３ａ（またはゲート配線３）と重なるように配置されている。
　ここで、図４５（ａ）を用いて、コンタクト部１０５およびコンタクトホールＣＨ１の形状を説明する。図４５（ａ）には、第１透明導電層１５、誘電体層１７、および第２絶縁層１３の開口部の輪郭の一例を、それぞれ線１５ｐ、１７ｐ、１３ｐで示している。
　なお、本明細書では、各層に形成された開口部の側面が基板１に垂直ではなく、開口部の大きさが深さに応じて変化する場合（例えばテーパー形状を有する場合）には、開口部が最も小さくなる深さにおける輪郭を「開口部の輪郭」としている。従って、図４５（ａ）において、例えば第２絶縁層１３の開口部１３ｐの輪郭は、第２絶縁層１３の底面（第２絶縁層１３と第１絶縁層１２との界面）における輪郭である。
　開口部１７ｐ、１３ｐは、何れも、第１透明導電層１５の開口部１５ｐの内部に配置されている。さらに、開口部１５ｐの内部にはドレイン接続透明導電層１５ａが形成されている。ドレイン接続透明導電層１５ａは、層間絶縁層１４に形成された開口部の側壁、層間絶縁層１４に形成された開口部内で露出されたドレイン電極１１ｄの一部を覆うように形成され、かつ第２絶縁層１３の上に形成されている。上述したように、ドレイン接続透明導電層１５ａと第１透明導電層１５とは電気的に接続されていない。このため、層間絶縁層１４の開口部の側壁には、第１透明導電層１５は露出されず、コンタクト部１０５では、ドレイン接続透明導電層１５ａ、第２透明導電層１９ａおよびドレイン電極１１ｄのみが電気的に接続される。開口部１７ｐ、１３ｐは、少なくとも一部が重なるように配置されている。これらの開口部１７ｐ、１３ｐの重なる部分が、ドレイン電極１１ｄと接する第１絶縁層１２の開口部の一部に相当する。本実施形態では、第２絶縁層１３の開口部１３ｐの少なくとも一部は、第１透明導電層１５の開口部１５ｐの輪郭の内部に位置するように、開口部１７ｐ、１３ｐが配置される。図４５（ａ）および（ｂ）に示す例では、誘電体層１７の開口部１７ｐと第２絶縁層１３の開口部１３ｐとは部分的に重なっており、開口部１７ｐの輪郭の左側の辺の一部が開口部１３ｐの輪郭の内部に位置している。
　図４５（ａ）および（ｂ）に示すように、コンタクトホールＣＨ１は、誘電体層１７のエッチングと第１絶縁層１２のエッチングと第２絶縁層１３のパターニングとにより形成されている。本実施形態においては、第２絶縁層１３として有機絶縁膜を用いているので、第２絶縁層１３に開口部１３ｐを形成した後、第２絶縁層１３をエッチングマスクとして、第１絶縁層１２のエッチングを行なっている。これにより、第１絶縁層１２の開口部側の側面は、第２絶縁層１３の開口部１３ｐ側の側面の一部と整合する。
　本発明の実施形態は、基板上に薄膜トランジスタおよび２層の透明導電層を備えた半導体装置に広く適用され得る。特に、アクティブマトリクス基板などの薄膜トランジスタを有する半導体装置、およびそのような半導体装置を備えた表示装置に好適に用いられる。
　１　　基板
　３　　ゲート配線
　３ａ　ゲート電極
　３ｔ、３ｓｇ、３ｃｇ　下部導電層
　５　ゲート絶縁層
　７ａ　半導体層
　９　保護層
　１１　ソース配線
　１１ｓ　ソース電極
　１１ｄ　ドレイン電極
　１１ｔ、１１ｓｇ、１１ｃｇ　上部導電層
　１２　第１絶縁層
　１３　第２絶縁層
　１４　層間絶縁層
　１５　第１透明導電層
　１７　誘電体層
　１９ａ　第２透明導電層
　１００　半導体装置
　１０１　ＴＦＴ
　１０２　端子部
　１０３　Ｓ－Ｇ接続部
　１０４　ＣＯＭ－Ｇ接続部
　１０５　コンタクト部
　１０００　　液晶表示装置

Claims (20)

  1. 　基板と、前記基板に保持された薄膜トランジスタ、ゲート配線層およびソース配線層とを備え、
    　前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極とを含み、
    　前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極とを含み、
    　前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、
    　前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、
    　前記層間絶縁層の上に形成された、第１透明導電層および前記第１透明導電層に電気的に接続されていないドレイン接続透明導電層と、
    　前記第１透明導電層上に形成された誘電体層と、
    　前記誘電体層上に、前記誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層とをさらに備え、
    　前記層間絶縁層および前記誘電体層は第１コンタクトホールを有し、前記第１コンタクトホール内で、前記ドレイン電極の一部は前記ドレイン接続透明導電層と接し、他の一部は前記第２透明導電層と接している、半導体装置。
  2. 　前記半導体層は酸化物半導体層である、請求項１に記載の半導体装置。
  3. 　前記第２透明導電層および前記ドレイン接続透明導電層は、前記第１コンタクトホール内で、前記ドレイン電極に電気的に接続されており、これによって、前記第２透明導電層および前記ドレイン接続透明導電層と前記ドレイン電極とが電気的に接続されるコンタクト部が形成されており、
    　前記基板の法線方向から見たとき、前記コンタクト部の全体が、前記ゲート配線層と重なっている、請求項１または２に記載の半導体装置。
  4. 　前記第１コンタクトホールの側壁の少なくとも一部は、前記第２透明導電層および前記ドレイン接続透明導電層で覆われている、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記層間絶縁層は、前記第１絶縁層と前記第１透明導電層との間に位置する第２絶縁層をさらに有し、前記第１絶縁層は無機絶縁層であり、前記第２絶縁層は有機絶縁層である、請求項１から４のいずれかに記載の半導体装置。
  6. 　前記基板上に形成された第１接続部をさらに有し、
    　前記ゲート配線層は第１下部導電層を含み、
    　前記ソース配線層は、前記第１下部導電層に接して形成された第１上部導電層を含み、
    　前記第１接続部は、前記第１下部導電層と、前記第１上部導電層と、前記第１上部導電層の上に延設された前記層間絶縁層と、前記層間絶縁層の上に形成され、前記第１透明導電層と同一の導電膜から形成された第１下部透明接続層と、前記第１下部透明接続層の上に形成され、前記第２透明導電層と同一の導電膜から形成された第１上部透明接続層とを備え、
    　　前記層間絶縁層は第２コンタクトホールを有し、前記第１上部導電層の少なくとも一部は、前記第１下部透明接続層と接し、かつ、前記第１下部透明接続層および前記第１上部透明接続層で覆われている、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記基板上に形成された端子部をさらに備え、
    　前記ゲート配線層は第２下部導電層を含み、
    　前記ソース配線層は、前記第２下部導電層に接して形成された第２上部導電層を含み、
    　前記端子部は、前記第２下部導電層と、前記第２上部導電層と、前記第２上部導電層を覆うように形成され、前記第１透明導電層と同一の導電膜から形成された第２下部透明接続層と、前記第２下部透明接続層の上に延設された前記誘電体層と、前記誘電体層の上に形成され、前記第２透明導電層と同一の導電膜から形成された外部接続層を備え、
    　前記誘電体層には、開口部が形成されており、前記開口部内において、前記外部接続層は前記第２下部透明接続層の一部と接している、請求項１から６のいずれかに記載の半導体装置。
  8. 　前記半導体層と前記ソース電極およびドレイン電極との間に、前記半導体層の少なくともチャネル領域となる部分と接して形成された保護層をさらに備える、請求項１から７のいずれかに記載の半導体装置。
  9. 　請求項１から８のいずれかに記載の半導体装置と、
    　前記半導体装置と対向するように配置された対向基板と、
    　前記対向基板と前記半導体装置との間に配置された液晶層と
    を備え、
    　マトリクス状に配置された複数の画素を有し、
    　前記第２透明導電層は、画素毎に分離され、画素電極として機能する表示装置。
  10. 　前記第１透明導電層は、各画素の略全体を占めている、請求項９に記載の表示装置。
  11. 　前記第２透明導電層は、画素内に、スリット状の複数の開口部を有し、
    前記第１透明導電層は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する、請求項９または１０に記載の表示装置。
  12. 　半導体層上に形成されたエッチストッパ層を備える薄膜トランジスタを有する半導体装置であって、
    　　前記薄膜トランジスタのゲート電極と同一の導電膜から形成された下部導電層と、
    　　前記薄膜トランジスタのゲート絶縁層と同一の絶縁膜から形成された下部絶縁層と、
    　　前記エッチストッパ層と同一の絶縁膜から形成された上部絶縁層と、
    　　前記下部絶縁層および上部絶縁層に設けられたコンタクトホール内で前記下部導電層と接触する、前記薄膜トランジスタのソース電極またはドレイン電極と同一の導電膜から形成された上部導電層とを有し、
    　前記コンタクトホール内において、前記下部絶縁層の側面は前記上部絶縁層の側面に整合している、半導体装置。
  13. 　半導体層上に形成されたエッチストッパ層を備える薄膜トランジスタを有する半導体装置であって、
    　　前記薄膜トランジスタのゲート電極と同一の導電膜から形成された下部導電層と、
    　　前記薄膜トランジスタのゲート絶縁層と同一の絶縁膜から形成された下部絶縁層と、
    　　前記エッチストッパ層と同一の絶縁膜から形成された上部絶縁層と、
    　　前記下部絶縁層および上部絶縁層に設けられたコンタクトホール内で前記下部導電層と接触する、前記薄膜トランジスタのソース電極またはドレイン電極と同一の導電膜から形成された上部導電層と、
    　前記上部導電層を覆うように形成された第１透明導電層と、
    　前記第１透明導電層の上に形成された誘電体層と、
    　前記誘電体層上に形成された第２透明導電層とを有し、
    　前記第２透明導電層の一部は前記第１透明導電層と接し、前記コンタクトホール内において、前記下部絶縁層の側面は前記上部絶縁層の側面に整合している、半導体装置。
  14. 　薄膜トランジスタを備えた半導体装置の製造方法であって、
    　（Ａ）基板上に薄膜トランジスタを形成する工程であって、ゲート配線およびゲート電極を含むゲート配線層と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、ソース電極及びドレイン電極を含むソース配線層とを形成する工程と、
    　（Ｂ）前記薄膜トランジスタを覆い、少なくとも前記ドレイン電極と接する第１絶縁層を含む層間絶縁層を形成する工程と、
    　（Ｃ）前記層間絶縁層をエッチングすることにより、前記ドレイン電極の表面を露出する第１開口部を形成する工程と、
    　（Ｄ）前記層間絶縁層の上に、第１透明導電層および前記第１透明導電層に電気的に接続されていないドレイン接続透明導電層を形成する工程であって、前記第１開口部内で前記ドレイン電極の表面の一部に接触するように前記ドレイン接続透明導電層を形成する工程と、
    　（Ｅ）前記第１透明導電層上に誘電体層を形成する工程と、
    　（Ｆ）前記誘電体層をエッチングすることにより、前記ドレイン接続透明導電層の表面を露出する第１コンタクトホールを形成する工程と、
    　（Ｇ）前記誘電体層上および前記第１コンタクトホール内に、前記ドレイン電極に電気的に接続する第２透明導電層を形成する工程であって、前記第１コンタクトホール内で、前記第２透明導電層が前記ドレイン電極の表面の他の部分と接するように前記第２透明導電層を形成する工程とを包含する、半導体装置の製造方法。
  15. 　前記第１コンタクトホールの側壁の少なくとも一部は、前記ドレイン接続透明導電層および前記第２透明導電層で覆われている、請求項１４に記載の半導体装置の製造方法。
  16. 　前記半導体層は酸化物半導体層である、請求項１４または１５に記載の半導体装置の製造方法。
  17. 　半導体層上にエッチストッパ層を備える薄膜トランジスタを有する半導体装置の製造方法であって、
    　（Ａ）基板上に、前記薄膜トランジスタのゲート電極と同一の導電膜から下部導電層を形成する工程と、
    　（Ｂ）基板上に、前記薄膜トランジスタのゲート絶縁層と同一の絶縁膜から下部絶縁層を形成する工程と、
    　（Ｃ）前記下部絶縁層上に前記エッチストッパ層と同一の絶縁膜から上部絶縁層を形成する工程と、
    　（Ｄ）前記下部絶縁層および前記上部絶縁層を同時にエッチングすることにより、前記下部絶縁層および前記上部絶縁層にコンタクトホールを形成する工程と、
    　（Ｅ）前記コンタクトホール内で、前記下部導電層と接触する、前記薄膜トランジスタのソース電極またはドレイン電極と同一の導電膜から上部導電層を形成する工程とを包含する、半導体装置の製造方法。
  18. 　半導体層上にエッチストッパ層を備える薄膜トランジスタを有する半導体装置の製造方法であって、
    　（Ａ）基板上に、前記薄膜トランジスタのゲート電極と同一の導電膜から下部導電層を形成する工程と、
    　（Ｂ）基板上に、前記薄膜トランジスタのゲート絶縁層と同一の絶縁膜から下部絶縁層を形成する工程と、
    　（Ｃ）前記下部絶縁層上に前記エッチストッパ層と同一の絶縁膜から上部絶縁層を形成する工程と、
    　（Ｄ）前記下部絶縁層および前記上部絶縁層を同時にエッチングすることにより、前記下部絶縁層および前記上部絶縁層にコンタクトホールを形成する工程と、
    　（Ｅ）前記コンタクトホール内で、前記下部導電層と接触する、前記薄膜トランジスタのソース電極またはドレイン電極と同一の導電膜から上部導電層を形成する工程と、
    　（Ｆ）前記上部導電層を覆うように第１透明導電層を形成する工程と、
    　（Ｇ）前記第１透明導電層の上に誘電体層を形成する工程と、
    　（Ｈ）前記誘電体層上に形成され、前記第１透明導電層と接触するように第２透明導電層を形成する工程とを包含する、半導体装置の製造方法。
  19. 　前記酸化物半導体層はＩＧＺＯ層である請求項２に記載の半導体装置。
  20. 　前記酸化物半導体層はＩＧＺＯ層である請求項１６に記載の半導体装置の製造方法。
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