TWI810942B - 薄膜電晶體陣列基板及其製造方法 - Google Patents
薄膜電晶體陣列基板及其製造方法 Download PDFInfo
- Publication number
- TWI810942B TWI810942B TW111119201A TW111119201A TWI810942B TW I810942 B TWI810942 B TW I810942B TW 111119201 A TW111119201 A TW 111119201A TW 111119201 A TW111119201 A TW 111119201A TW I810942 B TWI810942 B TW I810942B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- metal layer
- transparent electrode
- thin film
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 165
- 239000002184 metal Substances 0.000 claims abstract description 165
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 238000002161 passivation Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 13
- 235000012149 noodles Nutrition 0.000 claims 1
- 239000000463 material Substances 0.000 description 7
- 238000003860 storage Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 108091081062 Repeated sequence (DNA) Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
一種薄膜電晶體陣列基板包括底板、第一金屬層、絕緣層、半導體層、第二金屬層與透明電極層。第一金屬層位於底板上且具有第一部分與第二部分。絕緣層覆蓋底板與第一金屬層。半導體層位於絕緣層上且與第一金屬層的第一部分重疊。第二金屬層具有位在半導體層上的第一部分與位在絕緣層上的第二部分，且第二金屬層的第二部分與第一金屬層的第二部分重疊。透明電極層具有第一部分與第二部分，其中透明電極層的第一部分沿第二金屬層的第一部分設置，透明電極層的第二部分沿第二金屬層的第二部分設置。
Description
本揭露是有關一種薄膜電晶體陣列基板及一種薄膜電晶體陣列基板的製造方法。
一般而言，用於電子紙顯示器的薄膜電晶體陣列(TFT Array)基板需七道或八道的光罩道數。舉例來說，光罩道數需包括圖案化閘極、閘極隔離件(Insulator)、半導體膜、源極/汲極、鈍化(Passivation)層、平坦層與透明電極層，還可能在形成平坦層後與形成透明電極層前先形成另一圖案化的金屬層。經由以上七道或八道的光罩道數，才能完成驅動電子墨水層的陣列功能。
因此，生產薄膜電晶體陣列基板的週期(Cycle time)難以減短，且光罩的費用昂貴，並不利於較低解析度需求的電子紙顯示器。
本揭露之一技術態樣為一種薄膜電晶體陣列基板。
根據本揭露之一些實施方式，一種薄膜電晶體陣列基板包括底板、第一金屬層、絕緣層、半導體層、第二金屬層與透明電極層。第一金屬層位於底板上且具有第一部分與第二部分。絕緣層覆蓋底板與第一金屬層。半導體層位於絕緣層上且與第一金屬層的第一部分重疊。第二金屬層具有位在半導體層上的第一部分與位在絕緣層上的第二部分，且第二金屬層的第二部分與第一金屬層的第二部分重疊。透明電極層具有第一部分與第二部分，其中透明電極層的第一部分沿第二金屬層的第一部分設置，透明電極層的第二部分沿第二金屬層的第二部分設置。
在一些實施方式中，上述透明電極層直接接觸第二金屬層。
在一些實施方式中，上述透明電極層的底面與第二金屬層的頂面共平面。
在一些實施方式中，上述透明電極層從第二金屬層的頂面延伸至第二金屬層的側壁。
在一些實施方式中，上述第二金屬層的第一部分具有分開的兩區段，每一區段從半導體層的頂面沿半導體層的側壁延伸至絕緣層的頂面。
在一些實施方式中，上述薄膜電晶體陣列基板更包括鈍化層及平坦層。鈍化層覆蓋絕緣層、第二金屬層與透明電極層。平坦層覆蓋鈍化層。平坦層與鈍化層各具有開口，且在第二金屬層的第二部分上的透明電極層位於此兩開口中。
本揭露之另一技術態樣為一種薄膜電晶體陣列基板的製造方法。
根據本揭露之一些實施方式，一種薄膜電晶體陣列基板的製造方法包括依序形成第一金屬層、絕緣層與半導體層於底板上，其中第一金屬層具有第一部分與第二部分，絕緣層覆蓋底板與第一金屬層，半導體層位於絕緣層上且與第一金屬層的第一部分重疊；形成第二金屬層於半導體層與絕緣層上；形成透明電極層於第二金屬層上；圖案化透明電極層，使透明電極層的第一部分沿第二金屬層的第一部分設置，透明電極層的第二部分沿第二金屬層的第二部分設置，其中第二金屬層的第二部分與第一金屬層的第二部分重疊；以及圖案化第二金屬層。
在一些實施方式中，上述圖案化透明電極層包括形成光阻層於透明電極層上；以及利用光阻層蝕刻透明電極層。
在一些實施方式中，上述圖案化第二金屬層包括：利用光阻層蝕刻第二金屬層，使第二金屬層的第一部分與第二部分分開，且第二金屬層的第一部分具有分開的兩區段，每一區段從半導體層的頂面沿半導體層的側壁延伸至絕緣層的頂面。
在一些實施方式中，上述薄膜電晶體陣列基板的製造方法更包括利用光阻層蝕刻第二金屬層後，移除光阻層。
在一些實施方式中，上述薄膜電晶體陣列基板的製造方法更包括移除光阻層後，升溫使透明電極層結晶。
在一些實施方式中，上述薄膜電晶體陣列基板的製造方法更包括利用光阻層蝕刻透明電極層後，移除光阻層。
在一些實施方式中，上述薄膜電晶體陣列基板的製造方法更包括移除光阻層後，升溫使透明電極層結晶。
在一些實施方式中，上述圖案化第二金屬層包括利用結晶的透明電極層蝕刻第二金屬層，使第二金屬層的第一部分與第二部分分開，且第二金屬層的第一部分具有分開的兩區段，每一區段從半導體層的頂面沿半導體層的側壁延伸至絕緣層的頂面。
在一些實施方式中，上述薄膜電晶體陣列基板的製造方法更包括形成鈍化層覆蓋絕緣層、第二金屬層與透明電極層；以及蝕刻第二金屬層的第二部分上方的鈍化層以形成開口，其中透明電極層的第二部分為蝕刻停止層。
在一些實施方式中，上述薄膜電晶體陣列基板的製造方法更包括形成平坦層覆蓋鈍化層，其中平坦層具有開口，且在第二金屬層的第二部分上的透明電極層位於平坦層的開口與鈍化層的開口中。
在本揭露上述實施方式中，由於形成第二金屬層於半導體層與絕緣層上後，就接著形成透明電極層於第二金屬層上，因此可由同一光阻層依序圖案化透明電極層及其下方的第二金屬層，或者，可利用圖案化的透明電極層作為遮罩來圖案化第二金屬層。如此一來，透明電極層的第一部分可沿第二金屬層的第一部分設置，透明電極層的第二部分可沿第二金屬層的第二部分設置。薄膜電晶體陣列基板的製造方法可減少一道光罩，可應用在較低解析度需求的電子紙顯示器。此外，在後續製程中，透明電極層的第二部分可作為蝕刻停止層。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施方式及/或配置之間的關係。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖繪示根據本揭露一實施方式之薄膜電晶體陣列基板的製造方法的流程圖。薄膜電晶體陣列基板的製造方法包括下列步驟。在步驟S1中，依序形成第一金屬層、絕緣層與半導體層於底板上，其中第一金屬層具有第一部分與第二部分，絕緣層覆蓋底板與第一金屬層，半導體層位於絕緣層上且與第一金屬層的第一部分重疊。接著在步驟S2中，形成第二金屬層於半導體層與絕緣層上。之後在步驟S3中，形成透明電極層於第二金屬層上。後續在步驟S4中，圖案化透明電極層，使透明電極層的第一部分沿第二金屬層的第一部分設置，透明電極層的第二部分沿第二金屬層的第二部分設置，其中第二金屬層的第二部分與第一金屬層的第二部分重疊。接著在步驟S5中，圖案化第二金屬層。薄膜電晶體陣列基板的製造方法並不限於上述步驟S1至步驟S5，舉例來說，在一些實施方式中，可在兩前後步驟之間進一步包括其他步驟，也可在步驟S1前與步驟S5後進一步包括其他步驟。
在以下敘述中，將詳細說明上述薄膜電晶體陣列基板的製造方法的各步驟。
第2圖至第6圖繪示根據本揭露一實施方式之薄膜電晶體陣列基板100(見第6圖)的製造方法在各步驟的剖面圖。參閱第2圖，可依序形成第一金屬層110、絕緣層120與半導體層130於底板105上。底板105可以為玻璃板或是塑膠基板。第一金屬層110與半導體層130可經圖案化製程形成，使第一金屬層110具有第一部分112與第二部分114。在本文中，圖案化製程可包括曝光、顯影、蝕刻等步驟。絕緣層120覆蓋底板105與第一金屬層110。第一金屬層110的第一部分112可作為薄膜電晶體的閘極，絕緣層120可作為閘極隔離件(Insulator)。半導體層130位於絕緣層120上且與第一金屬層110的第一部分112重疊。此外，與第一金屬層110的第二部分114重疊的絕緣層120上無半導體層130。在一些實施方式中，第一金屬層110的材料可包括鋁或鉬，絕緣層120的材料可包括氮化矽或二氧化矽，半導體層130的材料可包括非晶矽或氧化銦鎵鋅(IGZO)，但並不用以限制本揭露。
在半導體層130形成後，可形成第二金屬層140於半導體層130與絕緣層120上。接著，可形成透明電極層150於第二金屬層140上。第二金屬層140與透明電極層150可採沉積方式形成，例如物理氣相沉積(PVD)。如此一來，透明電極層150可直接接觸第二金屬層140。換句話說，透明電極層150的底面與第二金屬層140的頂面共平面。在一些實施方式中，透明電極層150的材料包括銦錫氧化物(ITO)。此外，第二金屬層140具有位在半導體層130上的第一部分142與位在絕緣層120上的第二部分144，第二金屬層140的第一部分142與第一金屬層110的第一部分112重疊，且第二金屬層140的第二部分144與第一金屬層110的第二部分114重疊。
參閱第3圖，在前述透明電極層150形成後，可圖案化透明電極層150，使透明電極層150的第一部分152沿第二金屬層140的第一部分142設置，透明電極層150的第二部分154沿第二金屬層140的第二部分144設置，且透明電極層150的第一部分152形成分開的兩區段。在圖案化透明電極層150的步驟中，可包括形成第3圖的光阻層P於透明電極層150上，並以光阻層P作為遮罩，利用光阻層P蝕刻透明電極層150。經由此步驟，未與第一金屬層110重疊的第二金屬層140便會露出，且透明電極層150可從第二金屬層140的頂面延伸至第二金屬層140的側壁。
在本實施方式中，由於形成第二金屬層140於半導體層130與絕緣層120上後，就接著形成透明電極層150於第二金屬層140上，因此可由同一光阻層P依序圖案化透明電極層150及其下方的第二金屬層140。如此一來，薄膜電晶體陣列基板的製造方法可減少一道光罩(例如可省略傳統透明電極的黃光與蝕刻步驟)，可應用在較低解析度需求的電子紙顯示器。
參閱第4圖，蝕刻透明電極層150後，可保留光阻層P，並進一步圖案化第二金屬層140。在圖案化透明電極層150的步驟中，能以光阻層P作為遮罩，利用光阻層P蝕刻第二金屬層140，使第二金屬層140的第一部分142與第二部分144分開，且第二金屬層140的第一部分142具有分開的兩區段143、145。每一區段143、145可從半導體層130的頂面沿半導體層130的側壁延伸至絕緣層120的頂面。第二金屬層140的第一部分142的兩區段143、145可分別作為薄膜電晶體的源極與汲極。經由此步驟，未與第一金屬層110重疊的絕緣層120便會露出。
參閱第5圖，在利用光阻層P蝕刻第二金屬層140後，便可移除光阻層P。接著，進行高溫結晶步驟，升溫使透明電極層150結晶，使透明電極層150具有耐蝕刻抗轟擊的特性。此外，從第5圖左側之第一金屬層110的第一部分112往上到第二金屬層140的第一部分142的堆疊結構可視為薄膜電晶體，而從第5圖右側之第一金屬層110的第二部分114往上到第二金屬層140的第二部分144的堆疊結構可視為儲存電容。
參閱第6圖，透明電極層150高溫結晶後，可形成鈍化層160覆蓋絕緣層120、第二金屬層140與透明電極層150。鈍化層160的材料可包括氮化物或氧化物，可利用化學氣相沉積(CVD)形成。接著，可蝕刻第二金屬層140的第二部分144上方的鈍化層160以形成開口O1，其中透明電極層150因已具有耐蝕刻的特性，使透明電極層150的第二部分154可作為蝕刻停止層(Etch stop layer)。鈍化層160形成後，便可形成平坦層170覆蓋鈍化層160，其中平坦層170具有開口O2，且在第二金屬層140的第二部分144上的透明電極層150位於平坦層170的開口O2與鈍化層160的開口O1中。平坦層170的材料可為有機高溫光阻，可利用塗佈(Coating)方式形成。
經由以上步驟，便可得到第6圖的薄膜電晶體陣列基板100。
應瞭解到，已敘述過的元件連接關係、材料與功效將不再重複贅述，合先敘明。在以下敘述中，將說明另一薄膜電晶體陣列基板的製造方法。
第7圖與第8圖繪示根據本揭露另一實施方式之薄膜電晶體陣列基板100的製造方法在第3圖之步驟後的剖面圖。在本實施方式中，第2圖至第3圖的步驟如前所述，不重覆贅述。同時參閱第3圖與第7圖，在圖案化透明電極層150後(即利用光阻層P蝕刻透明電極層150後)，移除光阻層P。接著，在移除光阻層P後，進行高溫結晶步驟，升溫使透明電極層150結晶，以讓透明電極層150具有耐蝕刻抗轟擊的特性。
參閱第8圖，透明電極層150結晶後，可圖案化第二金屬層140。在本實施方式中，可利用經圖案化且結晶的透明電極層150蝕刻第二金屬層140，使第二金屬層140的第一部分142與第二部分144分開，且第二金屬層140的第一部分142具有分開的兩區段143、145，每一區段143、145從半導體層130的頂面沿半導體層130的側壁延伸至絕緣層120的頂面。
在本實施方式中，由於形成第二金屬層140於半導體層130與絕緣層120上後，就接著形成透明電極層150於第二金屬層140上，因此可利用圖案化的透明電極層150作為遮罩來圖案化第二金屬層140。如此一來，薄膜電晶體陣列基板的製造方法可減少一道光罩(例如可省略傳統第二金屬層的黃光與蝕刻步驟)，可應用在較低解析度需求的電子紙顯示器。此外，由於透明電極層150的耐蝕刻抗轟擊特性，可讓透明電極層150幫助第二金屬層140蝕刻時有自我對準的效果，避免傳統光阻圖案在金屬乾蝕刻過程中變小，進而避免臨界尺寸損失(Critical dimension loss；CD loss)過大。
後續步驟如前述第6圖的步驟，在利用圖案化的透明電極層150蝕刻第二金屬層140後，可依序形成鈍化層160與平坦層170。經由以上步驟，便可得到第6圖的薄膜電晶體陣列基板100。
前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
100:薄膜電晶體陣列基板
105:底板
110:第一金屬層
112:第一部分
114:第二部分
120:絕緣層
130:半導體層
140:第二金屬層
142:第一部分
143:區段
144:第二部分
145:區段
150:透明電極層
152:第一部分
154:第二部分
160:鈍化層
170:平坦層
P:光阻層
O1,O2:開口
S1,S2,S3,S4,S5:步驟
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。
第1圖繪示根據本揭露一實施方式之薄膜電晶體陣列基板的製造方法的流程圖。
第2圖至第6圖繪示根據本揭露一實施方式之薄膜電晶體陣列基板的製造方法在各步驟的剖面圖。
第7圖與第8圖繪示根據本揭露另一實施方式之薄膜電晶體陣列基板的製造方法在第3圖之步驟後的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:薄膜電晶體陣列基板
105:底板
110:第一金屬層
112:第一部分
114:第二部分
120:絕緣層
130:半導體層
140:第二金屬層
142:第一部分
143:區段
144:第二部分
145:區段
150:透明電極層
152:第一部分
154:第二部分
160:鈍化層
170:平坦層
O1,O2:開口
Claims (16)
- 一種薄膜電晶體陣列基板，包括：一底板；一第一金屬層，位於該底板上且具有一第一部分與一第二部分；一絕緣層，覆蓋該底板與該第一金屬層；一半導體層，位於該絕緣層上且與該第一金屬層的該第一部分重疊；一第二金屬層，具有位在該半導體層上的一第一部分與位在該絕緣層上的一第二部分，且該第二金屬層的該第二部分與該第一金屬層的該第二部分重疊；以及一透明電極層，具有一第一部分與一第二部分，其中該透明電極層的該第一部分在該第二金屬層的該第一部分上且沿該第二金屬層的該第一部分設置，該透明電極層的該第二部分在該第二金屬層的該第二部分上且沿該第二金屬層的該第二部分設置，使得該第二金屬層的該第一部分位於該透明電極層的該第一部分與該半導體層之間，該第二金屬層的該第二部分位於該透明電極層的該第二部分與該絕緣層之間。
- 如請求項1所述之薄膜電晶體陣列基板，其中該透明電極層直接接觸該第二金屬層。
- 如請求項1所述之薄膜電晶體陣列基板，其中該透明電極層的底面與該第二金屬層的頂面共平面。
- 如請求項1所述之薄膜電晶體陣列基板，其中該透明電極層從該第二金屬層的頂面延伸至該第二金屬層的側壁。
- 如請求項1所述之薄膜電晶體陣列基板，其中該第二金屬層的該第一部分具有分開的兩區段，每一該兩區段從該半導體層的頂面沿該半導體層的側壁延伸至該絕緣層的頂面。
- 如請求項1所述之薄膜電晶體陣列基板，更包括：一鈍化層，覆蓋該絕緣層、該第二金屬層與該透明電極層；以及一平坦層，覆蓋該鈍化層，其中該平坦層與該鈍化層各具有一開口，且在該第二金屬層的該第二部分上的該透明電極層位於該兩開口中。
- 一種薄膜電晶體陣列基板的製造方法，包括：依序形成一第一金屬層、一絕緣層與一半導體層於一底板上，其中該第一金屬層具有一第一部分與一第二部分，該絕緣層覆蓋該底板與該第一金屬層，該半導體層位於該 絕緣層上且與該第一金屬層的該第一部分重疊；形成一第二金屬層於該半導體層與該絕緣層上；形成一透明電極層於該第二金屬層上；圖案化該透明電極層，使該透明電極層的一第一部分沿該第二金屬層的該第一部分設置，該透明電極層的一第二部分沿該第二金屬層的一第二部分設置，其中該第二金屬層的該第二部分與該第一金屬層的該第二部分重疊；以及圖案化該第二金屬層。
- 如請求項7所述之薄膜電晶體陣列基板的製造方法，其中圖案化該透明電極層包括：形成一光阻層於該透明電極層上；以及利用該光阻層蝕刻該透明電極層。
- 如請求項8所述之薄膜電晶體陣列基板的製造方法，其中圖案化該第二金屬層包括：利用該光阻層蝕刻該第二金屬層，使該第二金屬層的該第一部分與該第二部分分開，且該第二金屬層的該第一部分具有分開的兩區段，每一該兩區段從該半導體層的頂面沿該半導體層的側壁延伸至該絕緣層的頂面。
- 如請求項9所述之薄膜電晶體陣列基板的製造方法，更包括：利用該光阻層蝕刻該第二金屬層後，移除該光阻層。
- 如請求項10所述之薄膜電晶體陣列基板的製造方法，更包括：移除該光阻層後，升溫使該透明電極層結晶。
- 如請求項8所述之薄膜電晶體陣列基板的製造方法，更包括：利用該光阻層蝕刻該透明電極層後，移除該光阻層。
- 如請求項12所述之薄膜電晶體陣列基板的製造方法，更包括：移除該光阻層後，升溫使該透明電極層結晶。
- 如請求項13所述之薄膜電晶體陣列基板的製造方法，其中圖案化該第二金屬層包括：利用結晶的該透明電極層蝕刻該第二金屬層，使該第二金屬層的該第一部分與該第二部分分開，且該第二金屬層的該第一部分具有分開的兩區段，每一該兩區段從該半導體層的頂面沿該半導體層的側壁延伸至該絕緣層的頂面。
- 如請求項7所述之薄膜電晶體陣列基板的製造方法，更包括：形成一鈍化層覆蓋該絕緣層、該第二金屬層與該透明電極層；以及 蝕刻該第二金屬層的該第二部分上方的該鈍化層以形成一開口，其中該透明電極層的該第二部分為蝕刻停止層。
- 如請求項15所述之薄膜電晶體陣列基板的製造方法，更包括：形成一平坦層覆蓋該鈍化層，其中該平坦層具有一開口，且在該第二金屬層的該第二部分上的該透明電極層位於該平坦層的該開口與該鈍化層的該開口中。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111119201A TWI810942B (zh) | 2022-05-24 | 2022-05-24 | 薄膜電晶體陣列基板及其製造方法 |
| US18/300,404 US20230387133A1 (en) | 2022-05-24 | 2023-04-14 | Thin film transistor array substrate and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111119201A TWI810942B (zh) | 2022-05-24 | 2022-05-24 | 薄膜電晶體陣列基板及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI810942B true TWI810942B (zh) | 2023-08-01 |
| TW202346993A TW202346993A (zh) | 2023-12-01 |
Family
ID=88585564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111119201A TWI810942B (zh) | 2022-05-24 | 2022-05-24 | 薄膜電晶體陣列基板及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20230387133A1 (zh) |
| TW (1) | TWI810942B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100405194C (zh) * | 2004-11-29 | 2008-07-23 | 友达光电股份有限公司 | 液晶显示装置及其制造方法 |
| TW200832696A (en) * | 2007-01-24 | 2008-08-01 | Chi Mei Optoelectronics Corp | Display panel and method for manufacturing thin film transistor substrate thereof |
| TW200841472A (en) * | 2007-04-12 | 2008-10-16 | Au Optronics Corp | Method for fabricating a pixel structure and the pixel structure |
| WO2016039211A1 (ja) * | 2014-09-10 | 2016-03-17 | シャープ株式会社 | 半導体装置、液晶表示装置および半導体装置の製造方法 |
| CN105452949B (zh) * | 2013-08-07 | 2019-02-19 | 夏普株式会社 | 半导体装置、显示装置和半导体装置的制造方法 |
-
2022
- 2022-05-24 TW TW111119201A patent/TWI810942B/zh active
-
2023
- 2023-04-14 US US18/300,404 patent/US20230387133A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100405194C (zh) * | 2004-11-29 | 2008-07-23 | 友达光电股份有限公司 | 液晶显示装置及其制造方法 |
| TW200832696A (en) * | 2007-01-24 | 2008-08-01 | Chi Mei Optoelectronics Corp | Display panel and method for manufacturing thin film transistor substrate thereof |
| TW200841472A (en) * | 2007-04-12 | 2008-10-16 | Au Optronics Corp | Method for fabricating a pixel structure and the pixel structure |
| CN105452949B (zh) * | 2013-08-07 | 2019-02-19 | 夏普株式会社 | 半导体装置、显示装置和半导体装置的制造方法 |
| WO2016039211A1 (ja) * | 2014-09-10 | 2016-03-17 | シャープ株式会社 | 半導体装置、液晶表示装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202346993A (zh) | 2023-12-01 |
| US20230387133A1 (en) | 2023-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11506948B2 (en) | Array substrate and manufacturing method thereof, display panel and display apparatus | |
| WO2018214727A1 (zh) | 柔性显示基板及其制作方法、显示装置 | |
| US8563980B2 (en) | Array substrate and manufacturing method | |
| US8691639B2 (en) | Manufacture methods of thin film transistor and array substrate and mask | |
| US11087985B2 (en) | Manufacturing method of TFT array substrate | |
| US7939828B2 (en) | Pixel structure and method for fabricating the same | |
| US20150303225A1 (en) | Array substrate, fabrication method thereof and display device | |
| WO2017020480A1 (zh) | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 | |
| WO2015043082A1 (zh) | 薄膜晶体管及其制造方法、阵列基板及显示装置 | |
| KR20140041403A (ko) | 유기 박막 트랜지스터 어레이 기판 및 그 제조 방법, 및 디스플레이 장치 | |
| US20170033235A1 (en) | Pixel structure and method for fabricating the same | |
| US8722440B2 (en) | Display substrate and method of manufacturing the same | |
| WO2013189144A1 (zh) | 阵列基板及其制造方法、以及显示装置 | |
| WO2018077239A1 (zh) | 显示基板及其制造方法、显示装置 | |
| US7816193B2 (en) | Method for fabricating a pixel structure of a liquid crystal display | |
| TWI459477B (zh) | 畫素結構及其製作方法 | |
| TWI810942B (zh) | 薄膜電晶體陣列基板及其製造方法 | |
| TW202113443A (zh) | 半導體裝置 | |
| US8273590B2 (en) | Methods for manufacturing array substrates | |
| TWI396916B (zh) | 薄膜電晶體陣列基板之製作方法 | |
| TWI469224B (zh) | 有機薄膜電晶體及其製造方法 | |
| CN117153847A (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| WO2022057030A1 (zh) | 显示装置及其制作方法 | |
| WO2016011685A1 (zh) | 共平面型氧化物半导体tft基板的制作方法 | |
| US8465994B2 (en) | Method for fabricating active-matrix display device |