JPWO2008126166A1 - 不揮発性半導体記憶装置及びその読み出し方法 - Google Patents

不揮発性半導体記憶装置及びその読み出し方法 Download PDF

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Abstract

高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子１０であって、一方の端部がビット線ＢＬに接続され、他方の端部が第１のトランジスタ１２を介してソース線ＳＬに接続された抵抗記憶素子を有するメモリセル１４と、低抵抗状態の抵抗記憶素子の抵抗値より高く、高抵抗状態の抵抗記憶素子の抵抗値より低い抵抗値を有し、抵抗記憶素子の一方の端部及びビット線に一方の端部が接続され、他方の端部が第２のトランジスタ１８を介してソース線に接続された抵抗体とを有している。

Description

本発明は、抵抗値の異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその読み出し方法に関する。
近年、新たなメモリ素子として、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化メモリ）と称される不揮発性半導体記憶装置が注目されている。ＲｅＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状体とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲｅＲＡＭは、高速性、大容量性、低消費電力性等を実現可能なため、将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
図３１は、抵抗記憶素子の電流−電圧特性を示すグラフである。図３１に示すように、高抵抗状態にある抵抗記憶素子に印加する電圧を徐々に高くしていくと、電圧がある値（セット電圧Ｖｓｅｔ）を超えたところで急激に抵抗値が減少し、抵抗記憶素子は低抵抗状態に遷移する。このような動作は、一般に「セット」と称される。一方、低抵抗状態にある抵抗記憶素子に印加する電圧を徐々に高くしていくと、電圧がある値（リセット電圧Ｖｒｅｓｅｔ）を超えたところで急激に抵抗値が増加し、抵抗記憶素子は高抵抗状態に遷移する。このような動作は、一般に「リセット」と称される。
これら動作により、抵抗記憶素子に単純に電圧を印加するだけで、抵抗記憶素子の抵抗状態を制御することができる。
また、データの読み出しは、抵抗記憶素子に所定の読み出し電流を流したときに抵抗記憶素子に流れる電流値を測定することにより可能である。
なお、本願発明の背景技術としては以下のようなものがある。
A. Beck et al., "Reproducible switching effect in thin oxide films for memory applications", Applied Physics Letters, Volume 77, Number 1, p. 139-141 (2000) I.G. Baek et al., "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEDM Technical Digest, p. 587-590 (2004)
しかしながら、抵抗記憶素子は、高抵抗状態のときの抵抗値のばらつきが大きい。このため、単に抵抗記憶素子を用いた場合には、読み出しエラーを生ずる虞がある。
本発明の目的は、読み出しエラーを効果的に防止しうる不揮発性半導体記憶装置並びにその読み出し方法を提供することにある。
本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、前記低抵抗状態の前記抵抗記憶素子の抵抗値より高く、前記高抵抗状態の前記抵抗記憶素子の抵抗値より低い抵抗値を有し、前記抵抗記憶素子の前記一方の端部及び前記ビット線に一方の端部が接続され、他方の端部が第２のトランジスタを介して前記ソース線に接続された抵抗体とを有することを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、前記低抵抗状態の前記抵抗記憶素子の抵抗値より高く、前記高抵抗状態の前記抵抗記憶素子の最低の抵抗値以下の抵抗値を有する他の抵抗記憶素子より成る抵抗体であって、前記抵抗記憶素子の前記一方の端部及び前記ビット線に一方の端部が接続され、他方の端部が第２のトランジスタを介して前記ソース線に接続された抵抗体とを有することを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、前記抵抗記憶素子の前記一方の端部及び前記ビット線にドレイン端子が接続され、前記ソース線にソース端子が接続された第２のトランジスタとを有し、前記メモリセルに書き込まれた情報を読み出す際に、前記第２のトランジスタの前記ソース端子と前記第２のトランジスタの前記ドレイン端子との間の抵抗値が、前記低抵抗状態の前記抵抗記憶素子の抵抗値より大きく、前記高抵抗状態の前記抵抗記憶素子の抵抗値より小さくなるように、前記第２のトランジスタのゲート端子に電圧が印加されることを特徴とする不揮発性半導体記憶
装置が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルを有する不揮発性半導体記憶装置であって、前記抵抗記憶素子は、第１の電極と、前記第１の電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された第２の電極とを有し、前記抵抗記憶層内に、前記抵抗記憶層の電気抵抗を低減するためのドーパント不純物が導入されていることを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、前記低抵抗状態の前記抵抗記憶素子の抵抗値より高く、前記高抵抗状態の前記抵抗記憶素子の抵抗値より低い抵抗値を有し、前記抵抗記憶素子の前記一方の端部及び前記ビット線に一方の端部が接続され、他方の端部が第２のトランジスタを介して前記ソース線に接続された抵抗体とを有する不揮発性半導体記憶装置の読み出し方法であって、前記第１のトランジスタがオン状態となるように、前記第１のトランジスタのゲート端子に所定の電圧を印加し、前記第２のトランジスタがオン状態となるように、前記第２のトランジスタの前記第２のゲート端子に所定の電圧を印加し、前記ソース線を接地し、前記ビット線に所定の電圧を印加した際に前記ビット線に流れる情報に基づいて前記メモリセルに書き込まれた情報を読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、前記抵抗記憶素子の前記一方の端部及び前記ビット線にドレイン端子が接続され、前記ソース線にソース端子が接続された第２のトランジスタとを有する不揮発性半導体記憶装置の読み出し方法であって、前記第１のトランジスタがオン状態となるように前記第１のトランジスタのゲート端子に第１の電圧を印加し、前記第２のトランジスタの前記ソース端子と前記第２のトランジスタの前記ドレイン端子との間の抵抗値が、前記低抵抗状態の前記抵抗記憶素子の抵抗値より大きく、且つ、前記高抵抗状態の前記抵抗記憶素子の抵抗値より小さくなるように、前記第２のトランジスタのゲート端子に前記第１の電圧より低い第２の電圧を印加し、前記ソース線を接地し、前記ビット線に所定の電圧を印加した際に前記ビット線に流れる情報に基づいて前記メモリセルに書き込まれた情報を読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。
本発明によれば、抵抗記憶素子に書き込まれた情報を読み出す際に、抵抗値が比較的小さく且つ抵抗値のばらつきが比較的小さい抵抗体が、抵抗記憶素子に対して並列に接続される。抵抗記憶素子に対して並列に接続する抵抗体の抵抗値が、抵抗記憶素子の高抵抗状態の抵抗値と比較して十分に低いため、抵抗体と抵抗記憶素子との合成抵抗においては、抵抗記憶素子に対して並列に接続した抵抗体の抵抗値が支配的となる。抵抗記憶素子に対して並列に接続された抵抗体の抵抗値は、ばらつきが極めて小さい。このため、抵抗記憶素子の抵抗値が大きくばらついたとしても、抵抗記憶素子と抵抗体との合成抵抗の値は殆どばらつかない。このため、本発明によれば、読み出し電流のばらつきを小さくすることができ、ひいては、読み出しエラーを効果的に防止しうる不揮発性半導体記憶装置を提供することができる。
また、本発明によれば、電気抵抗を低減するためのドーパント不純物が抵抗記憶層に導入されているため、フィラメント領域を除く領域の抵抗を十分に小さくすることができ、高抵抗状態における抵抗値のばらつきの小さい抵抗記憶素子を得ることができる。
図１は、抵抗記憶素子の電流−電圧特性を示すグラフ（その１）である。 図２は、抵抗記憶素子の電流−電圧特性を示すグラフ（その２）である。 図３は、抵抗記憶素子の概念的な断面図及び等価回路を示す図である。 図４は、抵抗記憶素子の電流−電圧特性を示すグラフ（その３）である。 図５は、抵抗記憶素子の電流−電圧特性を示すグラフ（その４）である。 図６は、本発明の第１実施形態による不揮発性半導体記憶装置の回路図である。 図７は、本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す断面図である。 図８は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図９は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図１０は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。 図１１は、本発明の第２実施形態による不揮発性半導体記憶装置の回路図である。 図１２は、本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す断面図である。 図１３は、本発明の第３実施形態による不揮発性半導体記憶装置の回路図である。 図１４は、本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す断面図である。 図１５は、本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図１６は、本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図１７は、本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。 図１８は、本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。 図１９は、本発明の第４実施形態による不揮発性半導体記憶装置を示す回路図である。 図２０は、本発明の第５実施形態による不揮発性半導体記憶装置を示す回路図である。 図２１は、本発明の第５実施形態による不揮発性半導体記憶装置を示す断面図である。 図２２は、本発明の第６実施形態による不揮発性半導体記憶装置を示す回路図である。 図２３は、本発明の第７実施形態による不揮発性半導体記憶装置を示す回路図である。 図２４は、本発明の第７実施形態による不揮発性半導体記憶装置を示す断面図である。 図２５は、本発明の第８実施形態による不揮発性半導体記憶装置を示す回路図である。 図２６は、本発明の第９実施形態による不揮発性半導体記憶装置を示す回路図である。 図２７は、本発明の第９実施形態による不揮発性半導体記憶装置を示す断面図である。 図２８は、本発明の第１０実施形態による不揮発性半導体記憶装置を示す回路図である。 図２９は、本発明の第１１実施形態による不揮発性半導体記憶装置を示す回路図である。 図３０は、本発明の第１１実施形態による不揮発性半導体記憶装置の構造を示す断面図である。 図３１は、抵抗記憶素子の電流−電圧特性を示すグラフ（その５）である。
符号の説明
２…抵抗記憶素子
１０、１０ａ…抵抗記憶素子
１２…第１のトランジスタ
１４…メモリセル
１６…抵抗体
１８…第２のトランジスタ
２０…抵抗体
２２…抵抗体
２４…抵抗体
３０…半導体基板
３２…素子分離領域
３４、３４ａ、３４ｂ…ゲート電極、ワード線
３６…ソース／ドレイン拡散層
３８…ソース／ドレイン拡散層
４０…層間絶縁膜
４１ａ〜４１ｃ…コンタクトホール
４６…コンタクトプラグ
４８、４８ａ、４８ｂ…コンタクトプラグ
４９ａ、４９ｂ…コンタクトプラグ
５０…ソース線
５２ａ〜５２ｃ…中継配線
５４…層間絶縁膜
５６…コンタクトホール
５８…コンタクトプラグ
６０…下部電極
６２、６２ａ…抵抗記憶層
６４…上部電極
６７…フィラメント領域
６８…層間絶縁膜
６９ａ、６９ｂ…コンタクトホール
７２…コンタクトプラグ
７３…コンタクトプラグ
７４…ビット線
７６…フォトレジスト膜
７８…開口部
８０…フォトレジスト膜
８２…開口部
［本発明の原理］
図１（ａ）は、ある抵抗記憶素子に対してセットとリセットを１０回繰り返した際の電流−電圧特性を示すグラフである。図１（ａ）に示す電流−電圧特性を測定する際には、高抵抗状態の抵抗記憶素子に対して印加電圧を徐々に上昇させた。抵抗記憶素子のサイズは、１．５μｍ×１．５μｍとした。また、抵抗記憶素子の下部電極と上部電極の材料としてはＰｔを用いた。また、抵抗記憶素子の抵抗記憶層の材料としてはＮｉＯＸを用いた。
図１（ａ）から分かるように、同じ抵抗記憶素子を測定しているにもかかわらず、高抵抗状態の抵抗値には１０〜１００倍程度のばらつきがある。
図２（ａ）は、任意に選択した１２個の抵抗記憶素子の電流−電圧特性を示すグラフである。図２（ａ）に示す電流−電圧特性を測定する際には、高抵抗状態の抵抗記憶素子に対して印加電圧を徐々に上昇させた。抵抗記憶素子のサイズは、上記と同様に、１．５μｍ×１．５μｍとした。また、抵抗記憶素子の下部電極と上部電極の材料としては、上記と同様にＰｔを用いた。また、抵抗記憶素子の抵抗記憶層の材料としては上記と同様にＮｉＯＸを用いた。
図２（ａ）から分かるように、異なる抵抗記憶素子間においても、高抵抗状態の抵抗値には１０〜１００倍程度のばらつきがある。
図１（ｂ）は、抵抗記憶素子に対して抵抗体を並列に接続し、セットとリセットを１０回繰り返した際の電流−電圧特性を示すグラフである。抵抗記憶素子に対して並列に接続する抵抗体としては、抵抗値が比較的小さく且つ抵抗値のばらつきが極めて小さい抵抗体を用いた。図１（ａ）に示す電流−電圧特性においては、高抵抗状態の抵抗記憶素子の電気抵抗の最低値は７００ｋΩ程度であった。このため、抵抗記憶素子に対して並列に接続する抵抗体の抵抗値は１００ｋΩとした。
図１（ｂ）から分かるように、抵抗値が比較的小さい抵抗体を抵抗記憶素子に対して並列に接続した場合には、電流−電圧特性のばらつきが著しく低減されている。
図２（ｂ）は、任意に選択した１２個の抵抗記憶素子の各々に対して抵抗体を並列に接続した際の電流−電圧特性を示すグラフである。抵抗記憶素子に対して並列に接続する抵抗体としては、抵抗値が比較的小さく且つ抵抗値のばらつきが極めて小さい抵抗体を用いた。図２（ａ）に示す電流−電圧特性においては、高抵抗状態の抵抗記憶素子の電気抵抗の最低値は７００ｋΩ程度であった。このため、抵抗記憶素子に対して並列に接続する抵抗体の抵抗値は１００ｋΩとした。
図２（ｂ）から分かるように、抵抗値が比較的小さい抵抗体を抵抗記憶素子に対して並列に接続した場合には、電流−電圧特性のばらつきが著しく低減されている。
このように抵抗値が比較的小さい抵抗体を抵抗記憶素子に対して並列に接続すると電流−電圧特性のばらつきが著しく低減されるのは、以下のような理由によるものである。
即ち、抵抗記憶素子に対して並列に接続する抵抗体の抵抗値が、抵抗記憶素子の高抵抗状態の抵抗値と比較して十分に低いため、抵抗体と抵抗記憶素子との合成抵抗においては、抵抗記憶素子に対して並列に接続した抵抗体の抵抗値が支配的となる。７００ｋΩの抵抗記憶素子と１００ｋΩの抵抗体とが並列に接続されている場合には、合成抵抗の値は８７．５ｋΩとなる。抵抗記憶素子に対して並列に接続された抵抗体の抵抗値は、ばらつきが極めて小さい。このため、抵抗記憶素子の抵抗値が大きくばらついたとしても、抵抗記憶素子と抵抗体との合成抵抗の値は殆どばらつかなくなる。このため、抵抗値が比較的小さく且つ抵抗値のばらつきが比較的小さい抵抗体を抵抗記憶素子に対して並列に接続した場合には、電流−電圧特性のばらつきが著しく低減される。
このように、抵抗値が比較的小さく且つ抵抗値のばらつきが比較的小さい抵抗体を抵抗記憶素子に対して並列に接続すれば、電流−電圧特性のばらつきを低減することが可能となる。
また、電流−電圧特性のばらつきは、以下のようにして低減することも可能である。
図３（ａ）は、抵抗記憶素子の概念的な断面図である。図３（ｂ）は、抵抗記憶素子の等価回路を示す図である。
図３（ａ）に示すように、抵抗記憶素子２は、例えばＰｔより成る下部電極６０と、例えばＮｉＯＸより成る抵抗記憶層６２と、例えばＰｔより成る上部電極６４とを有している。抵抗記憶素子２において抵抗の変化が生じる領域（フィラメント領域）６７は、抵抗記憶素子２のうちの一部の領域であると考えられている。
従って、抵抗記憶素子２の等価回路は、図３（ｂ）に示すように、フィラメント領域６７の抵抗Ｒｆｉｌａとフィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌとが並列に接続されたものと考えることができる。
フィラメント領域を除く領域の抵抗Ｒｅｘｃｌを十分に小さく設定すれば、フィラメント領域６７の抵抗Ｒｆｉｌａとフィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌとの合成抵抗においては、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌの抵抗値が支配的となる。フィラメント領域６７の抵抗Ｒｆｉｌａはばらつきが大きいが、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌはばらつきが極めて小さい。このため、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌを十分に低くすれば、フィラメント領域６７の抵抗Ｒｆｉｌａが大きくばらついたとしても、フィラメント領域６７の抵抗Ｒｆｉｌａとフィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌとの合成抵抗の値は殆どばらつかなくなる。
図４（ａ）は、１．５μｍ×１．５μｍのサイズの抵抗記憶素子の概念的な断面図である。図４（ｂ）は、図４（ａ）に示す抵抗記憶素子の電流−電圧特性を示すグラフである。
図４（ａ）に示す抵抗記憶素子２の場合には、フィラメント領域６７を除く領域の面積があまり大きくないため、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌがフィラメント領域６７の抵抗Ｒｆｉｌａに比べて十分に小さくはない。このため、フィラメント領域６７の抵抗Ｒｆｉｌａとフィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌとの合成抵抗において、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌの抵抗値は支配的となっていない。
図４（ｂ）から分かるように、１．５μｍ×１．５μｍのサイズの抵抗記憶素子においては、電流−電圧特性のばらつきが大きくなっている。
図５（ａ）は、１７０μｍ×１７０μｍのサイズの抵抗記憶素子の概念的な断面図である。図５（ｂ）は、図５（ａ）に示す抵抗記憶素子の電流−電圧特性を示すグラフである。
図５（ａ）に示す抵抗記憶素子２の場合には、フィラメント領域６７を除く領域の面積が十分に大きいため、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌがフィラメント領域６７の抵抗Ｒｆｉｌａに比べて十分に小さくなっている。このため、フィラメント領域６７の抵抗Ｒｆｉｌａとフィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌとの合成抵抗において、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌの抵抗値が支配的となっている。
図５（ｂ）から分かるように、１７０μｍ×１７０μｍのサイズの抵抗記憶素子２においては、電流−電圧特性のばらつきが極めて小さくなっている。
このように、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌを十分に小さくすれば、抵抗値が比較的小さい抵抗体を抵抗記憶素子に対して並列に接続したのと同様の効果が得られる。このため、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌを十分に小さくすることによっても、電流−電圧特性のばらつきを著しく低減することが可能となる。
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその読み出し方法を図６乃至図８を用いて説明する。図６は、本実施形態による不揮発性半導体記憶装置の回路図である。図７は、本実施形態による不揮発性半導体記憶装置の構造を示す断面図である。
（不揮発性半導体記憶装置の回路構成）
まず、本実施形態による不揮発性半導体記憶装置の回路構成について図６を用いて説明する。
図６に示すように、行方向（図面縦方向）には、複数のワード線ＷＬ１，ＷＬ２と、複数のソース線ＳＬとが配されている。また、列方向（図面横方向）には、複数のビット線ＢＬが配されている。
ワード線ＷＬ１，ＷＬ２とビット線ＢＬとの各々の交差部には、抵抗記憶素子１０と第１のトランジスタ（選択トランジスタ）１２とを有するメモリセル１４がそれぞれ形成されている。
抵抗記憶素子１０は、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とが切り換わるものである。低抵抗状態の抵抗記憶素子１０に対してリセット電圧より高く且つセット電圧より低い電圧を印加すると、低抵抗状態の抵抗記憶素子１０は高抵抗状態へと変化する。一方、高抵抗状態の抵抗記憶素子１０に対してセット電圧より高い電圧を印加すると、抵抗記憶素子１０は高抵抗状態から低抵抗状態へと変化する。
低抵抗状態の抵抗記憶素子１０の抵抗値Ｒｌｏｗは、例えば５００Ω〜５ｋΩ程度である。ここでは、低抵抗状態の抵抗記憶素子１０の抵抗値Ｒｌｏｗを、例えば１ｋΩ程度とする。
一方、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈは、例えば５０ｋΩ〜５００ＭΩ程度である。このように、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈは、大きくばらついている。ここでは、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈの最大値は、例えば１０ＭΩ程度であるものとする。また、ここでは、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈの最小値は、例えば１００ｋΩ程度であるものとする。
各々のメモリセル１４において、抵抗記憶素子１０の一方の端部はビット線ＢＬに電気的に接続されている。また、各々のメモリセル１４において、抵抗記憶素子１０の他方の端部は、第１のトランジスタ１２のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
また、各々のメモリセル１４において、第１のトランジスタ１２のソース／ドレイン拡散層の他方、即ち、ソース端子は、ソース線ＳＬに電気的に接続されている。また、各々のメモリセル１４において、第１のトランジスタ１２のゲート電極、即ち、ゲート端子は、ワード線ＷＬ１に電気的に接続されている。
各々のメモリセル１４において、メモリセル１４に対して並列に抵抗体（電気抵抗、抵抗素子）１６が接続されており、抵抗体１６に対して直列に第２のトランジスタ１８が接続されている。
各々のメモリセル１４において、抵抗体１６の一方の端部は、抵抗記憶素子１０の一方の端部及びビット線ＢＬに電気的に接続されている。また、各々のメモリセル１４において、抵抗体１６の他方の端部は、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
また、各々のメモリセル１４において、第２のトランジスタ１８のソース／ドレイン拡散層の他方、即ち、ソース端子は、ソース線ＳＬに電気的に接続されている。また、各々のメモリセル１４において、第２のトランジスタ１８のゲート電極、即ち、ゲート端子は、第２のワード線ＷＬ２に電気的に接続されている。
メモリセル１４に対して並列に接続された抵抗体１６の抵抗値は、抵抗記憶素子１０の低抵抗状態の抵抗値に対して十分大きく、抵抗記憶素子１０の高抵抗状態の抵抗の最低値に対して十分に小さく設定されている。低抵抗状態の抵抗記憶素子１０の抵抗値は、例えば１ｋΩである。一方、高抵抗状態の抵抗記憶素子１０の抵抗の最低値は、例えば１００ｋΩである。ここでは、抵抗体１６の抵抗値を、例えば１０ｋΩとする。
ビット線ＢＬの端部には、ビット線ＢＬを適宜選択するための図示しない列デコーダ（制御回路）が接続されている。かかる列セレクタには、読み出し回路（図示せず）が接続されている。かかるセンスアンプは、選択された列のビット線に流れる電流に基づいて、メモリセル１４に書き込まれた情報を読み出すためのものである。
ワード線ＷＬ１，ＷＬ２の端部には、ワード線ＷＬ１，ＷＬ２を適宜選択するための図示しない行セレクタ（制御回路）が接続されている。ソース線ＳＬの端部には、ソース線ＳＬを接地するための図示しない他の行セレクタ（制御回路）が接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
（不揮発性半導体記憶装置の構造）
次に、本実施形態による不揮発性半導体記憶装置の構造について図７を用いて説明する。
図７に示すように、半導体基板３０上には、素子領域を確定する素子分離領域３２が形成されている。
素子領域が画定された半導体基板３０上には、ゲート絶縁膜を介して、ワード線ＷＬ１とワード線ＷＬ２とが形成されている。ワード線ＷＬ１は、第１のトランジスタのゲート電極３４ａを兼ねるものである。ワード線ＷＬ２は、第２のトランジスタのゲート電極３４ｂを兼ねるものである。ワード線ＷＬ１及びワード線ＷＬ２は、図７の紙面垂直方向に延在している。
ワード線ＷＬ１の両側の半導体基板３０内及びワード線ＷＬ２の両側の半導体基板３０内には、ソース／ドレイン拡散層３６，３８が形成されている。
ワード線ＷＬ１を兼ねるゲート電極３４ａとソース／ドレイン拡散層３６，３８とにより第１のトランジスタ１２が構成されている。
また、ワード線ＷＬ２を兼ねるゲート電極３４ｂとソース／ドレイン拡散層３６，３８とにより第２のトランジスタ１８が構成されている。
第１のトランジスタ１２の一方のソース／ドレイン拡散層３６と第２のトランジスタ１８の一方のソース／ドレイン拡散層３６とは、共通のソース／ドレイン拡散層３６により構成されている。
また、素子分離領域３２上には、例えばポリシリコンより成る抵抗体１６が形成されている。
第１のトランジスタ１２、第２のトランジスタ１８及び抵抗体１６が形成された半導体基板３０上には、層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ソース／ドレイン拡散層３６に接続されたコンタクトプラグ４６と、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ａと、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ｂと、抵抗体１６の一方の端部に接続されたコンタクトプラグ４９ａと、抵抗体１６の他方の端部に接続されたコンタクトプラグ４９ｂとが埋め込まれている。
層間絶縁膜４０上には、コンタクトプラグ４６を介してソース／ドレイン拡散層３６に電気的に接続されたソース線５０（ＳＬ）と、コンタクトプラグ４８ａを介してソース／ドレイン拡散層３８に電気的に接続された中継配線５２ａと、コンタクトプラグ４８ｂとコンタクトプラグ４９ａとを電気的に接続する中継配線５２ｂと、コンタクトプラグ４９ｂを介して抵抗体１６に電気的に接続された中継配線５２ｃとが形成されている。ソース線５０は、ワード線ＷＬ１及びワード線ＷＬ２に並行するように形成されており、紙面垂直方向に延在している。
ソース線５０及び中継配線５２ａ〜５２ｃが形成された層間絶縁膜４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、中継配線５２ａに接続されたコンタクトプラグ５８が埋め込まれている。
コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子１０が形成されている。抵抗記憶素子１０は、コンタクトプラグ５８等を介してソース／ドレイン拡散層３８に電気的に接続された下部電極６０と、下部電極６０上に形成された抵抗記憶材料より成る抵抗記憶層６２と、抵抗記憶層６２上に形成された上部電極６４とを有している。下部電極６０及び上部電極６４の材料としては、例えばプラチナが用いられている。抵抗記憶層６２の材料としては、例えばＮｉＯＸが用いられている。
抵抗記憶素子１０が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、上部電極６４に接続されたコンタクトプラグ７２が埋め込まれている。また、層間絶縁膜６８及び層間絶縁膜５４には、中継配線５２ｃに接続されたコンタクトプラグ７３が埋め込まれている。
コンタクトプラグ７２，７３が埋め込まれた層間絶縁膜６８上には、ビット線７４（ＢＬ）が形成されている。ビット線７４は、紙面左右方向に延在している。ビット線７４は、コンタクトプラグ７２を介して抵抗記憶素子１０の上部電極６４に電気的に接続されている。また、ビット線７４は、コンタクトプラグ７３等を介して抵抗体１６の端部に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、本実施形態による不揮発性半導体記憶装置では、抵抗記憶素子１０に書き込まれた情報を読み出す際に、抵抗値が比較的小さく且つ抵抗値のばらつきが比較的小さい抵抗体１６が、抵抗記憶素子１０に対して並列に接続されるように構成されている。抵抗記憶素子１０に対して並列に接続する抵抗体１６の抵抗値が、抵抗記憶素子１０の高抵抗状態の抵抗値と比較して十分に低いため、抵抗体１６と抵抗記憶素子１０との合成抵抗においては、抵抗記憶素子１０に対して並列に接続した抵抗体１６の抵抗値が支配的となる。抵抗記憶素子１０に対して並列に接続された抵抗体１６の抵抗値は、ばらつきが極めて小さい。このため、抵抗記憶素子１０の抵抗値が大きくばらついたとしても、抵抗記憶素子１０と抵抗体１６との合成抵抗の値は殆どばらつかない。このため、本実施形態によれば、読み出し電流のばらつきを小さくすることができ、ひいては、読み出しエラーを効果的に防止しうる不揮発性半導体記憶装置を提供することができる。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法について図６を用いて説明する。
（書き込み方法）
まず、抵抗記憶素子１０をリセットする場合、即ち、抵抗記憶素子１０に高抵抗状態を書き込む場合について図６を用いて説明する。
抵抗記憶素子１０に高抵抗状態を書き込む場合には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１を行セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬを、所定の基準電位、例えば接地電位に接続する。これにより、書き込み対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。なお、抵抗記憶素子１０に対して書き込みを行う際には、第２のトランジスタ１８に接続されたワード線ＷＬ２には電圧を印加しない。
次に、書き込み対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたビット線ＢＬに、所定の電圧を所定時間だけ印加する。
こうして、書き込み対象のメモリセル１４の抵抗記憶素子１０に高抵抗状態が書き込まれる。
次に、抵抗記憶素子１０をセットする場合、即ち、抵抗記憶素子１０に低抵抗状態を書き込む場合について図６を用いて説明する。
抵抗記憶素子１０に低抵抗状態を書き込む場合には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１を行セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬを、所定の基準電位、例えば接地電位に接続する。これにより、書き込み対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。
なお、抵抗記憶素子１０に対して書き込みを行う際には、第２のトランジスタ１８に接続されたワード線ＷＬ２には電圧を印加しない。
次に、書き込み対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたビット線ＢＬに、所定の電圧を所定時間だけ印加する。
こうして、書き込み対象のメモリセル１４の抵抗記憶素子１０に低抵抗状態が書き込まれる。
（読み出し方法）
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図６を用いて説明する。
メモリセル１４の抵抗記憶素子１０に書き込まれた情報を読み出す際には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１を行セレクタ（図示せず）により選択する。具体的には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬを、所定の基準電位、例えば接地電位に接続する。これにより、読み出し対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。
また、読み出し対象のメモリセル１４に接続されたワード線ＷＬ２を行セレクタ（図示せず）により選択する。具体的には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ２に、行セレクタにより、所定の電圧を印加する。これにより、読み出し対象のメモリセル１４の第２のトランジスタ１８がオン状態となる。
次に、読み出し対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。これにより、列セレクタに選択されたビット線ＢＬが、読み出し回路（図示せず）に接続される。読み出し対象のメモリセル１４の抵抗記憶素子１０に高抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的小さい電流が流れる。一方、読み出し対象のメモリセル１４の抵抗記憶素子１０に低抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的大きい電流が流れる。読み出し回路は、ビット線ＢＬに流れる電流をセンスアンプにより検出し、抵抗記憶素子１０が低抵抗状態であるか高抵抗状態であるかを判断する。即ち、読み出し回路は、ビット線ＢＬに流れる電流に基づいて、抵抗記憶素子１０に書き込まれた情報を読み出す。
本実施形態では、抵抗記憶素子１０に書き込まれた情報を読み出す際に、抵抗値が比較的小さく且つ抵抗値のばらつきが比較的小さい抵抗体１６が、抵抗記憶素子１０に対して並列に接続されるため、読み出し電流のばらつきを小さくすることができる。従って、本実施形態によれば、読み出しエラーを効果的に防止しうる不揮発性半導体記憶装置を提供することができる。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図８乃至図１０を用いて説明する。図８乃至図１０は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図８（ａ）に示すように、半導体基板３０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を確定する素子分離領域３２を形成する。半導体基板３０としては、例えばシリコン基板を用いる。
次に、半導体基板３０上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極３４ａとソース／ドレイン拡散層３６，３８とを有する第１のトランジスタ１２と、ゲート電極３４ｂとソース／ドレイン拡散層３６，３８とを有する第２のトランジスタ１８を形成する。また、素子分離領域３２上に、ポリシリコンより成る抵抗体１６を形成する。
次に、例えばＣＶＤ法により、第１のトランジスタ１２、第２のトランジスタ１８及び抵抗体１６が形成された半導体基板３０上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜４０が形成される。
次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層３６に達するコンタクトホール４１ａ、ソース／ドレイン拡散層３８に達するコンタクトホール４１ｂ，４１ｃ、抵抗体１６の一方の端部に達するコンタクトホール４１ｄ、抵抗体１６の他方の端部に達するコンタクトホール４１ｅを、層間絶縁膜４０に形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、例えばエッチバックを行うことにより、コンタクトホール４１ａ〜４１ｅ内に、タングステンより成るコンタクトプラグ４６、４８ａ、４８ｂ、４９ａ、４９ｂをそれぞれ埋め込む（図８（ｂ）参照）。
次に、例えばＣＶＤ法により、コンタクトプラグ４６、４８ａ、４８ｂ、４９ａ、４９ｂが埋め込まれた層間絶縁膜４０上に、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るソース線５０及び中継配線５２ａ〜５２ｃが形成される（図８（ｃ）参照）。
次に、例えばＣＶＤ法により、ソース線５０及び中継配線５２ａ〜５２ｃが形成された層間絶縁膜４０上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。これにより、シリコン酸化膜より成る層間絶縁膜５４が形成される。
次に、フォトリソグラフィ技術を用い、層間絶縁膜５４に、中継配線５２ａに達するコンタクトホール５６を形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、例えばエッチバックを行うことにより、コンタクトホール５６内に、タングステンより成るコンタクトプラグ５８を埋め込む（図９（ａ）参照）。
次に、例えばスパッタリング法により、コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばプラチナ膜を形成する。かかるプラチナ膜は、抵抗記憶素子１０の下部電極８０となるものである。
次に、プラチナ膜上に、例えばレーザアブレーション法、ゾルゲル法、スパッタリング法、ＭＯＣＶＤ法等により、ＮｉＯＸ膜を形成する。かかるＮｉＯＸ膜は、抵抗記憶素子の抵抗記憶層６２となるものである。
次に、例えばスパッタリング法により、ＮｉＯＸ膜上に、例えばプラチナ膜を形成する。かかるプラチナ膜は、抵抗記憶素子１０の上部電極８４となるものである。
こうして、プラチナ膜とＮｉＯＸ膜とプラチナ膜とから成る積層膜が形成される。
次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。こうして、プラチナ膜より成る下部電極６０と、ＮｉＯＸ膜より成る抵抗記憶層６２と、プラチナ膜より成る上部電極６４とを有する抵抗記憶素子１０が形成される（図９（ｂ）参照）。
次に、例えばＣＶＤ法により、抵抗記憶素子１０が形成された層間絶縁膜５４上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜６８が形成される。
次に、フォトリソグラフィ技術を用い、抵抗記憶素子１０の上部電極６４に達するコンタクトホール６９ａと中継配線５２ｃに達するコンタクトホール６９ｂとを形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、エッチバックを行うことにより、コンタクトホール６９ａ，６９ｂ内にタングステン膜より成るコンタクトプラグ７２，７３を埋め込む（図１０（ａ）参照）。
次に、例えばスパッタリング法により、コンタクトプラグ７２，７３が埋め込まれた層間絶縁膜６８上に、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線７４が形成される（図１０（ｂ）参照）。
こうして、本実施形態による不揮発性半導体記憶装置が製造される。
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその読み出し方法を図１１及び図１２を用いて説明する。図１１は、本実施形態による不揮発性半導体記憶装置の回路図である。図１２は、本実施形態による不揮発性半導体記憶装置の構造を示す断面図である。図１乃至図１０に示す第１実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗体１６が、同一の列に存在する複数のメモリセル１４により共用されるように構成されていることに主な特徴がある。
図１１に示すように、行方向（図面縦方向）には、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…と、複数のソース線ＳＬとが配されている。また、列方向（図面横方向）には、複数のビット線ＢＬが配されている。
ワード線ＷＬ１，ＷＬ３，ＷＬ４…とビット線ＢＬとの各々の交差部には、抵抗記憶素子１０と第１のトランジスタ（選択トランジスタ）１２とを有するメモリセル１４がそれぞれ形成されている。
また、ワード線ＷＬ２とビット線ＢＬとの各々の交差部には、抵抗体１６及び第２のトランジスタ１８が形成されている。抵抗体１６及び第２のトランジスタ１８は、複数のビット線ＢＬの各々に対して一組ずつ設けられている。
各々のメモリセル１４において、抵抗記憶素子１０の一方の端部はビット線ＢＬに電気的に接続されている。また、各々のメモリセル１４において、抵抗記憶素子１０の他方の端部は、第１のトランジスタ１２のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
また、各々のメモリセル１４において、第１のトランジスタ１２のソース／ドレイン拡散層の他方、即ち、ソース端子は、ソース線ＳＬ１，ＳＬ２に電気的に接続されている。また、各々のメモリセル１４において、第１のトランジスタ１２のゲート電極、即ち、ゲート端子は、ワード線ＷＬ１，ＷＬ３，ＷＬ４…にそれぞれ電気的に接続されている。
各々の列において、抵抗体１６の一方の端部は、ビット線ＢＬに電気的に接続されている。即ち、同一の列に存在する各々の抵抗記憶素子１０の一方の端部は、ビット線ＢＬを介して共通の抵抗体１６に接続されている。
また、各々の列において、抵抗体１６の他方の端部は、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
また、各々の列において、第２のトランジスタ１８のソース／ドレイン拡散層の他方、即ち、ソース端子は、ソース線ＳＬ１に電気的に接続されている。
また、各々の列において、第２のトランジスタ１８のゲート電極、即ち、ゲート端子は、ワード線ＷＬ２に電気的に接続されている。
ビット線ＢＬの端部には、ビット線ＢＬを適宜選択するための列セレクタ（図示せず）が接続されている。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…の端部には、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４を適宜選択するための行セレクタ（図示せず）が接続されている。ソース線ＳＬの端部には、ソース線ＳＬ１，ＳＬ２を適宜接地するための他の行セレクタが接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
（不揮発性半導体記憶装置の構造）
次に、本実施形態による不揮発性半導体記憶装置の構造について図１２を用いて説明する。
図１２に示すように、半導体基板３０上には、素子領域を確定する素子分離領域３２が形成されている。
素子領域が画定された半導体基板３０上には、ゲート絶縁膜を介して、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３及びワード線ＷＬ４が形成されている。ワード線ＷＬ１，ＷＬ３，ＷＬ４…は、第１のトランジスタのゲート電極３４ａを兼ねるものである。ワード線ＷＬ２は、第２のトランジスタのゲート電極３４ｂを兼ねるものである。
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、図１２の紙面垂直方向に延在している。
ワード線ＷＬ１の両側の半導体基板３０内、ワード線ＷＬ２の両側の半導体基板３０内、ワード線ＷＬ３の両側の半導体基板３０内、及び、ワード線ＷＬ４の両側の半導体基板３０内には、ソース／ドレイン拡散層３６，３８が形成されている。
ワード線ＷＬ１を兼ねるゲート電極３４ａとソース／ドレイン拡散層３６，３８とにより第１のトランジスタ１２が構成されている。
また、ワード線ＷＬ２を兼ねるゲート電極３４ｂとソース／ドレイン拡散層３６，３８とにより第２のトランジスタ１８が構成されている。
また、ワード線ＷＬ３を兼ねるゲート電極３４ａとソース／ドレイン拡散層３６，３８とにより第１のトランジスタ１２が構成されている。
また、ワード線ＷＬ４を兼ねるゲート電極３４ａとソース／ドレイン拡散層３６，３８とにより第１のトランジスタ１２が構成されている。
第１のトランジスタ１２の一方のソース／ドレイン拡散層３６と第２のトランジスタ１８の一方のソース／ドレイン拡散層３６とは、共通のソース／ドレイン拡散層３６により構成されている。
また、第１のトランジスタ１２の一方のソース／ドレイン拡散層３６と第１のトランジスタ１２の一方のソース／ドレイン拡散層３６とは、共通のソース／ドレイン拡散層３６により構成されている。
また、素子分離領域３２上には、例えばポリシリコンより成る抵抗体１６が形成されている。
第１のトランジスタ１２、第２のトランジスタ１８及び抵抗体１６が形成された半導体基板３０上には、層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ソース／ドレイン拡散層３６に接続されたコンタクトプラグ４６と、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ａと、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ｂと、抵抗体１６の一方の端部に接続されたコンタクトプラグ４９ａと、抵抗体１６の他方の端部に接続されたコンタクトプラグ４９ｂとが埋め込まれている。
層間絶縁膜４０上には、コンタクトプラグ４６を介してソース／ドレイン拡散層３６に電気的に接続されたソース線５０（ＳＬ１，ＳＬ２）と、コンタクトプラグ４８ａを介してソース／ドレイン拡散層３８に電気的に接続された中継配線５２ａと、コンタクトプラグ４８ｂとコンタクトプラグ４９ａとを電気的に接続する中継配線５２ｂと、コンタクトプラグ４９ｂを介して抵抗体１６の端部に電気的に接続された中継配線５２ｃとが形成されている。ソース線５０は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…に並行するように形成されており、紙面垂直方向に延在している。
ソース線５０（ＳＬ１，ＳＬ２）及び中継配線５２ａ〜５２ｃが形成された層間絶縁膜４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、中継配線５２ａに接続されたコンタクトプラグ５８が埋め込まれている。
コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子１０が形成されている。
抵抗記憶素子１０が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、上部電極６４に接続されたコンタクトプラグ７２が埋め込まれている。また、層間絶縁膜６８及び層間絶縁膜５４には、中継配線５２ｃに接続されたコンタクトプラグ７３が埋め込まれている。
コンタクトプラグ７２，７３が埋め込まれた層間絶縁膜６８上には、ビット線７４（ＢＬ）が形成されている。ビット線７４は、紙面左右方向に延在している。ビット線７４は、コンタクトプラグ７２を介して抵抗記憶素子１０の上部電極６４に電気的に接続されている。また、ビット線７４は、コンタクトプラグ７３等を介して抵抗体１６の端部に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、抵抗体１６が、同一の列に存在する複数のメモリセル１４により共用されるように構成してもよい。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法について図６を用いて説明する。
（書き込み方法）
まず、抵抗記憶素子１０をリセットする場合、即ち、抵抗記憶素子１０に高抵抗状態を書き込む場合について図１１を用いて説明する。
抵抗記憶素子１０に高抵抗状態を書き込む場合には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ３，ＷＬ４…を行セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ３，ＷＬ４…に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬ１，ＳＬ２を、所定の基準電位、例えば接地電位に接続する。これにより、書き込み対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。なお、抵抗記憶素子１０に対して書き込みを行う際には、第２のトランジスタ１８に接続されたワード線ＷＬ２には電圧を印加しない。
次に、書き込み対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたビット線ＢＬに、所定の電圧を所定時間だけ印加する。
こうして、書き込み対象のメモリセル１４の抵抗記憶素子１０に高抵抗状態が書き込まれる。
次に、抵抗記憶素子１０をセットする場合、即ち、抵抗記憶素子１０に低抵抗状態を書き込む場合について図６を用いて説明する。
抵抗記憶素子１０に低抵抗状態を書き込む場合には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ３，ＷＬ４…を行セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ３，ＷＬ４…に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬ１，ＳＬ２を、所定の基準電位、例えば接地電位に接続する。これにより、書き込み対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。
なお、抵抗記憶素子１０に対して書き込みを行う際には、第２のトランジスタ１８に接続されたワード線ＷＬ２には電圧を印加しない。
次に、書き込み対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたビット線ＢＬに、所定の電圧を所定時間だけ印加する。
こうして、書き込み対象のメモリセル１４の抵抗記憶素子１０に低抵抗状態が書き込まれる。
（読み出し方法）
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図１１を用いて説明する。
メモリセル１４の抵抗記憶素子１０に書き込まれた情報を読み出す際には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ３，ＷＬ４…を行セレクタ（図示せず）により選択する。具体的には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ３，ＷＬ４…に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬ１，ＳＬ２を、所定の基準電位、例えば接地電位に接続する。これにより、読み出し対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。
また、第２のトランジスタ１８に接続されたワード線ＷＬ２を行セレクタ（図示せず）により選択する。具体的には、第２のトランジスタ１８に接続されたワード線ＷＬ２に、行セレクタにより、所定の電圧を印加する。これにより、第２のトランジスタ１８がオン状態となる。
次に、読み出し対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。これにより、列セレクタに選択されたビット線ＢＬが、読み出し回路（図示せず）に接続される。読み出し対象のメモリセル１４の抵抗記憶素子１０に高抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的小さい電流が流れる。一方、読み出し対象のメモリセル１４の抵抗記憶素子１０に低抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的大きい電流が流れる。読み出し回路は、ビット線ＢＬに流れる電流をセンスアンプにより検出し、抵抗記憶素子１０が低抵抗状態であるか高抵抗状態であるかを判断する。即ち、読み出し回路は、ビット線ＢＬに流れる電流に基づいて、抵抗記憶素子１０に書き込まれた情報を読み出す。
このように、抵抗体１６が、同一の列に存在する複数のメモリセル１４により共用されるようにしてもよい。
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置について図１３を用いて説明する。図１３は、本実施形態による不揮発性半導体記憶装置の回路図である。図１４は、本実施形態による不揮発性半導体記憶装置の構造を示す断面図である。図１乃至図１２に示す第１又は第２実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、読み出しを行う際に抵抗記憶素子１０に対して並列に接続される抵抗体２０が不純物拡散層により構成されていることに主な特徴がある。
（不揮発性半導体記憶装置の回路構成）
まず、本実施形態による不揮発性半導体記憶装置の回路構成について図１３を用いて説明する。
図１３に示すように、各々のメモリセル１４において、抵抗記憶素子１０の一方の端部はビット線ＢＬに電気的に接続されている。また、各々のメモリセル１４において、抵抗記憶素子１０の他方の端部は、第１のトランジスタ１２のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
また、各々のメモリセル１４において、第１のトランジスタ１２のソース／ドレイン拡散層の他方、即ち、ソース端子は、ソース線ＳＬに電気的に接続されている。また、各々のメモリセル１４において、第１のトランジスタ１２のゲート電極、即ち、ゲート端子は、ワード線ＷＬ１に電気的に接続されている。
各々のメモリセル１４において、メモリセル１４に対して並列に抵抗体２０が接続されており、抵抗体２０に対して直列に第２のトランジスタ１８が接続されている。
各々のメモリセル１４において、抵抗体２０の一方の端部は、抵抗記憶素子１０の一方の端部及びビット線ＢＬに電気的に接続されている。また、各々のメモリセル１４において、抵抗体２０の他方の端部は、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
また、各々のメモリセル１４において、第２のトランジスタ１８のソース／ドレイン拡散層の他方、即ち、ソース端子は、ソース線ＳＬに電気的に接続されている。また、各々のメモリセル１４において、第２のトランジスタ１８のゲート電極、即ち、ゲート端子は、第２のワード線ＷＬ２に電気的に接続されている。
メモリセル１４に対して並列に接続された抵抗体２０の抵抗値は、抵抗記憶素子１０の低抵抗状態の抵抗値に対して十分大きく、抵抗記憶素子１０の高抵抗状態の抵抗の最低値に対して十分に小さく設定されている。低抵抗状態の抵抗記憶素子１０の抵抗値は、例えば１ｋΩである。一方、高抵抗状態の抵抗記憶素子１０の抵抗の最低値は、例えば１００ｋΩである。ここでは、抵抗体２０の抵抗値を、例えば１０ｋΩとする。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
（不揮発性半導体記憶装置の構造）
次に、本実施形態による不揮発性半導体記憶装置の構造を図１４を用いて説明する。
図１４に示すように、半導体基板３０上には、素子領域を確定する素子分離領域３２が形成されている。
素子領域が画定された半導体基板３０上には、ゲート絶縁膜を介して、ワード線ＷＬ１とワード線ＷＬ２とが形成されている。ワード線ＷＬ１は、第１のトランジスタのゲート電極３４ａを兼ねるものである。ワード線ＷＬ２は、第２のトランジスタのゲート電極３４ｂを兼ねるものである。ワード線ＷＬ１及びワード線ＷＬ２は、図７の紙面垂直方向に延在している。
ワード線ＷＬ１の両側の半導体基板３０内には、ソース／ドレイン拡散層３６，３８が形成されている。
ワード線ＷＬ１を兼ねるゲート電極３４ａとソース／ドレイン拡散層３６，３８とにより第１のトランジスタ１２が構成されている。
ワード線ＷＬ２の一方の側の半導体基板３０内には、ソース／ドレイン拡散層３６が形成されている。第１のトランジスタ１２の一方のソース／ドレイン拡散層３６と第２のトランジスタ１８の一方のソース／ドレイン拡散層３６とは、共通のソース／ドレイン拡散層３６により構成されている。
ワード線ＷＬ２の他方の側の半導体基板３０内には、不純物拡散層より成る抵抗体２０が形成されている。かかる不純物拡散層２０は、第２のトランジスタのソース／ドレイン拡散層として機能するとともに、読み出しを行う際に抵抗記憶素子１０に対して並列に接続される抵抗体２０としても機能するものである。抵抗体として機能する不純物拡散層２０における不純物濃度は、ソース／ドレイン拡散層３６，３８における不純物濃度より低く設定されている。不純物拡散層２０における不純物濃度をソース／ドレイン拡散層３６，３８における不純物濃度より低く設定しているのは、不純物拡散層２０における抵抗値を比較的大きく設定するためである。不純物拡散層より成る抵抗体２０の抵抗値は、低抵抗状態における抵抗記憶素子１０の抵抗値に対して十分に大きく、高抵抗状態における抵抗記憶素子１０の抵抗値に対して十分に小さく設定されている。なお、ソース／ドレイン拡散層３６，３８の抵抗値は、低抵抗状態における抵抗記憶素子１０の抵抗値より小さくなっている。
ワード線ＷＬ２を兼ねるゲート電極３４ｂと、ソース／ドレイン拡散層３６と、抵抗体を兼ねるソース／ドレイン拡散層２０とにより第２のトランジスタ１８が構成されている。
第１のトランジスタ１２、第２のトランジスタ１８及び抵抗体１６が形成された半導体基板３０上には、層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ソース／ドレイン拡散層３６に接続されたコンタクトプラグ４６と、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ａと、不純物拡散層より成る抵抗体２０に接続されたコンタクトプラグ４８ｂとが埋め込まれている。
層間絶縁膜４０上には、コンタクトプラグ４６を介してソース／ドレイン拡散層３６に電気的に接続されたソース線５０（ＳＬ）と、コンタクトプラグ４８ａを介してソース／ドレイン拡散層３８に電気的に接続された中継配線５２ａと、コンタクトプラグ４８ｂを介して抵抗体２０に電気的に接続された中継配線５２ａとが形成されている。ソース線５０は、ワード線ＷＬ１，ＷＬ２に並行するように形成されており、紙面垂直方向に延在している。
ソース線５０及び中継配線５２ａが形成された層間絶縁膜４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、中継配線５２ａに接続されたコンタクトプラグ５８が埋め込まれている。
コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子１０が形成されている。
抵抗記憶素子１０が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、上部電極６４に接続されたコンタクトプラグ７２が埋め込まれている。また、層間絶縁膜６８及び層間絶縁膜５４には、中継配線５２ａに接続されたコンタクトプラグ７３が埋め込まれている。
コンタクトプラグ７２，７３が埋め込まれた層間絶縁膜６８上には、ビット線７４（ＢＬ）が形成されている。ビット線７４は、紙面左右方向に延在している。ビット線７４は、コンタクトプラグ７２を介して抵抗記憶素子１０の上部電極６４に電気的に接続されている。また、ビット線７４は、コンタクトプラグ７３等を介して抵抗体２０に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、読み出しを行う際に抵抗記憶素子１０に対して並列に接続される抵抗体２０が不純物拡散層により構成されていてもよい。
なお、本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法と同様であるので、省略する。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図１５乃至図１８を用いて説明する。図１５乃至図１８は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図１５（ａ）に示すように、半導体基板３０内に、例えばＳＴＩ法により、素子領域を確定する素子分離領域３２を形成する。
次に、通常のＭＯＳトランジスタの製造方法と同様にして、半導体基板３０上に、ゲート絶縁膜を介してゲート電極３４ａ、３４ｂを形成する。
次に、全面に、スピンコート法により、フォトレジスト膜７６を形成する。
次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層３６，３８が形成される領域を露出する開口部７８をフォトレジスト膜７６に形成する。
次に、例えばイオン注入法により、フォトレジスト膜７６及びゲート電極３４ａ，３４ｂをマスクとして、半導体基板３０内にドーパント不純物を導入する（図１５（ｂ）参照）。これにより、ゲート電極３４ａとソース／ドレイン拡散層３６，３８とを有する第１のトランジスタ１２が形成される。この後、フォトレジスト膜７６を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜８０を形成する。
次に、フォトリソグラフィ技術を用い、抵抗体として機能する不純物拡散層２０が形成される領域を露出する開口部８２をフォトレジスト膜８０に形成する。
次に、例えばイオン注入法により、フォトレジスト膜８０及びゲート電極３４ｂをマスクとして、半導体基板３０内にドーパント不純物を導入する（図１５（ｃ）参照）。これにより、ゲート電極３４ｂと、ソース／ドレイン拡散層３６と、抵抗体として機能するソース／ドレイン拡散層２０とを有する第２のトランジスタ１８が形成される。この後、フォトレジスト膜８０を剥離する（図１６（ａ）参照）。
次に、例えばＣＶＤ法により、第１のトランジスタ１２、第２のトランジスタ１８及び抵抗体２０が形成された半導体基板３０上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜４０が形成される。
次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層３６に達するコンタクトホール４１ａ、ソース／ドレイン拡散層３８に達するコンタクトホール４１ｂ、抵抗体２０の端部に達するコンタクトホール４１ｃを、層間絶縁膜４０に形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、例えばエッチバックを行うことにより、コンタクトホール４１ａ〜４１ｃ内に、タングステンより成るコンタクトプラグ４６、４８ａ、４８ｂをそれぞれ埋め込む（図１６（ｂ）参照）。
次に、例えばＣＶＤ法により、コンタクトプラグ４６、４８ａ、４８ｂが埋め込まれた層間絶縁膜４０上に、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るソース線５０（ＳＬ）及び中継配線５２ａが形成される（図１６（ｃ）参照）。
次に、例えばＣＶＤ法により、ソース線５０及び中継配線５２ａが形成された層間絶縁膜４０上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。これにより、シリコン酸化膜より成る層間絶縁膜５４が形成される。
次に、フォトリソグラフィ技術を用い、層間絶縁膜５４に、中継配線５２ａに達するコンタクトホール５６を形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、例えばエッチバックを行うことにより、コンタクトホール５６内に、タングステンより成るコンタクトプラグ５８を埋め込む（図１７（ａ）参照）。
次に、例えばスパッタリング法により、コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばプラチナ膜を形成する。かかるプラチナ膜は、抵抗記憶素子１０の下部電極８０となるものである。
次に、プラチナ膜上に、例えばレーザアブレーション法、ゾルゲル法、スパッタリング法、ＭＯＣＶＤ法等により、ＮｉＯＸ膜を形成する。かかるＮｉＯＸ膜は、抵抗記憶素子の抵抗記憶層６２となるものである。
次に、例えばスパッタリング法により、ＮｉＯＸ膜上に、例えばプラチナ膜を形成する。かかるプラチナ膜は、抵抗記憶素子１０の上部電極８４となるものである。
こうして、プラチナ膜とＮｉＯＸ膜とプラチナ膜とから成る積層膜が形成される。
次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。こうして、プラチナ膜より成る下部電極６０と、ＮｉＯＸ膜より成る抵抗記憶層６２と、プラチナ膜より成る上部電極６４とを有する抵抗記憶素子１０が形成される（図１７（ｂ）参照）。
次に、例えばＣＶＤ法により、抵抗記憶素子１０が形成された層間絶縁膜５４上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜６８が形成される。
次に、フォトリソグラフィ技術を用い、抵抗記憶素子１０の上部電極６４に達するコンタクトホール６９ａと中継配線５２ｃに達するコンタクトホール６９ｂとを形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、エッチバックを行うことにより、コンタクトホール６９ａ，６９ｂ内にタングステン膜より成るコンタクトプラグ７２，７３を埋め込む（図１８（ａ）参照）。
次に、例えばスパッタリング法により、コンタクトプラグ７２，７３が埋め込まれた層間絶縁膜６８上に、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線７４が形成される（図１８（ｂ）参照）。
こうして、本実施形態による不揮発性半導体記憶装置が製造される。
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置について図１９を用いて説明する。図１９は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図１８に示す第１乃至第３実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、不純物拡散層より成る抵抗体２０が、第２実施形態による不揮発性半導体記憶装置の抵抗体１６と同様に、同一の列に存在する複数のメモリセル１４により共用されるように構成されていることに主な特徴がある。
図１９に示すように、各々の列において、不純物拡散層より成る抵抗体２０の一方の端部は、ビット線ＢＬに電気的に接続されている。即ち、同一の列に存在する各々の抵抗記憶素子１０の一方の端部は、ビット線ＢＬを介して共通の抵抗体２０に接続されている。
また、各々の列において、不純物拡散層より成る抵抗体２０の他方の端部は、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、不純物拡散層より成る抵抗体２０が、同一の列に存在する複数のメモリセル１４により共用されるようにしてもよい。
本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法は、第２実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法と同様であるので、省略する。
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置について図２０及び図２１を用いて説明する。図２０は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図２１は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１乃至図１９に示す第１乃至第４実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０と同様の積層構造より成る他の抵抗記憶素子により抵抗体２２が構成されていることに主な特徴がある。
（不揮発性半導体記憶装置の回路構成）
まず、本実施形態による不揮発性半導体記憶装置の回路構成について図２０を用いて説明する。
図２０に示すように、各々のメモリセル１４において、メモリセル１４に対して並列に抵抗体２２が接続されており、抵抗体２２に対して直列に第２のトランジスタ１８が接続されている。
各々のメモリセル１４において、抵抗体２２の一方の端部は、抵抗記憶素子１０の一方の端部及びビット線ＢＬに電気的に接続されている。また、各々のメモリセル１４において、抵抗体１６の他方の端部は、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
抵抗体２２は、抵抗記憶素子１０と同様の積層構造より成る他の抵抗記憶素子により構成されている。抵抗体２２として用いる抵抗記憶素子としては、フォーミング処理を行っていない初期状態の抵抗記憶素子、即ち、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性を発現していない抵抗記憶素子を用いることができる。初期状態の抵抗記憶素子の抵抗値が高抵抗状態の抵抗記憶素子の抵抗値より小さい場合、又は、高抵抗状態の抵抗記憶素子の抵抗の最低値と同等である場合には、初期状態の抵抗記憶素子を抵抗体２２として用いることができる。
初期状態の抵抗記憶素子の抵抗値が高抵抗状態の抵抗記憶素子の抵抗の最低値より大きい場合には、抵抗記憶素子より成る抵抗体２２の抵抗値が、高抵抗状態の抵抗記憶素子１０の抵抗の最低値と同等になるように、抵抗体２２に対して書き込みを行えばよい。高抵抗状態の抵抗記憶素子１０の抵抗の最低値と同等の抵抗値に設定された抵抗体２２に対して再度の書き込みを行わなければ、抵抗体２２の抵抗値は高抵抗状態の抵抗記憶素子１０の抵抗の最低値と同様のまま維持される。従って、かかる抵抗体２２は、読み出し電流のばらつきの低減に寄与し得る。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
（不揮発性半導体記憶装置の構造）
次に、本実施形態による不揮発性半導体記憶装置の構造について図２１を用いて説明する。
図２１に示すように、半導体基板３０上には、素子領域を確定する素子分離領域３２が形成されている。
素子領域が画定された半導体基板３０上には、ゲート絶縁膜を介して、ワード線ＷＬ１とワード線ＷＬ２とが形成されている。ワード線ＷＬ１は、第１のトランジスタのゲート電極３４ａを兼ねるものである。ワード線ＷＬ２は、第２のトランジスタのゲート電極３４ｂを兼ねるものである。
ワード線ＷＬ１の両側の半導体基板３０内及びワード線ＷＬ２の両側の半導体基板３０内には、ソース／ドレイン拡散層３６，３８が形成されている。
ワード線ＷＬ１を兼ねるゲート電極３４ａとソース／ドレイン拡散層３６，３８とにより第１のトランジスタ１２が構成されている。
また、ワード線ＷＬ２を兼ねるゲート電極３４ｂとソース／ドレイン拡散層３６，３８とにより第２のトランジスタ１８が構成されている。
第１のトランジスタ１２の一方のソース／ドレイン拡散層３６と第２のトランジスタ１８の一方のソース／ドレイン拡散層３６とは、共通のソース／ドレイン拡散層３６により構成されている。
第１のトランジスタ１２及び第２のトランジスタ１８が形成された半導体基板３０上には、層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ソース／ドレイン拡散層３６に接続されたコンタクトプラグ４６と、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ａと、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ｂとが埋め込まれている。
層間絶縁膜４０上には、コンタクトプラグ４６を介してソース／ドレイン拡散層３６に電気的に接続されたソース線５０（ＳＬ）と、コンタクトプラグ４８ａを介してソース／ドレイン拡散層３８に電気的に接続された中継配線５２ａと、コンタクトプラグ４８ｂを介してソース／ドレイン拡散層３８に接続された中継配線５２ａとが形成されている。
ソース線５０及び中継配線５２ａが形成された層間絶縁膜４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、中継配線５２ａに接続されたコンタクトプラグ５８が埋め込まれている。
コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子１０が形成されている。抵抗記憶素子１０は、コンタクトプラグ５８等を介してソース／ドレイン拡散層３８に電気的に接続された下部電極６０と、下部電極６０上に形成された抵抗記憶材料より成る抵抗記憶層６２と、抵抗記憶層６２上に形成された上部電極６４とを有している。下部電極６０及び上部電極６４の材料としては、例えばプラチナが用いられている。抵抗記憶層６２の材料としては、例えばＮｉＯＸが用いられている。
また、コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子１０と同様の構造の抵抗記憶素子より成る抵抗体２２が形成されている。抵抗体２２は、コンタクトプラグ５８等を介してソース／ドレイン拡散層３８に電気的に接続された下部電極６０と、下部電極６０上に形成された抵抗記憶材料より成る抵抗記憶層６２と、抵抗記憶層６２上に形成された上部電極６４とを有している。下部電極６０及び上部電極６４の材料としては、例えばプラチナが用いられている。抵抗記憶層６２の材料としては、例えばＮｉＯＸが用いられている。
抵抗記憶素子１０及び抵抗体２２が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、抵抗記憶素子１０の上部電極６４に接続されたコンタクトプラグ７２と、抵抗体２２の上部電極６４に接続されたコンタクトプラグ７２とが埋め込まれている。
コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上には、ビット線７４（ＢＬ）が形成されている。ビット線７４は、コンタクトプラグ７２を介して抵抗記憶素子１０の上部電極６４に電気的に接続されている。また、ビット線７４は、コンタクトプラグ７２を介して抵抗体２２の上部電極に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、抵抗記憶素子１０と同様の構造の抵抗記憶素子により抵抗体２２を構成してもよい。
本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法と同様であるので、省略する。
［第６実施形態］
本発明の第６実施形態による不揮発性半導体記憶装置について図２２を用いて説明する。図２２は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図２１に示す第１乃至第５実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０と同様の構造の抵抗記憶素子より成る抵抗体２２が、第２実施形態による不揮発性半導体記憶装置の抵抗体１６と同様に、同一の列に存在する複数のメモリセル１４により共用されるように構成されていることに主な特徴がある。
図２２に示すように、各々の列において、抵抗記憶素子より成る抵抗体２２の一方の端部は、ビット線ＢＬに電気的に接続されている。即ち、同一の列に存在する各々の抵抗記憶素子１０の一方の端部は、ビット線ＢＬを介して共通の抵抗体２２に接続されている。
また、各々の列において、抵抗記憶素子より成る抵抗体２２の他方の端部は、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、抵抗記憶素子より成る抵抗体２２が、同一の列に存在する複数のメモリセル１４により共用されるようにしてもよい。
本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法は、第２実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法と同様であるので、省略する。
［第７実施形態］
本発明の第７実施形態による不揮発性半導体記憶装置について図２３及び図２４を用いて説明する。図２３は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図２４は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１乃至図２２に示す第１乃至第６実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０の素子面積より素子面積が大きい他の抵抗記憶素子により抵抗体２４が構成されていることに主な特徴がある。
（不揮発性半導体記憶装置の回路構成）
まず、本実施形態による不揮発性半導体記憶装置の回路構成について図２３を用いて説明する。
図２３に示すように、各々のメモリセル１４において、メモリセル１４に対して並列に抵抗体２４が接続されており、抵抗体２４に対して直列に第２のトランジスタ１８が接続されている。
各々のメモリセル１４において、抵抗体２４の一方の端部は、抵抗記憶素子１０の一方の端部及びビット線ＢＬに電気的に接続されている。また、各々のメモリセル１４において、抵抗体１６の他方の端部は、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
抵抗体２４は、素子面積が抵抗記憶素子１０の素子面積より大きい抵抗記憶素子により構成されている。即ち、抵抗体２４は、下部電極６０と上部電極６４との対向面積が抵抗記憶素子１０より大きい抵抗記憶素子により構成されている。
図３を用いて上述したように、抵抗記憶素子において抵抗の変化が生じる領域（フィラメント領域）６７は、抵抗記憶素子のうちの一部の領域であると考えられている。抵抗記憶素子の等価回路は、フィラメント領域６７の抵抗Ｒｆｉｌａとフィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌとが並列に接続されたものと考えることができる。従って、抵抗記憶素子における下部電極６０と上部電極６４との対向面積を十分に大きく設定すれば、抵抗記憶素子の抵抗値を小さくすることが可能となる。
本実施形態では、抵抗体２４における下部電極６０と上部電極６４との対向面積Ｓ１が、抗記憶素子１０における下部電極６０と上部電極６４との対向面積Ｓ２より大きく設定されているため、抵抗体２４の抵抗値を抵抗記憶素子１０の抵抗値より小さくすることが可能となる。
抵抗体２４における下部電極６０と上部電極６４との対向面積をＳ１、抵抗記憶素子１０における下部電極６０と上部電極６４との対向面積をＳ２とすると、対向面積Ｓ１は対向面積Ｓ２の５倍以上とすることが望ましい。対向面積Ｓ１を対向面積Ｓ２の５倍以上とすれば、抵抗体２４の抵抗値を抵抗記憶素子１０の抵抗値に対して十分に小さくすることができる。
抵抗体２４として用いる抵抗記憶素子としては、フォーミング処理を行っていない初期状態の抵抗記憶素子、即ち、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性を発現していない抵抗記憶素子を用いることができる。初期状態の抵抗記憶素子より成る抵抗体２４の抵抗値が、高抵抗状態の抵抗記憶素子１０の抵抗値より小さい場合には、初期状態の抵抗記憶素子を抵抗体２４として用いることができる。
初期状態の抵抗記憶素子より成る抵抗体２４の抵抗値が、高抵抗状態の抵抗記憶素子１０の抵抗の最低値より大きい場合には、抵抗記憶素子より成る抵抗体２４の抵抗値が、高抵抗状態の抵抗記憶素子１０の抵抗の最低値より小さくなるように、抵抗体２４に対して書き込みを行えばよい。高抵抗状態の抵抗記憶素子１０の抵抗の最低値より抵抗値が小さく設定された抵抗体２４に対して再度の書き込みを行わなければ、抵抗体２４の抵抗値は、高抵抗状態の抵抗記憶素子１０の抵抗の最低値より小さいまま維持される。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
（不揮発性半導体記憶装置の構造）
次に、本実施形態による不揮発性半導体記憶装置の構造について図２４を用いて説明する。
図２４に示すように、コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子１０が形成されている。抵抗記憶素子１０は、コンタクトプラグ５８等を介してソース／ドレイン拡散層３８に電気的に接続された下部電極６０と、下部電極６０上に形成された抵抗記憶材料より成る抵抗記憶層６２と、抵抗記憶層６２上に形成された上部電極６４とを有している。下部電極６０及び上部電極６４の材料としては、例えばプラチナが用いられている。抵抗記憶層６２の材料としては、例えばＮｉＯＸが用いられている。
また、コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、下部電極６０と上部電極６４との対向面積が抵抗記憶素子１０より大きい抵抗記憶素子より成る抵抗体２４が形成されている。抵抗体２４は、コンタクトプラグ５８等を介してソース／ドレイン拡散層３８に電気的に接続された下部電極６０と、下部電極６０上に形成された抵抗記憶材料より成る抵抗記憶層６２と、抵抗記憶層６２上に形成された上部電極６４とを有している。下部電極６０及び上部電極６４の材料としては、例えばプラチナが用いられている。抵抗記憶層６２の材料としては、例えばＮｉＯＸが用いられている。
抵抗記憶素子１０及び抵抗体２４が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、抵抗記憶素子１０の上部電極６４に接続されたコンタクトプラグ７２と、抵抗体２４の上部電極６４に接続されたコンタクトプラグ７２とが埋め込まれている。
コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上には、ビット線７４（ＢＬ）が形成されている。ビット線７４は、コンタクトプラグ７２を介して抵抗記憶素子１０の上部電極６４に電気的に接続されている。また、ビット線７４は、コンタクトプラグ７２を介して抵抗体２４の上部電極に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、下部電極６０と上部電極６４との対向面積が抵抗記憶素子１０より大きい抵抗記憶素子を抵抗体２４として用いてもよい。
本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法と同様であるので、省略する。
［第８実施形態］
本発明の第８実施形態による不揮発性半導体記憶装置について図２５を用いて説明する。図２５は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図２４に示す第１乃至第７実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０より素子面積が大きい他の抵抗記憶素子より成る抵抗体２４が、第２実施形態による不揮発性半導体記憶装置の抵抗体１６と同様に、同一の列に存在する複数のメモリセル１４により共用されるように構成されていることに主な特徴がある。
図２５に示すように、各々の列において、抵抗記憶素子より成る抵抗体２４の一方の端部は、ビット線ＢＬに電気的に接続されている。即ち、同一の列に存在する各々の抵抗記憶素子１０の一方の端部は、ビット線ＢＬを介して共通の抵抗体２４に接続されている。
また、各々の列において、抵抗記憶素子より成る抵抗体２４の他方の端部は、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、抵抗記憶素子より成る抵抗体２４が、同一の列に存在する複数のメモリセル１４により共用されるようにしてもよい。
本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法は、第２実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法と同様であるので、省略する。
［第９実施形態］
本発明の第９実施形態による不揮発性半導体記憶装置について図２６及び図２７を用いて説明する。図２６は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図２７は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１乃至図２５に示す第１乃至第８実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０に書き込まれた情報を読み出す際に、第２のトランジスタ１８のオン抵抗（チャネル抵抗）を制御することにより、抵抗記憶素子１０に対して並列に抵抗体を接続することに主な特徴がある。
（不揮発性半導体記憶装置の回路構成）
まず、本実施形態による不揮発性半導体記憶装置の回路構成について図２６を用いて説明する。
図２６に示すように、各々のメモリセル１４において、メモリセル１４に対して並列に第２のトランジスタ１８が接続されている。
各々のメモリセル１４において、第２のトランジスタ１８のソース／ドレイン拡散層の一方、即ち、ドレイン端子は、抵抗記憶素子１０の一方の端部及びビット線ＢＬに電気的に接続されている。
第２のトランジスタ１８のソース／ドレイン拡散層の他方、即ち、ソース端子は、ソース線ＳＬに電気的に接続されている。
本実施形態では、抵抗記憶素子１０に書き込まれた情報を読み出す際に、第２のトランジスタ１８のソース−ドレイン間の抵抗値（オン抵抗）が、低抵抗状態の抵抗記憶素子１０の抵抗値に対して十分に大きく、高抵抗状態の抵抗記憶素子１０の抵抗値に対して十分に小さく成るように、第２のトランジスタ１８のゲート端子に電圧を印加する。
本実施形態によっても、抵抗記憶素子１０に書き込まれた情報を読み出す際に、抵抗値が比較的小さく且つ抵抗値のばらつきが小さい抵抗体が、メモリセル１４に対して並列に接続されるため、読み出し電流のばらつきを低減することができる。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
（不揮発性半導体記憶装置の構造）
次に、本実施形態による不揮発性半導体記憶装置の構造について図２７を用いて説明する。
図２７に示すように、半導体基板３０上には、ゲート電極３４ａとソース／ドレイン拡散層３６，３８を有する第１のトランジスタ１２と、ゲート電極３４ｂとソース／ドレイン拡散層３６，３８とを有する第２のトランジスタ１８が形成されている。
第１のトランジスタ１２及び第２のトランジスタ１８が形成された半導体基板３０上には、層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ソース／ドレイン拡散層３６に接続されたコンタクトプラグ４６と、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ａと、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８ｂとが埋め込まれている。
層間絶縁膜４０上には、コンタクトプラグ４６を介してソース／ドレイン拡散層３６に電気的に接続されたソース線５０（ＳＬ）と、コンタクトプラグ４８ａを介してソース／ドレイン拡散層３８に電気的に接続された中継配線５２ａと、コンタクトプラグ４８ｂを介してソース／ドレイン拡散層３８に接続された中継配線５２ａとが形成されている。
ソース線５０及び中継配線５２ａが形成された層間絶縁膜４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、中継配線５２ａに接続されたコンタクトプラグ５８が埋め込まれている。
コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子１０が形成されている。
抵抗記憶素子１０が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、抵抗記憶素子１０の上部電極６４に接続されたコンタクトプラグ７２が埋め込まれている。また、層間絶縁膜６８及び層間絶縁膜５４には、中継配線５２ａに接続されたコンタクトプラグ７３が埋め込まれている。
コンタクトプラグ７２，７３が埋め込まれた層間絶縁膜６８上には、ビット線７４（ＢＬ）が形成されている。ビット線７４は、コンタクトプラグ７２を介して抵抗記憶素子１０の上部電極６４に電気的に接続されている。また、ビット線７４は、コンタクトプラグ７３等を介して第２のトランジスタ１８のソース／ドレイン拡散層３８に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
本実施形態による不揮発性半導体記憶装置の書き込み方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法と同様であるため、説明を省略する。
（読み出し方法）
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図２６を用いて説明する。
メモリセル１４の抵抗記憶素子１０に書き込まれた情報を読み出す際には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１を行セレクタ（図示せず）により選択する。具体的には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬを、所定の基準電位、例えば接地電位に接続する。これにより、読み出し対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。
また、読み出し対象のメモリセル１４に接続されたワード線ＷＬ２に図示しない行セレクタ（制御回路）を用いて電圧を印加する。この際、第２のトランジスタのソース−ドレイン間の抵抗（オン抵抗）が、低抵抗状態の抵抗記憶素子１０の抵抗値に対して十分に大きく、且つ、高抵抗状態の抵抗記憶素子１０の抵抗値に対して十分に小さくなるように、ワード線ＷＬ２に印加する電圧を適宜制御する。これにより、第２のトランジスタのソース−ドレイン間の抵抗（抵抗体）が、メモリセル１４に対して並列に接続される。
次に、読み出し対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。これにより、列セレクタに選択されたビット線ＢＬが、読み出し回路（図示せず）に接続される。読み出し対象のメモリセル１４の抵抗記憶素子１０に高抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的小さい電流が流れる。一方、読み出し対象のメモリセル１４の抵抗記憶素子１０に低抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的大きい電流が流れる。読み出し回路は、ビット線ＢＬに流れる電流をセンスアンプにより検出し、抵抗記憶素子１０が低抵抗状態であるか高抵抗状態であるかを判断する。即ち、読み出し回路は、ビット線ＢＬに流れる電流に基づいて、抵抗記憶素子１０に書き込まれた情報を読み出す。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０に書き込まれた情報を読み出す際に、第２のトランジスタ１８のソース−ドレイン間の抵抗を制御することにより、抵抗記憶素子１０に対して並列に抵抗体を接続するようにしてもよい。
［第１０実施形態］
本発明の第１０実施形態による不揮発性半導体記憶装置について図２８を用いて説明する。図２８は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１乃至図２７に示す第１乃至第９実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０に書き込まれた情報を読み出す際に抵抗記憶素子１０に対して並列に接続される第２のトランジスタ１８が、同一の列に存在する複数のメモリセル１４により共用されるように構成されていることに主な特徴がある。
図２８に示すように、各々の列において、第２のトランジスタ１８のソース−ドレインかの一方、即ち、ドレイン端子は、ビット線ＢＬに電気的に接続されている。即ち、同一の列に存在する各々の抵抗記憶素子１０の一方の端部は、ビット線ＢＬを介して共通の第２のトランジスタ１８に接続されている。
また、各々の列において、第２のトランジスタ１８のソース／ドレイン拡散層の他方、即ち、ソース端子は、ワード線ＷＬ２に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、第２のトランジスタ１８が、同一の列に存在する複数のメモリセル１４により共用されるようにしてもよい。
本実施形態による不揮発性半導体記憶装置の書き込み方法は、第２実施形態による不揮発性半導体記憶装置の書き込み方法と同様であるので、説明を省略する。
（読み出し方法）
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図２８を用いて説明する。
メモリセル１４の抵抗記憶素子１０に書き込まれた情報を読み出す際には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ３，ＷＬ４…を行セレクタ（図示せず）により選択する。具体的には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ３，ＷＬ４…に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬ１，ＳＬ２を、所定の基準電位、例えば接地電位に接続する。これにより、読み出し対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。
また、第２のトランジスタ１８に接続されたワード線ＷＬ２に行セレクタ（図示せず）を用いて電圧を印加する。この際、第２のトランジスタのソース−ドレイン間の抵抗（オン抵抗）が、低抵抗状態の抵抗記憶素子１０の抵抗値に対して十分に大きく、且つ、高抵抗状態の抵抗記憶素子１０の抵抗値に対して十分に小さくなるように、ワード線ＷＬ２に印加する電圧を適宜制御する。これにより、第２のトランジスタのソース−ドレイン間の抵抗（抵抗体）が、メモリセル１４に対して並列に接続される。
次に、読み出し対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。これにより、列セレクタに選択されたビット線ＢＬが、読み出し回路（図示せず）に接続される。読み出し対象のメモリセル１４の抵抗記憶素子１０に高抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的小さい電流が流れる。一方、読み出し対象のメモリセル１４の抵抗記憶素子１０に低抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的大きい電流が流れる。読み出し回路は、ビット線ＢＬに流れる電流をセンスアンプにより検出し、抵抗記憶素子１０が低抵抗状態であるか高抵抗状態であるかを判断する。即ち、読み出し回路は、ビット線ＢＬに流れる電流に基づいて、抵抗記憶素子１０に書き込まれた情報を読み出す。
このように、抵抗体１６が、同一の列に存在する複数のメモリセル１４により共用されるようにしてもよい。
［第１１実施形態］
本発明の第１１実施形態による不揮発性半導体記憶装置について図２９を用いて説明する。図２９は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図３０は、本実施形態による不揮発性半導体記憶装置の構造を示す断面図である。図１乃至図２８に示す第１乃至第１０実施形態による不揮発性半導体記憶装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０ａの抵抗記憶層６２ａ内に、抵抗記憶層６２ａの電気抵抗を低減するためのドーパント不純物が導入されていることに主な特徴がある。
（不揮発性半導体記憶装置の回路構成）
まず、本実施形態による不揮発性半導体記憶装置の回路構成について図２９を用いて説明する。
図２９に示すように、行方向（図面縦方向）には、複数のワード線ＷＬ１，ＷＬ２と、複数のソース線ＳＬとが配されている。また、列方向（図面横方向）には、複数のビット線ＢＬが配されている。
ワード線ＷＬ１，ＷＬ２とビット線ＢＬとの各々の交差部には、抵抗記憶素子１０ａとトランジスタ（選択トランジスタ）１２とを有するメモリセル１４がそれぞれ形成されている。
各々のメモリセル１４において、抵抗記憶素子１０ａの一方の端部はビット線ＢＬに電気的に接続されている。また、各々のメモリセル１４において、抵抗記憶素子１０の他方の端部は、トランジスタ１２のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。
また、各々のメモリセル１４において、トランジスタ１２のソース／ドレイン拡散層の他方、即ち、ソース端子は、ソース線ＳＬに電気的に接続されている。列方向に隣接するメモリセル１４のソース線ＳＬは、共用されている。
また、各々のメモリセル１４において、トランジスタ１２のゲート電極、即ち、ゲート端子は、ワード線ＷＬ１，ＷＬ２にそれぞれ電気的に接続されている。
ビット線ＢＬの端部には、ビット線ＢＬを適宜選択するための列セレクタ（図示せず）が接続されている。ワード線ＷＬ１，ＷＬ２…の端部には、ワード線ＷＬ１，ＷＬ２を適宜選択するための行セレクタ（図示せず）が接続されている。ソース線ＳＬの端部には、ソース線ＳＬを適宜接地するための他の行セレクタが接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
（不揮発性半導体記憶装置の構造）
次に、本実施形態による不揮発性半導体記憶装置の構造について図３０を用いて説明する。
図３０に示すように、半導体基板３０上には、ゲート電極３４とソース／ドレイン拡散層３６，３８を有するトランジスタ１２が形成されている。
第１のトランジスタ１２が形成された半導体基板３０上には、層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ソース／ドレイン拡散層３６に接続されたコンタクトプラグ４６と、ソース／ドレイン拡散層３８に接続されたコンタクトプラグ４８とが埋め込まれている。
層間絶縁膜４０上には、コンタクトプラグ４６を介してソース／ドレイン拡散層３６に電気的に接続されたソース線５０（ＳＬ）と、コンタクトプラグ４８を介してソース／ドレイン拡散層３８に電気的に接続された中継配線５２とが形成されている。
ソース線５０及び中継配線５２が形成された層間絶縁膜４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、中継配線５２に接続されたコンタクトプラグ５８が埋め込まれている。
コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子１０ａが形成されている。抵抗記憶素子１０ａは、コンタクトプラグ５８等を介してソース／ドレイン拡散層３８に電気的に接続された下部電極６０と、下部電極６０上に形成された抵抗記憶材料より成る抵抗記憶層６２ａと、抵抗記憶層６２ａ上に形成された上部電極６４とを有している。下部電極６０及び上部電極６４の材料としては、例えばプラチナが用いられている。抵抗記憶層６２ａの材料としては、例えばＮｉＯＸが用いられている。抵抗記憶素子６２ａには、抵抗記憶素子６２ａの電気抵抗を低減するためのドーパント不純物が導入されている。ＮｉＯＸはＰ型の半導体であるため、抵抗記憶層６２ａにはＰ型のドーパント不純物が導入されている。
図３乃至図５を用いて上述したように、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌがフィラメント領域６７の抵抗Ｒｆｉｌａに比べて十分に小さくなれば、フィラメント領域６７の抵抗Ｒｆｉｌａとフィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌとの合成抵抗において、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌの抵抗値が支配的となる。フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌの抵抗値はばらつきが極めて小さいため、フィラメント領域６７を除く領域の面積を十分に大きく設定すれば、抵抗記憶素子における抵抗値のばらつきを十分に小さくすることが可能となる。本実施形態では、電気抵抗を低減するためのドーパント不純物が抵抗記憶層６２ａに導入されているため、フィラメント領域６７を除く領域の抵抗Ｒｅｘｃｌを十分に小さくすることができ、高抵抗状態における抵抗値のばらつきの小さい抵抗記憶素子１０ａを得ることができる。
抵抗記憶素子１０ａが形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、抵抗記憶素子１０の上部電極６４に接続されたコンタクトプラグ７２が埋め込まれている。
コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上には、ビット線７４（ＢＬ）が形成されている。ビット線７４は、コンタクトプラグ７２を介して抵抗記憶素子１０の上部電極６４に電気的に接続されている。
こうして本実施形態による不揮発性半導体記憶装置が構成されている。
このように、本実施形態によれば、電気抵抗を低減するためのドーパント不純物が抵抗記憶層６２ａに導入されているため、フィラメント領域６７（図３参照）を除く領域の抵抗Ｒｅｘｃｌを十分に小さくすることができ、高抵抗状態における抵抗値のばらつきの小さい抵抗記憶素子１０ａを得ることができる。従って、本実施形態によれば、読み出しエラーを効果的に防止しうる不揮発性半導体記憶装置を提供することができる。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法について図２９を用いて説明する。
（書き込み方法）
まず、抵抗記憶素子１０ａをリセットする場合、即ち、抵抗記憶素子１０に高抵抗状態を書き込む場合について図６を用いて説明する。
抵抗記憶素子１０ａに高抵抗状態を書き込む場合には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ２を行セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ２に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬを、所定の基準電位、例えば接地電位に接続する。これにより、書き込み対象のメモリセル１４のトランジスタ１２がオン状態となる。
次に、書き込み対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたビット線ＢＬに、所定の電圧を所定時間だけ印加する。
こうして、書き込み対象のメモリセル１４の抵抗記憶素子１０ａに高抵抗状態が書き込まれる。
次に、抵抗記憶素子１０ａをセットする場合、即ち、抵抗記憶素子１０ａに低抵抗状態を書き込む場合について図２９を用いて説明する。
抵抗記憶素子１０ａに低抵抗状態を書き込む場合には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ２を行セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ２に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬを、所定の基準電位、例えば接地電位に接続する。これにより、書き込み対象のメモリセル１４のトランジスタ１２がオン状態となる。
次に、書き込み対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。具体的には、書き込み対象のメモリセル１４に接続されたビット線ＢＬに、所定の電圧を所定時間だけ印加する。
こうして、書き込み対象のメモリセル１４の抵抗記憶素子１０ａに低抵抗状態が書き込まれる。
（読み出し方法）
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図２９を用いて説明する。
メモリセル１４の抵抗記憶素子１０ａに書き込まれた情報を読み出す際には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ２を行セレクタ（図示せず）により選択する。具体的には、読み出し対象のメモリセル１４に接続されたワード線ＷＬ１，ＷＬ２に、行セレクタにより、所定の電圧を印加する。また、ソース線ＳＬを、所定の基準電位、例えば接地電位に接続する。これにより、読み出し対象のメモリセル１４の第１のトランジスタ１２がオン状態となる。
次に、読み出し対象のメモリセル１４に接続されたビット線ＢＬを列セレクタ（図示せず）により選択する。これにより、列セレクタに選択されたビット線ＢＬが、読み出し回路（図示せず）に接続される。読み出し対象のメモリセル１４の抵抗記憶素子１０ａに高抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的小さい電流が流れる。一方、読み出し対象のメモリセル１４の抵抗記憶素子１０ａに低抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的大きい電流が流れる。読み出し回路は、ビット線ＢＬに流れる電流をセンスアンプにより検出し、抵抗記憶素子１０ａが低抵抗状態であるか高抵抗状態であるかを判断する。即ち、読み出し回路は、ビット線ＢＬに流れる電流に基づいて、抵抗記憶素子１０ａに書き込まれた情報を読み出す。
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、抵抗記憶層６２を構成する抵抗記憶材料としてＮｉＯＸを用いる場合を例に説明したが、抵抗記憶層６２を構成する抵抗記憶材料はＮｉＯＸに限定されるものではない。例えば、抵抗記憶層６２を構成する抵抗記憶材料として、ＴｉＯＸ、ＳｒＴｉＯＸ、ＹＯＸ、ＣｅＯＸ、ＣｏＯＸ、ＭｇＯＸ、ＺｎＯＸ、ＺｒＯＸ、ＷＯＸ、ＮｂＯＸ、ＴａＯＸ、ＣｒＯＸ、ＭｎＯＸ、ＡｌＯＸ、ＶＯＸ又はＳｉＯＸ等を用いることも可能である。
また、下部電極６０及び上部電極６４を構成する電極材料として、プラチナを用いる場合を例に説明したが、下部電極６０及び上部電極６４を構成する電極材料はプラチナに限定されるものではない。例えば、下部電極６０及び上部電極６４を構成する電極材料として、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ合金、Ａｌ−Ｃｕ合金又はＡｌ−Ｓｉ−Ｃｕ合金等を用いることも可能である。
また、第１１実施形態では、ＮｉＯＸより成る抵抗記憶層６２ａにドーパント不純物としてＬｉを導入する場合を例に説明したが、抵抗記憶層６２ａに導入するドーパント不純物はＬｉに限定されるものではない。抵抗記憶層６２ａの材料としてＮ型の半導体を用いる場合には、Ｎ型のドーパント不純物を導入すればよい。また、抵抗記憶層６２ａの材料としてＰ型の半導体を用いる場合には、Ｐ型のドーパント不純物を導入すればよい。例えば、ＴｉＯ２、ＳｒＴｉＯ３、ＺｎＯＸはＮ型の半導体であるため、これらの材料を抵抗記憶層６２ａの材料として用いる場合には、Ｎ型のドーパント不純物を抵抗記憶層６２ａに導入すればよい。例えば、ＴｉＯ２を抵抗記憶層６２ａの材料として用いる場合には、Ｎ型のドーパント不純物として例えばＮｂ等を導入すればよい。また、ＳｒＴｉＯ３を抵抗記憶層６２ａの材料として用いる場合には、Ｎ型のドーパント不純物として例えばＮｂ等を導入すればよい。また、ＺｎＯＸを抵抗記憶層６２ａの材料として用いる場合には、Ｎ型のドーパント不純物として例えばＡｌ、Ｉｎ、Ｇａ等を導入すればよい。また、ＳｎＯＸを抵抗記憶層６２ａの材料として用いる場合には、ドーパント不純物として例えばＳｂ等を導入すればよい。また、ＣｄＯＸを抵抗記憶層６２ａの材料として用いる場合には、ドーパント不純物として例えばＩｎ等を導入すればよい。また、Ｉｎ２Ｏ３を抵抗記憶層６２ａの材料として用いる場合には、ドーパント不純物として例えばＳｎ等を導入すればよい。また、ＣｏＯＸ、ＭｎＯＸ、Ｂｉ２Ｏ３、Ｃｒ２Ｏ３はＰ型の半導体であるため、これらの材料を抵抗記憶層６２ａの材料として用いる場合には、Ｐ型のドーパント不純物を抵抗記憶層６２ａに導入すればよい。ＣｏＯＸを抵抗記憶層６２ａの材料として用いる場合には、Ｐ型のドーパント不純物として例えばＬｉ等を導入すればよい。また、ＭｎＯＸを抵抗記憶層６２ａの材料として用いる場合には、Ｐ型のドーパント不純物として例えばＬｉ等を導入すればよい。また、Ｂｉ２Ｏ３を抵抗記憶層６２ａの材料として用いる場合には、Ｐ型のドーパント不純物として例えばＢａ等を導入すればよい。また、Ｃｒ２Ｏ３を抵抗記憶層６２ａの材料として用いる場合には、Ｐ型のドーパント不純物として例えばＭｇ等を導入すればよい。
本発明による不揮発性半導体記憶装置及びその読み出し方法は、読み出しエラーを効果的に防止し得る不揮発性半導体記憶装置及びその読み出し方法を提供するのに有用である。

Claims (17)

  1. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、
    前記低抵抗状態の前記抵抗記憶素子の抵抗値より高く、前記高抵抗状態の前記抵抗記憶素子の抵抗値より低い抵抗値を有し、前記抵抗記憶素子の前記一方の端部及び前記ビット線に一方の端部が接続され、他方の端部が第２のトランジスタを介して前記ソース線に接続された抵抗体と
    を有することを特徴とする不揮発性半導体記憶装置。
  2. 請求の範囲第１項記載の不揮発性半導体記憶装置において、
    前記抵抗体は、ポリシリコン層より成る
    ことを特徴とする不揮発性半導体記憶装置。
  3. 請求の範囲第１項記載の不揮発性半導体記憶装置において、
    前記抵抗体は、不純物拡散層より成る
    ことを特徴とする不揮発性半導体記憶装置。
  4. 請求の範囲第１項記載の不揮発性半導体記憶装置において、
    前記抵抗体は、他の抵抗記憶素子より成り、
    前記他の抵抗記憶素子の素子面積は、前記抵抗記憶素子の素子面積より大きい
    ことを特徴とする不揮発性半導体記憶装置。
  5. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、
    前記低抵抗状態の前記抵抗記憶素子の抵抗値より高く、前記高抵抗状態の前記抵抗記憶素子の最低の抵抗値以下の抵抗値を有する他の抵抗記憶素子より成る抵抗体であって、前記抵抗記憶素子の前記一方の端部及び前記ビット線に一方の端部が接続され、他方の端部が第２のトランジスタを介して前記ソース線に接続された抵抗体と
    を有することを特徴とする不揮発性半導体記憶装置。
  6. 請求の範囲第１項乃至第５項のいずれか１項に記載の不揮発性半導体記憶装置において、
    複数の前記メモリセルが、マトリクス状に配置されており、
    前記抵抗体が、前記複数のメモリセルの各々に対して設けられている
    ことを特徴とする不揮発性半導体記憶装置。
  7. 請求の範囲第１項乃至第５項のいずれか１項に記載の不揮発性半導体記憶装置において、
    複数の前記メモリセルが、マトリクス状に配置されており、
    同一の列に存在する複数の前記抵抗記憶素子の各々の前記一方の端部が、前記ビット線を介して、前記抵抗体の前記一方の端部に共通接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  8. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、
    前記抵抗記憶素子の前記一方の端部及び前記ビット線にドレイン端子が接続され、前記ソース線にソース端子が接続された第２のトランジスタとを有し、
    前記メモリセルに書き込まれた情報を読み出す際に、前記第２のトランジスタの前記ソース端子と前記第２のトランジスタの前記ドレイン端子との間の抵抗値が、前記低抵抗状態の前記抵抗記憶素子の抵抗値より大きく、前記高抵抗状態の前記抵抗記憶素子の抵抗値より小さくなるように、前記第２のトランジスタのゲート端子に電圧が印加される
    ことを特徴とする不揮発性半導体記憶装置。
  9. 請求の範囲第８項記載の不揮発性半導体記憶装置において、
    複数の前記メモリセルが、マトリクス状に配置されており、
    前記第２のトランジスタが、前記複数のメモリセルの各々に対して設けられている
    ことを特徴とする不揮発性半導体記憶装置。
  10. 請求の範囲第８項記載の不揮発性半導体記憶装置において、
    複数の前記メモリセルが、マトリクス状に配置されており、
    同一の列に存在する複数の前記抵抗記憶素子の各々の前記一方の端部が、前記ビット線を介して、前記第２のトランジスタの前記ドレイン端子に共通接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  11. 請求の範囲第１項乃至第１０項のいずれか１項に記載の不揮発性半導体記憶装置において、
    前記抵抗記憶素子は、第１の電極と、前記第１の電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された第２の電極とを有し、
    前記抵抗記憶層は、ＮｉＯＸ、ＴｉＯＸ、ＳｒＴｉＯＸ、ＹＯＸ、ＣｅＯＸ、ＣｏＯＸ、ＭｇＯＸ、ＺｎＯＸ、ＺｒＯＸ、ＷＯＸ、ＮｂＯＸ、ＴａＯＸ、ＣｒＯＸ、ＭｎＯＸ、ＡｌＯＸ、ＶＯＸ又はＳｉＯＸより成る
    ことを特徴とする不揮発性半導体記憶装置。
  12. 請求の範囲第１項乃至第１０項のいずれか１項に記載の不揮発性半導体記憶装置において、
    前記抵抗記憶素子は、第１の電極と、前記第１の電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された第２の電極とを有し、
    前記第１の電極又は前記第２の電極は、Ｐｔ、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ合金、Ａｌ−Ｃｕ合金又はＡｌ−Ｓｉ−Ｃｕ合金より成る
    ことを特徴とする不揮発性半導体記憶装置。
  13. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルを有する不揮発性半導体記憶装置であって、
    前記抵抗記憶素子は、第１の電極と、前記第１の電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された第２の電極とを有し、
    前記抵抗記憶層内に、前記抵抗記憶層の電気抵抗を低減するためのドーパント不純物が導入されている
    ことを特徴とする不揮発性半導体記憶装置。
  14. 請求の範囲第１３項記載の不揮発性半導体記憶装置において、
    前記抵抗記憶層は、ＮｉＯＸ、ＴｉＯＸ、ＳｒＴｉＯＸ、ＹＯＸ、ＣｅＯＸ、ＣｏＯＸ、ＭｇＯＸ、ＺｎＯＸ、ＺｒＯＸ、ＷＯＸ、ＮｂＯＸ、ＴａＯＸ、ＣｒＯＸ、ＭｎＯＸ、ＡｌＯＸ、ＶＯＸ又はＳｉＯＸより成る
    ことを特徴とする不揮発性半導体記憶装置。
  15. 請求の範囲第１３項又は第１４項記載の不揮発性半導体記憶装置において、
    前記第１の電極又は前記第２の電極は、Ｐｔ、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ合金、Ａｌ−Ｃｕ合金又はＡｌ−Ｓｉ−Ｃｕ合金より成る
    ことを特徴とする不揮発性半導体記憶装置。
  16. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、
    前記低抵抗状態の前記抵抗記憶素子の抵抗値より高く、前記高抵抗状態の前記抵抗記憶素子の抵抗値より低い抵抗値を有し、前記抵抗記憶素子の前記一方の端部及び前記ビット線に一方の端部が接続され、他方の端部が第２のトランジスタを介して前記ソース線に接続された抵抗体と
    を有する不揮発性半導体記憶装置の読み出し方法であって、
    前記第１のトランジスタがオン状態となるように、前記第１のトランジスタのゲート端子に所定の電圧を印加し、前記第２のトランジスタがオン状態となるように、前記第２のトランジスタの前記第２のゲート端子に所定の電圧を印加し、前記ソース線を接地し、前記ビット線に所定の電圧を印加した際に前記ビット線に流れる情報に基づいて前記メモリセルに書き込まれた情報を読み出す
    ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
  17. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一方の端部がビット線に接続され、他方の端部が第１のトランジスタを介してソース線に接続された抵抗記憶素子を有するメモリセルと、
    前記抵抗記憶素子の前記一方の端部及び前記ビット線にドレイン端子が接続され、前記ソース線にソース端子が接続された第２のトランジスタと
    を有する不揮発性半導体記憶装置の読み出し方法であって、
    前記第１のトランジスタがオン状態となるように前記第１のトランジスタのゲート端子に第１の電圧を印加し、前記第２のトランジスタの前記ソース端子と前記第２のトランジスタの前記ドレイン端子との間の抵抗値が、前記低抵抗状態の前記抵抗記憶素子の抵抗値より大きく、且つ、前記高抵抗状態の前記抵抗記憶素子の抵抗値より小さくなるように、前記第２のトランジスタのゲート端子に前記第１の電圧より低い第２の電圧を印加し、前記ソース線を接地し、前記ビット線に所定の電圧を印加した際に前記ビット線に流れる情報に基づいて前記メモリセルに書き込まれた情報を読み出す
    ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
CN102124564A (zh) * 2008-10-30 2011-07-13 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
US8004872B2 (en) * 2008-11-17 2011-08-23 Seagate Technology Llc Floating source line architecture for non-volatile memory
US7826259B2 (en) 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
US7978498B2 (en) * 2009-04-03 2011-07-12 Sandisk 3D, Llc Programming non-volatile storage element using current from other element
CN102047423B (zh) * 2009-04-30 2013-11-20 松下电器产业株式会社 非易失性存储元件及非易失性存储装置
JP2012060024A (ja) * 2010-09-10 2012-03-22 Sony Corp 記憶素子および記憶装置
US9685608B2 (en) * 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8675423B2 (en) * 2012-05-07 2014-03-18 Micron Technology, Inc. Apparatuses and methods including supply current in memory
US9245926B2 (en) 2012-05-07 2016-01-26 Micron Technology, Inc. Apparatuses and methods including memory access in cross point memory
KR101952272B1 (ko) * 2012-11-06 2019-02-26 삼성전자주식회사 반도체 기억 소자
US20140175371A1 (en) * 2012-12-21 2014-06-26 Elijah V. Karpov Vertical cross-point embedded memory architecture for metal-conductive oxide-metal (mcom) memory elements
CN104956481B (zh) * 2013-02-19 2018-01-09 松下知识产权经营株式会社 非易失性半导体存储装置
US9548449B2 (en) * 2013-06-25 2017-01-17 Intel Corporation Conductive oxide random access memory (CORAM) cell and method of fabricating same
KR102127137B1 (ko) * 2013-12-03 2020-06-26 삼성전자주식회사 셀 트랜지스터들의 계면 상태를 제어하여 센싱 마진을 보상할 수 있는 저항성 메모리 장치
WO2016092374A1 (en) 2014-12-10 2016-06-16 King Abdullah University Of Science And Technology All-printed paper-based memory
WO2016124969A2 (en) * 2014-12-31 2016-08-11 King Abdullah University Of Science And Technology All-printed paper memory
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097625A (en) * 1998-07-16 2000-08-01 International Business Machines Corporation Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes
US6687165B1 (en) * 2002-12-26 2004-02-03 Micron Technology, Inc. Temperature-compensated output buffer circuit
KR100924402B1 (ko) * 2003-12-26 2009-10-29 파나소닉 주식회사 메모리회로
JP4569231B2 (ja) * 2004-09-07 2010-10-27 Ｔｄｋ株式会社 磁気メモリ及びその製造方法
WO2006028117A1 (ja) * 2004-09-09 2006-03-16 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子とその製造方法
WO2006137110A1 (ja) * 2005-06-20 2006-12-28 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
WO2007023569A1 (ja) * 2005-08-26 2007-03-01 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들

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