CN102047423B - 非易失性存储元件及非易失性存储装置 - Google Patents

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Abstract

本发明提供一种动作偏差较小、而且能够实现稳定动作的非易失性存储元件及非易失性存储装置。该非易失性的存储元件具有：第1电极(102)；第2电极(106)；电阻变化层(105)，介于这两个电极(102和106)之间而形成，而且与两个电极(102和106)连接，根据施加到两个电极(102和106)之间的电压的极性，可逆地在高电阻状态和低电阻状态之间转变；固定电阻层(104)，介于两个电极(102和106)之间而形成，而且与电阻变化层(105)的至少一部分并联地电连接，其电阻值在电阻变化层(105)为高电阻状态时的电阻值的0.1倍～10倍的范围内。

Description

非易失性存储元件及非易失性存储装置
技术领域
本发明涉及电阻值根据电信号可逆地变化的非易失性存储元件、及具有该非易失性存储元件的非易失性存储装置。 
背景技术
近年来，具有使用所谓电阻变化型的非易失性存储元件(下文中也简称为电阻变化元件)构成的存储器单元的非易失性存储装置的研发得到推进。其中，电阻变化型的非易失性存储元件是指具有电阻值根据电信号可逆地变化的性质，还能够非易失性地存储与该电阻值对应的信息的元件。更具体地讲，是指根据施加的电压的极性而可逆地在高电阻状态和低电阻状态之间转变的非易失性的存储元件。 
作为这种使用电阻变化元件的非易失性存储装置，通常公知的非易失性存储装置通过将被称为所谓1T1R(1晶体管1电阻体)型的存储器单元配置成矩阵状阵列而构成，该1T1R型的存储器单元在相互正交地配置的位线与字线的交点的位置串联地连接MOS晶体管和电阻变化元件(例如参照专利文献1等)。 
专利文献1公开了利用将钙钛矿型结晶构造的氧化物用作电阻变化元件的1T1R型存储器单元构成的非易失性存储装置。 
另外，除了1T1R(1晶体管1电阻体)型存储器单元阵列之外，采用所谓交叉点(cross point)构造的存储器单元阵列也广为公知。在交叉点构造中，在被正交地配置的位线与字线的交点的位置，各个存储器单元介于位线和字线之间构成。 
专利文献3公开了将具有双向性的电阻变化元件用作存储器单元的非易失性存储装置。其中公开了将降低流向非选择单元的所谓泄漏电流作为目的，存储器单元的二极管采用例如压敏电阻(バリスタ)作为双向非线性元件。另外，也公开了交叉点构造。 
专利文献2公开的非易失性存储装置，具有采用了具有多层构造的三维交叉点构造的电阻变化元件的存储器单元阵列。 
非专利文献1公开了将电阻变化元件层和单向二极管相结合的存储器单元构造。另外，也公开了多层构造。 
可是，采用电阻变化元件的非易失性存储元件在施加过剩的电压、或流过过剩的电流的情况下，电阻值大幅变化，存在不能体现电阻变化的问题。 
针对这种问题，通过限制电压或电流来实现稳定的动作(例如参照专利文献4)。在专利文献4中，在存储器单元阵列的外部设置并联电阻电路及串联电阻电路，由此防止对存储器单元施加过剩的电压，防止过剩的电流流向存储器单元。 
【现有技术文献】 
【专利文献】 
【专利文献1】日本特开2005-25914号公报(图2) 
【专利文献2】日本特开2006-203098号公报(图2、图5) 
【专利文献3】日本特开2005-311322号公报(图4) 
【专利文献4】国际公开第2008/059946号公报(图1、图5) 
【非专利文献】 
【非专利文献1】I.G.Beak等，“Multi-layer Cross-Point Binary OxideResistive Memory(OxRRAM)for Post-NAND Storage Application”，IEDM2005(IEEE inter national ELECTRON DEVICES meeting 2005)，769-772，Session 31(Fig.7，Fig.11)，2005年12月5日 
发明概要
发明要解决的问题 
但是，在上述的现有技术中，在位线和字线中存在布线电阻，存在由于该布线电阻使得在布线和非易失性存储元件之间产生分压的问题。并且，由于在各个非易失性存储元件中布线长度不同，所以即使对字线施加相同的电压脉冲，施加给与该字线连接的各个非易失性存储元件的电压也不同。因此，各个非易失性存储元件的高电阻及低电阻的电阻值存在偏差，另外在存储器单元阵列由于规模增大而布线变长时，不能忽视由于布线间等的 寄生电容而形成的瞬态(過渡的に)电压或电流的变化。即，与位于布线距离较短的部位的存储器单元相比，位于布线距离较长的部位的存储器单元由于布线电阻和寄生电容而引起的瞬态电压或电流增大。结果，即使在存储器单元阵列的外部设置限制电路，产生不能准确进行数据的写入及读出的情况的可能性依旧很大。 
发明内容
本发明就是鉴于上述问题而提出的，其目的在于，提供一种动作偏差较小、而且能够实现稳定动作的非易失性存储元件及非易失性存储装置。 
为了达到上述目的，本发明的非易失性存储元件是非易失性的存储元件，其特征在于，具有：第1电极；第2电极；电阻变化层，介于所述第1及第2电极之间而形成，而且与所述第1及第2电极连接，根据施加到所述第1及第2电极之间的电压的极性，可逆地在高电阻状态和低电阻状态之间转变；以及固定电阻层，介于所述第1及第2电极之间而形成，而且与所述电阻变化层的至少一部分并联地电连接。另外，其特征在于，所述固定电阻层的电阻值在所述电阻变化层为高电阻状态时的电阻值的0.1倍～10倍的范围内。另外，从兼顾抑制电阻值的偏差和确保窗口的意义上讲，优选所述固定电阻层的电阻值在所述电阻变化层为高电阻状态时的电阻值的0.5倍～2倍之间，更优选是处于与所述电阻变化层为高电阻状态时的电阻值相同的范围的值。 
根据这种结构，由于在非易失性存储元件自身形成有固定电阻层，所以能够减小元件整体的电阻值偏差，并且防止由于瞬态电流而过度成为高电阻，由此能够正确地进行数据的写入及读出。 
其中，也可以构成为，所述电阻变化层具有高电阻层和低电阻层至少两层的层叠结构，所述固定电阻层的至少一部分与所述高电阻层并联地电连接。 
另外，也可以是，所述高电阻层与所述第1电极连接，所述低电阻层与所述第2电极连接，所述固定电阻层与所述第1电极电连接。 
另外，也可以是，所述固定电阻层与所述高电阻层相接，并与所述第1及第2电极电连接。 
另外，所述非易失性存储元件还可以构成为具有形成为填充所述第1及第2电极之间的层间绝缘层，所述电阻变化层及所述固定电阻层形成于在所述层间绝缘层形成的贯通孔即开口部中。 
此时，也可以是，所述固定电阻层环绕所述开口部的内壁的至少一部分涂敷形成，所述电阻变化层形成为填充所述开口部的内部的被所述固定电阻层包围的空间，也可以是与此相反，所述电阻变化层形成为涂敷所述开口部的内壁，所述固定电阻层形成为填充被所述固定电阻层包围的空间。 
另外，也可以是，在所述层间绝缘层形成有多个所述开口部，在所述多个所述开口部中的一个开口部形成有填充该开口部的所述电阻变化层，在所述多个所述开口部中的另一个开口部形成有填充该开口部的所述固定电阻层。 
另外，本发明的非易失性存储装置是使多个非易失性存储元件存储数据的非易失性存储装置，其特征在于，具有：存储器单元阵列，将包括所述非易失性存储元件的多个存储器单元配置成二维状态；选择电路，从所述存储器单元阵列中选择至少一个存储器单元；写入电路，使由所述选择电路选择的存储器单元中包含的非易失性存储元件变换为高电阻状态或者低电阻状态；读出放大器，判定由所述选择电路选择的存储器单元中包含的非易失性存储元件处于高电阻状态还是低电阻状态。 
根据这种结构，由于在非易失性存储元件自身形成有固定电阻层，所以能够减小元件整体的电阻值偏差，并且防止由于瞬态电流而过度成为高电阻，由此能够正确进行数据的写入及读出。 
其中，所述存储器单元可以是将所述非易失性存储元件和整流元件串联连接形成的电路，还可以是将所述非易失性存储元件和晶体管串联连接形成的电路。 
另外，所述存储器单元阵列可以是将多个二维配置的存储器单元层叠形成的多层构造存储器单元阵列。 
发明效果 
本发明的非易失性存储元件在内部具有并联电阻，所以在具有包括这种非易失性存储元件的存储器单元的阵列的非易失性存储装置中，在各个存储器单元内部分别具备并联电阻，所以即使在存储器单元内外产生瞬态 电流时，也能够利用在各个存储器单元内部具备的并联电阻限制流向非易失性存储元件的电阻变化层的瞬态电流。结果，能够减小存储器单元之间的动作偏差，能够可靠地防止误动作。 
附图说明
图1是表示在根据本发明的实施方式的非易失性存储元件是低电阻状态时，施加给该非易失性存储元件的施加电压与高电阻状态的电阻值的关系的图。 
图2是表示在根据本发明的实施方式的非易失性存储元件是低电阻状态时，施加给该非易失性存储元件的高电阻化电压与流向元件的电流值的关系的图。 
图3是表示在写入信息时的本发明的实施方式的非易失性存储元件的动作示例的图。 
图4是表示在读出信息时的本发明的实施方式的非易失性存储元件的动作示例的图。 
图5(a)是表示电阻变化元件单体的脉冲电阻变化特性的图，图5(b)是表示向该电阻变化元件连接了100kΩ的并联电阻后的非易失性存储元件的脉冲电阻变化特性的图。 
图6是表示电阻变化元件单体的脉冲电阻变化特性的偏差、以及向该电阻变化元件连接了100kΩ的并联电阻后的非易失性存储元件的脉冲电阻变化特性的偏差的图。 
图7A是本发明的第1实施方式的非易失性存储元件的剖面图。 
图7B是表示本发明的第1实施方式的非易失性存储元件的等效电路的图。 
图8是表示TaOx的组分x与膜电阻率的关系的图。 
图9是表示在本发明的第1实施方式的非易失性存储元件中改变侧壁的固定电阻层厚度时的膜电阻率与固定电阻值的关系的图。 
图10A(a)～图10A(d)是表示本发明的第1实施方式的非易失性存储元件的制造方法的工序图。 
图10B(a)～图10B(d)是表示承接图10A(d)的制造方法的工序 图。 
图11A是表示本发明的第1实施方式的非易失性存储元件的变形例的剖面图。 
图11B是表示该变形例的非易失性存储元件的等效电路的图。 
图12A是表示本发明的第2实施方式的非易失性存储元件的剖面图。 
图12B是表示本发明的第2实施方式的非易失性存储元件的等效电路的图。 
图13是表示在本发明的第2实施方式的非易失性存储元件中改变侧壁的电阻变化层厚度时的膜电阻率与固定电阻值的关系的图。 
图14A(a)～图14A(d)是表示本发明的第2实施方式的非易失性存储元件的制造方法的工序图。 
图14B(a)～图14B(d)是表示承接图14A(d)的制造方法的工序图。 
图14C(a)、图14C(b)是表示承接图14B(d)的制造方法的工序图。 
图15A是表示本发明的第2实施方式的非易失性存储元件的变形例的剖面图。 
图15B是表示该变形例的非易失性存储元件的等效电路的图。 
图16是表示本发明的第2实施方式的非易失性存储元件的另一个变形例的剖面图。 
图17A是表示本发明的第3实施方式的非易失性存储元件的剖面图。 
图17B是表示本发明的第3实施方式的非易失性存储元件的等效电路的图。 
图18是表示本发明的第3实施方式的非易失性存储元件的膜电阻率与固定电阻值的关系的图。 
图19A(a)～图19A(d)是表示本发明的第3实施方式的非易失性存储元件的制造方法的工序图。 
图19B(a)～图19B(d)是表示承接图19A(d)的制造方法的工序图。 
图19C(a)、图19C(b)是表示承接图19B(d)的制造方法的工序图。 
图20(a)是表示本发明的第4实施方式的非易失性存储元件的俯视图， 图20(b)是形成为1层时的剖面图，图20(c)是形成为3层时的剖面图。 
图21A(a)是表示本发明的第4实施方式的非易失性存储元件的变形例的俯视图，图21A(b)是形成为1层时的剖面图，图21A(c)是形成为3层时的剖面图。 
图21B是表示本发明的第4实施方式的非易失性存储元件的等效电路的图。 
图22是表示本发明的第5实施方式的非易失性存储装置的结构的框图。 
图23是表示图22中的C部的结构(2比特量的结构)的剖面图。 
标号说明 
101基板；102第1电极(第1布线)；103层间绝缘层；104固定电阻层；105电阻变化层；105a电阻变化层的高电阻层；105b电阻变化层的低电阻层；106第2电极(第2布线)；107接触孔；108接触孔；109二极管元件；109a二极管下部电极；109b二极管半导体层；109c二极管上部电极；110第2布线；111非易失性存储元件(阵列)；203层间绝缘层；204固定电阻层；205电阻变化层；205a电阻变化层的高电阻层；205b电阻变化层的低电阻层；206第2电极(第3布线)；207接触孔；209二极管元件；209a二极管下部电极；209b二极管半导体层；209c二极管上部电极；210第3布线；211非易失性存储元件(阵列)；303层间绝缘层；304固定电阻层；305电阻变化层；305a电阻变化层的高电阻层；305b电阻变化层的低电阻层；306第2电极(第4布线)；307接触孔；309二极管元件；309a二极管下部电极；309b二极管半导体层；309c二极管上部电极；310第4布线；311非易失性存储元件(阵列)；400非易失性存储装置；401存储器本体部；402存储器单元阵列；403行选择电路/驱动器；404列选择电路；405写入电路；406读出放大器；407数据输入输出电路；411非易失性存储元件；412第1电极；413层间绝缘层；414固定电阻层；415电阻变化层；416第2电极；417插头层；418金属布线层；419晶体管的源极漏极区域；BL0、BL1位线；M11、M12存储器单元；T11、T12晶体管；WL0、WL1字线。 
具体实施方式
下面，参照附图说明本发明的实施方式的非易失性存储元件以及使用这些非易失性存储元件的非易失性存储装置。另外，在附图中标注相同标号的部分表示相同的构成要素，有时将省略说明。 
[并联电阻的效果] 
首先，在说明本发明的具体实施方式之前，说明在向电阻变化元件并联连接固定电阻时的电阻值及其偏差的降低效果。 
在将电阻值为Rp的固定电阻、和高电阻状态的电阻值为平均值Rh、偏差为ΔRh的电阻变化元件并联连接的情况下，总体电阻值的平均值Rtotal、偏差ΔRtotal利用下式表示， 
(式1) 
1 R total = 1 R p + 1 R h
1 R total + Δ R total = 1 R p + 1 R h + Δ R h
总体电阻值的偏差ΔRtotal利用下式表示， 
(式2) 
Δ R total = R total 2 R h 2 · Δ R h = Δ R h ( 1 + R h / R p ) 2
例如，考虑电阻变化元件按照约10kΩ和约100kΩ进行电阻变化的情况。 
其中，在将固定电阻值设为与高电阻状态的电阻值Rh相同的大小(Rp＝100kΩ)时，Rtotal＝50kΩ，总体的电阻值偏差ΔRtotal为ΔRtotal＝ΔRh/4。 
由此得知总体的电阻值成为一半，而偏差则达到电阻变化元件单体的偏差的四分之一。 
图1表示在没有并联电阻(单点划线)的情况下和并联电阻为100kΩ的情况(实线)下，向低电阻状态的非易失性存储元件施加高电阻化用的施加电压时的高电阻状态的电阻值。 
可知针对施加电压的偏差，相比没有并联电阻的情况，同样是并联电阻为100kΩ时能够减小电阻的偏差。 
并且，即使流过较大的瞬态电流时，该电流也分配给并联电阻和电阻 变化元件，能够抑制大电流流向电阻变化元件自身。图2表示电阻变化元件单体的IV特性(实线)和固定电阻单体的IV特性(虚线)、以及将电阻变化元件和固定电阻并联连接时的IV特性(单点划线)。在此，分析从低电阻状态到高电阻状态的电阻变化的阈值电流I0以上的电流I1流过时的情况，在元件只是电阻变化元件单体时，动作点为A点，并对元件施加电压V1。结果，元件从低电阻状态向高电阻状态1(电阻值R1)变化。 
另一方面，在将电阻变化元件和固定电阻并联连接的情况下，将电阻变化元件和固定电阻合成后的动作点为D点，电流被分配，所以电阻变化元件的动作点为B点(电压V2、电流I2)，固定电阻的动作点为C点(电压V2、电流I3)。结果，电阻变化元件从低电阻状态向高电阻状态2(电阻值R2)变化。其中，I1＝I2+I3，V1＞V2，R1＞R2。即，在非易失性存储元件是电阻变化元件单体时，在流过较大的瞬态电流I1的情况下，电阻非常高(电阻值R1)，而在并联连接了固定电阻的情况下，电流被分配给固定电阻和电阻变化元件，由此能够防止电阻过高。 
[非易失性存储元件的动作示例] 
在说明根据本实施方式制作的非易失性存储元件的具体动作示例之前，参照附图说明进行信息的写入/读出时的动作示例。 
图3是表示写入信息时的非易失性存储元件的动作示例的图。 
在向非易失性存储元件的第1电极和第2电极之间交替地施加例如脉宽为500ns的极性不同的两种电脉冲时，非易失性存储元件的电阻值按照图3所示进行变化。即，在向电极之间施加负电压脉冲(电压E1、脉宽500ns)时，非易失性存储元件的电阻值从高电阻值Rb向低电阻值Ra减小。另一方面，在向电极之间施加正电压脉冲(电压E2、脉宽500ns)时，非易失性存储元件的电阻值从低电阻值Ra向高电阻值Rb增加。 
在该图3所示的示例中，对信息“0”分配高电阻值Rb，对信息“1”分配低电阻值Ra。因此，通过向电极之间施加正电压脉冲使非易失性存储元件的电阻值成为高电阻值Rb，信息“0”被写入，并且通过向电极之间施加负电压脉冲使非易失性存储元件的电阻值成为低电阻值Ra，信息“1”被写入。 
图4是表示从非易失性存储元件读出信息时的动作示例的图。 
在进行信息的读出的情况下，向电极之间施加振幅比在使非易失性存储元件的电阻值变化时而施加的电脉冲小的读出用电压E3(|E3|＜|E1|，|E3|＜|E2|)。结果，输出与非易失性存储元件的电阻值对应的电流，通过检测该输出电流值，能够实现被写入的信息(高电阻状态/低电阻状态)的读出。 
在图4所示的示例中，输出电流值Ia对应于低电阻值Ra，输出电流值Ib对应于高电阻值Rb，所以在检测到输出电流值Ia时信息“1”被读出，在检测到输出电流值Ib时信息“0”被读出。 
[连接并联电阻时的电阻变化特性] 
下面，说明在实际向电阻变化元件单体(无并联电阻)施加电脉冲使产生电阻变化时(图5(a))、以及在连接了100kΩ的并联电阻的情况下(本发明的非易失性存储元件)施加电脉冲使产生电阻变化时(图5(b))的脉冲电阻变化特性。 
图5(a)、图5(b)分别是表示针对不具有并联电阻的以往的非易失性存储元件(图5(a))、以及本发明的非易失性存储元件(图5(b)，并联电阻100kΩ)施加的电脉冲的次数(横轴)与电阻值的关系的图。 
另外，图6是表示各个元件的低电阻状态的电阻值(LR)和高电阻状态的电阻值(HR)的正规期待值分布的图。 
在此，测定了向第1电极和第2电极之间交替地反复施加脉宽500ns、正电压3.2V、负电压-2.0V的两种电脉冲时的元件的电阻值。在施加各个脉冲后，施加比电阻变化的阈值电压(例如约1V)低的50mV的微弱电压，并测定流过的电流，由此进行电阻值的测定。 
根据图5及图6可知，尤其在关注高电阻状态的电阻值(HR)时，在没有并联电阻的情况下，HR为中间值95kΩ、最小值11kΩ、最大值540kΩ，偏差非常大，而在具有100kΩ的并联电阻的情况下，HR为中间值66kΩ、最小值31kΩ、最大值90kΩ，偏差得到大幅改善。此时，电阻元件单体的电阻值的偏差能够根据中间值194kΩ、最小值45kΩ、最大值900kΩ，通过计算而求出。 
(第1实施方式) 
下面，说明本发明的第1实施方式的非易失性存储元件。 
图7A表示本发明的第1实施方式的非易失性存储元件单体的简要剖面图，图7B表示该非易失性存储元件的等效电路。该非易失性存储元件具有：第1电极102；第2电极106；电阻变化层105，其介于这两个电极102和106之间而形成，而且与两个电极102和106电连接，根据施加到两个电极102和106之间的电压的极性，可逆地在高电阻状态和低电阻状态之间转变；固定电阻层104，其介于两个电极102和106之间而形成，而且与电阻变化层105的至少一部分并联地电连接。 
其中，在两个电极102和106之间形成有为了填充其空间而形成的层间绝缘层103，电阻变化层105及固定电阻层104形成于在该层间绝缘层103形成的贯通孔即接触孔(开口部)107内。 
电阻变化层105具有由高电阻层105a和低电阻层105b构成的两层的层叠结构。高电阻层105a的下表面与第1电极102电连接，低电阻层105b的上表面与第2电极106电连接。 
固定电阻层104的至少一部分与高电阻层105a并联地电连接。该固定电阻层104的下表面与第1电极102电连接，其上表面与第2电极106电连接，其侧面与高电阻层105a及低电阻层105b相接。 
在本实施方式中，固定电阻层104环绕接触孔107的内壁的至少一部分涂敷形成，电阻变化层105形成为填充接触孔107的内部的、被固定电阻层104包围的空间。 
关于这种本实施方式的非易失性存储元件的材料及尺寸示例具体说明如下。即，在该非易失性存储元件中形成有被配置于基板101上的第1电极102(白金(Pt))，在该第1电极102上形成有包括阻挡层的层间绝缘层103(以SiO2或者SiN或者SiC为主成分的绝缘层，膜厚50nm)。贯通层间绝缘层103形成有接触孔107(直径130nm)。在接触孔107的侧壁形成有固定电阻层104(膜厚10nm的TaOz)。在与该固定电阻层104相接的接触孔107的内部填充有电阻变化层105。其中，电阻变化层105是从第1电极102侧开始按照高电阻层105a(TaOy，5nm)、低电阻层105b(TaOx，45nm)的顺序层叠了两层。其中，组分x、y满足关系x＜y＜2.5。另外，以与固定电阻层104和电阻变化层105双方相接的状态形成有第2电极106(Pt)。 
关于电阻变化层105及固定电阻层104使用的Ta氧化物的组分x、y、 z，优选使电阻变化层105和固定电阻层104的电阻值成为相同数量级(order)的值。由此，对电阻变化层105和固定电阻层104双方施加相同程度的电场。电阻变化层105形成为高电阻层105a(TaOy)与低电阻层105b(TaOx)的层叠结构，所以电场几乎都施加给高电阻层105a，在施加某个阈值以上的电场时，产生电阻变化动作。另一方面，固定电阻层104(TaOz)的深度方向的膜厚由于接触孔107的深度为50nm，所以只被施加阈值以下的电场，不产生电阻变化。 
即，固定电阻层104的电阻值越低，抑制非易失性存储元件的电阻值(总体的电阻值)的偏差的优点越大，但非易失性存储元件为高电阻状态时的电阻值与低电阻状态时的电阻值之差(窗口)将变小的缺点也越发增大。因此，通常可以从这些优缺点的折中关系的观点(抑制非易失性存储元件的电阻值的偏差的观点和确保窗口宽度的观点双方)出发，适当确定固定电阻层104的电阻值。 
具体地讲，优选固定电阻层104的电阻值在电阻变化层105为高电阻状态时的电阻值的0.1倍～10倍之间。从兼顾抑制电阻值的偏差和确保窗口的意义上讲，优选固定电阻层104的电阻值在电阻变化层105为高电阻状态时的电阻值的0.5倍～2倍之间，更优选是与电阻变化层105为高电阻状态时的电阻值处于相同的范围的值。 
例如，在将固定电阻层104的电阻值设为电阻变化层105为高电阻状态时的电阻值的最大值的10倍即900kΩ时，与没有固定电阻层104时相比，电阻值的偏差幅度减小约13％左右，但电阻变化窗口减小约5％。另一方面，在将固定电阻层104的电阻值设为电阻变化层105为高电阻状态时的电阻值的最小值的0.1倍即4.5kΩ时，与没有固定电阻层104时相比，电阻值的偏差幅度减小约99％，偏差几乎消失。但是，电阻变化窗口也非常小，约为十分之一左右。 
如上所述构成的本实施方式的非易失性存储元件的电等效电路是如图7B所示的电路。即，在第1电极102和第2电极106之间并联连接了电阻变化层105和固定电阻层104的电路。并且，电阻变化层105体现为发挥电阻变化元件的作用的高电阻层105a与发挥固定电阻的作用的低电阻层(母体)105b的串联连接。另一方面，固定电阻层104是与电阻变化层105 接触形成的，所以体现为与高电阻层105a及低电阻层105b分别并联连接的两个电阻的串联连接。 
[第1实施方式的固定电阻层及电阻变化层的组分及电阻率] 
下面，说明固定电阻层104采用TaOz时的膜厚和电阻率的确定方法。 
首先，图8表示利用溅射法形成的TaOz的组分与电阻率的关系。 
此时的成膜条件为实现真空度6.0×10-4Pa、DC输出1000W、Ar流量20sccm、成膜温度25℃，并使O2流量在从14.3sccm到24sccm之间变化。并且，溅射时的压力约为2.0Pa。 
可知通过根据O2流量来控制TaOz的组分z，能够获得具有6mΩ·cm～10000mΩ·cm这种非常宽的范围内的任意的电阻率的膜。 
(侧壁型固定电阻层) 
其中，在图7中，在将接触孔107的直径设为2r、深度设为t时，在接触孔107的侧壁形成膜厚d的固定电阻层104时的电阻值R能够利用下式表示。 
(式3) 
R = ρ · t π r 2 - π ( r - d ) 2
接触孔107的直径为130nm、深度为50nm，如果使侧壁的膜厚在5nm～20nm之间变化，使固定电阻层104的电阻率在6mΩ·cm～10000mΩ·cm之间变化，如图9所示，能够在430Ω～2.5MΩ的范围内任意确定所得到的固定电阻层104的电阻值。另外，图9是表示在本发明的第1实施方式的非易失性存储元件中改变侧壁的固定电阻层厚度(5nm、10nm、20nm)时的膜电阻率与固定电阻值的关系的图。 
例如，在优选100kΩ左右的电阻值的情况下，在侧壁的膜厚为10nm时(图9中的实线)，如果相对于容易形成的膜厚的值，将电阻率调整为750mΩ·cm的状态即可实现。 
在固定电阻层104(TaOz)的电阻率为750mΩ·cm时，根据图8所示，组分z的值为z＝1.99。 
[第1实施方式的制造方法] 
下面，说明本实施方式的非易失性存储元件的制造方法。图10A(a)～图10B(d)依次表示本实施方式的非易失性存储元件的工艺流程。 
首先，按照图10A(a)所示，在基板101上形成布线宽度300nm、厚度200nm、并沿规定方向延伸的由Pt构成的多个第1电极102。该第1电极102成为第1布线。第1电极102(Pt)也可以采用大马士革法(Damascene)(未图示)，在形成用于将布线嵌入到绝缘层中的槽(trench)后，使用溅射法进行成膜，并利用化学机械研磨(CMP)技术进行嵌入。 
然后，按照图10A(b)所示，在形成阻挡层(SiN及SiC等)后，利用CVD法等堆积层间绝缘层(SiO2)，然后使用CMP技术形成厚度50nm的层间绝缘层103。 
然后，按照图10A(c)所示，利用干式蚀刻法贯通层间绝缘层103挖掘直径130nm的接触孔107直到到达第1电极102。 
然后，按照图10A(d)所示，利用溅射法在整个面上形成由TaOz构成的固定电阻层104。此时应注意考虑溅射法的台阶被覆性，确定要成膜的固定电阻层的膜厚。在形成厚度10nm的由TaOz构成的固定电阻层时，例如在台阶被覆性(侧壁部与平面部之比)为10％时，如果在平面部形成100nm的固定电阻层，则在接触孔107的侧壁形成10nm的固定电阻层。在该工序中，在要积极地使侧壁膜厚变薄的情况下，优选采用溅射法，相反在需要确保某种程度的侧壁膜厚的情况下，优选采用台阶被覆性良好的CVD法。 
然后，按照图10B(a)所示，对整个面进行回蚀，去除层间绝缘层103上的固定电阻层104。此时，接触孔107的底面的固定电阻层104通过回蚀被去除，在接触孔107的侧壁自整合地形成有固定电阻层104。 
然后，按照图10B(b)所示，例如利用溅射法依次形成电阻变化层的高电阻层105a(TaOy(5nm))、低电阻层105b(TaOx(45nm))，使接触孔107的内部形成TaOx(45nm)/TaOy(5nm)的层叠结构。 
然后，按照图10B(c)所示，利用CMP技术对层间绝缘层103及固定电阻层104上堆积的电阻变化层105进行研磨，保留只嵌入到接触孔107的内部的电阻变化层105。 
最后，按照图10B(d)所示，形成布线宽度300nm、厚度200nm、并沿规定方向延伸的由Pt构成的多个第2电极106。第2电极106形成为被 覆接触孔107，并与由第1电极102构成的第1布线交叉，第2电极106成为第2布线。 
另外，第2布线106(Pt)也与第1电极102相同地可以采用大马士革法形成，在形成用于将布线嵌入到层间绝缘层103中的槽后，使用溅射法对Pt进行成膜，并利用CMP技术进行嵌入。 
另外，在本实施方式中，与非易失性存储元件直接相接的第1电极102及第2电极106采用Pt，但第1电极102、第2电极106也可以采用其他的电极材料，除能够采用Ta、Ta氧化物之外，还可以采用例如Cu或Au、Ir、Pd、Ru、Rh等贵金属材料及其化合物。 
另外，也可以采用通常在半导体中采用的金属材料，例如W、Ti、TiN、A1Cu等Al族布线材料等。另外，在本实施方式中，电阻变化层及固定电阻层采用钽氧化物，也能够在室温下形成，所以基板也能够利用除硅之外的材料形成。 
另外，固定电阻层104形成为覆盖接触孔107的整个侧壁，由于只要至少与电阻变化层105的高电阻层105a并联地电连接即可，所以也可以按照图11A所示形成于侧壁的一部分。这种变形例的非易失性存储元件的等效电路是图11B所示的电路。即，固定电阻层104的一端与第1电极102连接，另一端不与第2电极106连接，而与低电阻层105b接触。在这种非易失性存储元件中，覆盖侧壁的固定电阻层104的高度需要形成为，使得在施加某种电压时不超过电阻变化的阈值电压。 
另外，固定电阻层104采用TaOz，但只要是TaON及Ta3N(5-x)等具有所希望的电阻率的材料即可。例如，如果采用TaON及Ta3N(5-x)等不易发生电阻变化的材料，则可以不怎么考虑覆盖侧壁的固定电阻层的高度，只要满足所希望的电阻值的条件即可。 
(第2实施方式) 
下面，说明本发明的第2实施方式的非易失性存储元件。 
图12A表示本发明的第2实施方式的非易失性存储元件单体的简要剖面图，图12B表示该非易失性存储元件的等效电路。本实施方式的非易失性存储元件形成有被配置于基板101上的第1电极102(Pt)，在该第1电极102上形成有包括阻挡层的层间绝缘层103(以SiO2及SiN及SiC为主 成分的绝缘层，膜厚50nm)。贯通层间绝缘层103形成有接触孔107(直径130nm)。在接触孔107的侧壁形成有电阻变化层105(TaOy(5nm)/TaOx(45nm)的层叠结构，侧壁膜厚30nm)。其中，组分x、y满足关系x＜y＜2.5。另外，在与该电阻变化层105接触的接触孔107的内部填充有固定电阻层104。另外，以与固定电阻层104和电阻变化层105双方相接的状态形成有第2电极106(Pt)。 
在图12A中，本实施方式的非易失性存储元件与第1实施方式相比，形成于接触孔107内的固定电阻层104与电阻变化层105的位置关系(内侧还是外侧)被交换。即，电阻变化层105形成于接触孔(开口部)的侧壁上，固定电阻层104形成为填充被电阻变化层105包围的空间。根据这种构造，本实施方式的非易失性存储元件的等效电路是如图12B所示，在第1实施方式的等效电路中将电阻变化层105上下翻转连接形成的电路。因此，在图12A和图12B中，构成电阻变化层105的高电阻层105a和低电阻层105b的上下关系可以是任意一方在上侧。 
关于电阻变化层105及固定电阻层104使用的Ta氧化物的组分x、y、z，优选使电阻变化层105和固定电阻层104的电阻值成为相同数量级的值。由此，对电阻变化层105和固定电阻层104双方施加相同程度的电场。电阻变化层105形成为高电阻层105a(TaOy)与低电阻层105b(TaOx)的层叠结构，所以电场几乎都施加给高电阻层105a，在施加某个阈值以上的电场时，产生电阻变化动作。另一方面，固定电阻层TaOz的深度方向的膜厚由于接触孔107的深度为50nm，所以只被施加阈值以下的电场，不产生电阻变化。 
[第2实施方式的固定电阻层及电阻变化层的组分和电阻率] 
当在直径2r深度t的接触孔的侧壁形成膜厚d的电阻变化层的情况下，孔的直径为2(r-d)，将在孔中嵌入了固定电阻层时的电阻值设为R，此时下式所示的关系成立。 
(式4) 
R = ρ · t π ( r - d ) 2
接触孔107的直径为130nm、深度为50nm，如果使侧壁(电阻变化层 105)的膜厚在10nm～30nm之间变化，使固定电阻层104的电阻率在6mΩ·cm～10000mΩ·cm之间变化，如图13所示，能够在320Ω～1.3MΩ的范围内任意确定所得到的固定电阻层104的电阻值。另外，图13是表示在本发明的第2实施方式的非易失性存储元件中改变侧壁的电阻变化层厚度(10nm、20nm、30nm)时的固定电阻层的膜电阻率与固定电阻值的关系的图。 
例如，在优选100kΩ左右的电阻值的情况下，在侧壁的电阻变化层的膜厚为30nm时，如果相对于容易形成的膜厚的值，将电阻率调整为770mΩ·cm的状态即可实现。 
在固定电阻层104(TaOz)的电阻率为770mΩ·cm时，组分z的值为z＝1.99。 
[第2实施方式的制造方法] 
下面，说明本实施方式的非易失性存储元件的制造方法。图14A(a)～图14C(b)依次表示本实施方式的非易失性存储元件的工艺流程。 
首先，按照图14A(a)所示，在基板101上形成布线宽度300nm、厚度200nm、并沿规定方向延伸的由Pt构成的多个第1电极102。该第1电极102成为第1布线。第1电极102(Pt)也可以采用大马士革法(damascene)(未图示)，在形成用于将布线嵌入到绝缘层中的槽(trench)后，使用溅射法进行成膜，并利用化学机械研磨(CMP)技术进行嵌入。 
然后，按照图14A(b)所示，在形成阻挡层(SiN及SiC等)后，利用CVD法等堆积层间绝缘层(SiO2)，然后使用CMP技术形成厚度50nm的层间绝缘层103。 
然后，按照图14A(c)所示，利用干式蚀刻法贯通层间绝缘层103挖掘直径130nm的接触孔107直到到达第1电极102。 
然后，按照图14A(d)所示，利用溅射法在整个面上形成由TaOx构成的电阻变化层105。此时只要至少在接触孔107的侧壁形成规定膜厚以上的电阻变化层105(低电阻层105b)即可。 
然后，按照图14B(a)所示，利用CMP技术对层间绝缘层103上堆积的电阻变化层105进行研磨，保留只嵌入到接触孔107的内部的电阻变化层105。 
然后，按照图14B(b)所示，通过氧等离子处理(例如室温、200W、4sec)使电阻变化层105的表面氧化，形成膜厚5nm的高电阻层105a。未被氧化的剩余的45nm成为低电阻层105b。 
然后，按照图14B(c)所示，经过光刻(Lithography)步骤，利用干式蚀刻法贯通电阻变化层105挖掘直径70nm的接触孔108直到到达第1电极102(抗蚀剂图案未图示)。 
然后，按照图14B(d)所示，利用溅射法在整个面上形成由TaOz构成的固定电阻层104。 
然后，按照图14C(a)所示，利用CMP技术对层间绝缘层103及电阻变化层105上堆积的固定电阻层104进行研磨，保留只嵌入到接触孔108的内部的固定电阻层104。 
最后，按照图14C(b)所示，形成布线宽度300nm、厚度200nm、并沿规定方向延伸的由Pt构成的多个第2电极106。第2电极106形成为被覆接触孔107，并与由第1电极102构成的第1布线交叉，第2电极106成为第2布线。 
另外，第2布线106(Pt)也与第1电极102相同地可以采用大马士革法形成，在形成用于将布线嵌入到层间绝缘层103中的槽后，使用溅射法对Pt进行成膜，并利用CMP技术进行嵌入。 
另外，在本实施方式中，与非易失性存储元件直接相接的第1电极102及第2电极106采用Pt，但第1电极102、第2电极106也可以采用其他的电极材料，除能够采用Ta、Ta氧化物之外，还可以采用例如Cu或Au、Ir、Pd、Ru、Rh等贵金属材料及其化合物。 
另外，也可以采用通常在半导体中采用的金属材料，例如W、Ti、TiN、AlCu等Al族布线材料等。另外，在本实施方式中，基板也能够利用除硅之外的材料形成。 
另外，固定电阻层104形成为贯通电阻变化层105，但由于只要至少与电阻变化层105的高电阻层105a并联地电连接即可，所以也可以按照图15A所示形成为不贯通电阻变化层105。这种变形例的非易失性存储元件的等效电路是图15B所示的电路。即，固定电阻层104的一端与第2电极106连接，另一端不与第1电极102连接，而与低电阻层105b接触。在这种非易 失性存储元件中，固定电阻层104的膜厚需要设计成为使得在施加某种电压时不超过电阻变化的阈值电场。 
另外，固定电阻层104采用TaOz，但只要是TaON及Ta3N(5-x)等具有所希望的电阻率的材料即可。例如，如果采用TaON及Ta3N(5-x)等不易发生电阻变化的材料，则可以不怎么考虑固定电阻层的膜厚，只要满足所希望的电阻值的条件即可。 
另外，在本实施方式中，在用于形成电阻变化层105的接触孔107的内侧形成接触孔108，以便形成固定电阻层104(图14B(c))，但只要固定电阻层104至少贯通电阻变化层105的高电阻层105a的一部分，则电阻变化层105的高电阻层105a可以与固定电阻层104邻接形成，并能够并联连接，所以例如也可以是如图16所示的构造，即固定电阻层104用的接触孔108从电阻变化层105用的接触孔107挤出。 
(第3实施方式) 
下面，说明本发明的第3实施方式的非易失性存储元件。 
图17A表示本发明的第3实施方式的非易失性存储元件单体的简要剖面图，图17B表示该非易失性存储元件的等效电路。本实施方式的非易失性存储元件形成有被配置于基板101上的第1电极102(Pt)，在该第1电极102上形成有包括阻挡层的层间绝缘层103(以SiO2及SiN及SiC为主成分的绝缘层，膜厚50nm)。贯通层间绝缘层103形成有电阻变化层105用的接触孔107(直径130nm)和固定电阻层104用的接触孔108(直径130nm)。在接触孔108的内部填充有固定电阻层104(TaOz)。在接触孔107的内部填充有电阻变化层105(TaOy(3nm)/TaOx(47nm)的层叠结构)。另外，以与固定电阻层104和电阻变化层105双方相接的状态形成有第2电极106(Pt)。 
关于电阻变化层105及固定电阻层104使用的Ta氧化物的组分x、y、z，优选使电阻变化层105和固定电阻层104的电阻值成为相同数量级的值。由此，对电阻变化层105和固定电阻层104双方施加相同程度的电场。电阻变化层105形成为高电阻层105a(TaOy)与低电阻层105b(TaOx)的层叠结构，所以电场几乎都施加给高电阻层105a，在施加某个阈值以上的电场时，产生电阻变化动作。另一方面，固定电阻层TaOz的电场方向的膜厚由于接触孔108的深度为50nm，所以只被施加阈值以下的电场，不产生电阻变化。 
本实施方式与第1或者第2实施方式的不同之处是固定电阻层104和电阻变化层105不相接，即使两者的电阻值之差增大时，也能够对各自的膜均匀地施加电场。因此，能够期待更加可靠的并联电阻的效果。 
[第3实施方式的固定电阻层及电阻变化层的组分和电阻率] 
当在直径2r深度t的两个接触孔107、108分别形成固定电阻层104和电阻变化层105的情况下，固定电阻层的电阻值满足下式所示的关系。 
(式5) 
R = ρ · t π r 2
如果使固定电阻层104的电阻率在6mΩ·cm～10000mΩ·cm之间变化，如图18所示，能够在226Ω～380MΩ的范围内任意确定所得到的固定电阻层104的电阻值。 
在接触孔108的直径为130nm、深度50nm的情况下，为了实现100kΩ左右的电阻值，可以将电阻率设为2260mΩ·cm。 
在固定电阻层104(TaOz)的电阻率为2260mΩ·cm时，组分z的值为z＝2.15。 
[第3实施方式的制造方法] 
下面，说明本实施方式的非易失性存储元件的制造方法。图19A(a)～图19C(b)依次表示本实施方式的非易失性存储元件的工艺流程。 
首先，按照图19A(a)所示，在基板101上形成布线宽度300nm、厚度200nm、并沿规定方向延伸的由Pt构成的多个第1电极102。该第1电极102成为第1布线。第1电极102(Pt)也可以采用大马士革法(damascene)(未图示)，在形成用于将布线嵌入到绝缘层中的槽(trench)后，使用溅射法进行成膜，并利用化学机械研磨(CMP)技术进行嵌入。 
然后，按照图19A(b)所示，在形成阻挡层(SiN及SiC等)后，利用CVD法等堆积层间绝缘层(SiO2)，然后使用CMP技术形成厚度50nm的层间绝缘层103。 
然后，按照图19A(c)所示，利用干式蚀刻法贯通层间绝缘层103挖掘直径130nm的接触孔107直到到达第1电极102。 
然后，按照图19A(d)所示，利用溅射法在整个面上形成由TaOx构成的电阻变化层105。 
然后，按照图19B(a)所示，利用CMP技术对层间绝缘层103上堆积的电阻变化层105进行研磨，保留只嵌入到接触孔107的内部的电阻变化层105。 
然后，按照图19B(b)所示，通过氧等离子处理(例如室温、200W、4sec)使电阻变化层105的表面氧化，形成膜厚5nm的高电阻层105a。未被氧化的剩余的45nm成为低电阻层105b。 
然后，按照图19B(c)所示，利用干式蚀刻法在接触孔107的旁边贯通层间绝缘层103挖掘直径130nm的接触孔108直到到达第1电极102。 
然后，按照图19B(d)所示，利用溅射法在整个面上形成由TaOz构成的固定电阻层104。 
然后，按照图19C(a)所示，利用CMP技术对层间绝缘层103及电阻变化层105上堆积的固定电阻层104进行研磨，保留只嵌入到接触孔108的内部的固定电阻层104。 
最后，按照图19C(b)所示，形成布线宽度300nm、厚度200nm、并沿规定方向延伸的由Pt构成的多个第2电极106。第2电极106形成为被覆接触孔107，并与由第1电极102构成的第1布线交叉，第2电极106成为第2布线。 
另外，第2布线106(Pt)也与第1电极102相同地可以采用大马士革法形成，在形成用于将布线嵌入到层间绝缘层103中的槽后，使用溅射法对Pt进行成膜，并利用CMP技术进行嵌入。 
另外，在本实施方式中，与非易失性存储元件直接相接的第1电极102及第2电极106采用Pt，但第1电极102、第2电极106也可以采用其他的电极材料，除能够采用Ta、Ta氧化物之外，还可以采用例如Cu或Au、Ir、Pd、Ru、Rh等贵金属材料及其化合物。 
另外，也可以采用通常在半导体中采用的金属材料，例如W、Ti、TiN、AlCu等Al族布线材料等。另外，在本实施方式中，基板也能够利用除硅之外的材料形成。 
另外，固定电阻层104采用TaOz，但只要是TaON及Ta3N(5-x)等具有所希望的电阻率的材料即可。例如，如果采用TaON及Ta3N(5-x)等不易发生电阻变化的材料，则可以不怎么考虑固定电阻层的膜厚，只要满足所希望的电阻值的条件即可。 
(第4实施方式) 
下面，说明本发明的第4实施方式的非易失性存储元件。 
本发明的第4实施方式构成为使第1～第3实施方式示出的任意一种非易失性存储元件在一个面内形成为二维阵列状。 
例如，图20(a)及图20(b)分别是表示使用第1实施方式示出的非易失性存储元件的本实施方式的俯视图及剖面图。 
如图20(a)所示，本实施方式的非易失性存储元件阵列相互平行地设置多个第1布线102(Pt)，第1布线102被配置在基板101上并且沿规定方向X延伸。在第1布线102上形成有层间绝缘层103(以SiO2及SiN或者SiC为主成分的膜厚50nm的绝缘层)，在层间绝缘层103上相互平行地设置多个第2布线106(Pt)，第2布线106沿与第1布线102的延伸方向X交叉的规定方向Y延伸。在该第1布线102和第2布线106交叉的区域的层间绝缘层中形成有接触孔107，在所述接触孔107的内部设有固定电阻层104和电阻变化层105，从而形成非易失性存储元件111。 
另外，在图20(a)及图20(b)中，非易失性存储元件111相当于第1实施方式的非易失性存储元件，但用第1～第3实施方式示出的任意一种非易失性存储元件来构成也可以。 
根据以上结构，通过像本实施方式这样将非易失性存储元件111设为二维阵列状构造，能够实现大容量的交叉点型的非易失性存储元件。 
另外，在本实施方式中，不仅能够形成为单层阵列构造，也能够形成为如图20(c)所示的多层阵列构造。在多层阵列构造中，通过在各层独立地形成与***电路的连接触点(未图示)，能够使与平面相同的存储器数量形成为多层，并缩小芯片面积。图20(c)所示的本实施方式的多层(在图20(c)中为3层)非易失性存储元件阵列，在基板101上形成图20(a)所示的第1层的非易失性存储元件111。然后，形成第2层的非易失性存储元件211，此时第1层的非易失性存储元件111的第2布线106作为第2层 的非易失性存储元件211的第1布线发挥作用。在沿规定方向Y延伸并相互平行地设置的多个第2布线106上，形成有层间绝缘层103(以SiO2及SiN或者SiC为主成分的膜厚50nm的绝缘层)，并且相互平行地设置多个第3布线206(Pt)，第3布线206沿与第2布线106的延伸方向Y交叉的规定方向X延伸。在该第2布线106和第3布线206交叉的区域的层间绝缘层203中，形成有用于形成第2层的非易失性存储元件阵列211的接触孔207，在所述第2层的接触孔207的内部设有电阻变化层205(高电阻层205a、低电阻层205b)和固定电阻层204，从而形成非易失性存储元件211。 
在图20(c)中，非易失性存储元件211相当于第1实施方式的非易失性存储元件，但用第1～第3实施方式示出的任意一种非易失性存储元件来构成也可以。 
第3层的非易失性存储元件311也相同，第3布线206作为第3层的非易失性存储元件阵列的第1布线发挥作用。在沿规定方向X延伸并相互平行地设置的多个第3布线206上，形成有层间绝缘层303(以SiO2及SiN或者SiC为主成分的膜厚50nm的绝缘层)，并且相互平行地设置多个第4布线206(第2电极，Pt)，第4布线306沿与第3布线206的延伸方向X交叉的规定方向Y延伸。在该第3布线206和第4布线(第2电极)306交叉的区域的层间绝缘层303中，形成有用于形成第3层的非易失性存储元件阵列311的接触孔307，在所述第3层的接触孔307的内部设有电阻变化层305(高电阻层305a、低电阻层305b)和固定电阻层304，从而形成非易失性存储元件311。 
在图20(c)中，非易失性存储元件311相当于第1实施方式的非易失性存储元件，但用第1～第3实施方式示出的任意一种非易失性存储元件来构成也可以。 
以上说明了3层构造的非易失性存储元件阵列的实施方式，通过反复形成相同的结构，能够形成更多层的构造，能够实现大容量的非易失性存储器元件。 
另外，在本实施方式中，布线102、106、206发挥第1电极的作用，布线106、206、306发挥第2电极的作用，所以形成为省略第1电极和第2电极的构造。但是，根据电阻变化层及固定电阻层与电极、布线材料的整 合性，有可能产生不稳定的电阻变化动作及元件的恶化。在这种情况下，也可以在电阻变化层以及固定电阻层与第1布线之间配置第1电极，或者在电阻变化层以及固定电阻层与第2布线之间配置第2电极。 
另外，也可以在第1布线与第1电极之间或者第2布线与第2电极之间形成整流元件，例如形成如图21A(a)及图21A(b)所示的MSM二极管元件109(TaN(109c)/SiNx(109b)/TaN(109a))。另外，图21A(a)是表示本发明的第4实施方式的非易失性存储元件的变形例的俯视图，图21A(b)是形成为1层时的剖面图。如图21A(b)的剖面图所示，第1电极兼做第1布线102，第2电极兼做MSM二极管元件109的下部电极109a，MSM二极管元件109的上部电极109c与第2布线110连接。在这种结构中，一个存储器单元的等效电路是如图21B所示的电路。即，在图7B所示的第1实施方式的电路中串联连接了双向二极管的电路。 
另外，在图21A(c)所示的多层构造中，非易失性存储元件211的第1电极兼做第2布线110，第2电极兼做MSM二极管元件209的下部电极209a，MSM二极管元件209的上部电极209c与第3布线210连接。并且，非易失性存储元件311的第1电极兼做第3布线210，第2电极兼做MSM二极管元件309(下部电极309a、半导体层309b、上部电极309c)的下部电极309a，MSM二极管元件309的上部电极309c与第4布线310连接。 
在图21A(a)～图21A(c)中，将MSM二极管元件配置在第2电极和第2布线之间，但也可以配置在第1电极和第1布线之间。 
(第5实施方式) 
下面，说明本发明的第5实施方式的非易失性存储元件。 
在本实施方式中，具有第1～第3实施方式示出的任意一种非易失性存储元件的非易失性存储装置，是1晶体管/1非易失性存储元件的装置。 
图22是表示本发明的第5实施方式的非易失性存储装置400的结构的框图。并且，图23是表示图22中的C部的结构(2比特量的结构)的剖面图。在图23中，非易失性存储元件411相当于第1实施方式的非易失性存储元件，但用第1～第3实施方式示出的任意一种非易失性存储元件来构成也可以。 
该非易失性存储装置400是使多个非易失性存储元件存储数据的装置， 具有：存储器单元阵列402，将包括第1～第3实施方式中任意一个方式的非易失性存储元件的多个存储器单元配置成二维状；选择电路(行选择电路/驱动器403、列选择电路404)，从存储器单元阵列402中选择至少一个存储器单元；写入电路405，使被选择的存储器单元中包含的非易失性存储元件转变为高电阻状态或者低电阻状态；读出放大器406，判定被选择的存储器单元中包含的非易失性存储元件处于高电阻状态还是低电阻状态；等等。 
更具体地讲，如图22所示，本实施方式的非易失性存储装置400在半导体基板上具有存储器本体部401，该存储器本体部401具有：存储器单元阵列402；行选择电路/驱动器403；列选择电路404；写入电路405，用于进行信息的写入；读出放大器406，检测流向选择位线的电流量，并判定为数据“1”或者“0”；数据输入输出电路407，通过端子DQ进行输入输出数据的输入输出处理。 
存储器单元阵列402具有：多个字线WL0、WL1、WL2、…及多个位线BL0、BL1、BL2、…，分别形成于半导体基板上并且相互交叉配置；多个晶体管T11、T12、T13、T21、T22、T23、T31、T32、T33、…(以下表述为“晶体管T11、T12、…”)，分别与这些字线WL0、WL1、WL2、…及位线BL0、BL1、BL2、…的交点对应设置；多个存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33、(以下表述为“存储器单元M11、M12、…”)，与晶体管T11、T12、…一对一地设置。 
并且，存储器单元阵列402具有与字线WL0、WL1、WL2、…平行排列的多个板线PL0、PL1、PL2、…。 
如图23所示，在字线WL0、WL1的上方设有位线BL0，在该字线WL0、WL1与位线BL0之间设有板线PL0、PL1。 
在此，图23所示的非易失性存储元件411相当于图22中的存储器单元M21、M21、…，非易失性存储元件411具有：第1电极412；第2电极416；电阻变化层415，介于所述第1电极412和所述第2电极416之间，其电阻值根据提供给两个电极之间的电信号而可逆地变化；固定电阻层414，其介于所述第1电极412和所述第2电极416之间，与所述电阻变化层415的至少一部分并联地电连接。并且，在该图23中，分别示出了层间 绝缘层413、插头层417、金属布线层418、源极/漏极区域419。 
如图22所示，晶体管T11、T12、T13、…的漏极与位线BL0连接，晶体管T21、T22、T23、…的漏极与位线BL1连接，晶体管T31、T32、T33、…的漏极与位线BL2连接。 
并且，晶体管T11、T21、T31、…的栅极与字线WL0连接，晶体管T12、T22、T32、…的栅极与字线WL1连接，晶体管T13、T23、T33、…的栅极与字线WL2连接。 
另外，晶体管T11、T12、…的源极分别与存储器单元M11、M12、…连接。 
并且，存储器单元M11、M21、M31、…与板线PL0连接，存储器单元M12、M22、M32、…与板线PL1连接，存储器单元M13、M23、M33、…与板线PL2连接。 
下面对其动作进行说明。从外部电路(未图示)获取地址信号，根据该地址信号向行选择电路/驱动器403输出行地址信号，并且向列选择电路404输出列地址信号。其中，地址信号是表示多个存储器单元M11、M12、…中被选择的特定存储器单元的地址的信号。并且，行地址信号是表示地址信号所示出的地址中的行的地址的信号，列地址信号是表示地址信号所示出的地址中的列的地址的信号。 
从外部输入的控制信号(未图示)在数据的写入周期中，按照输入到数据输入输出电路407的输入数据Din，向写入电路405输出指示施加写入用电压的写入信号。另一方面，在数据的读出周期中，控制信号向列选择电路404输出指示施加读出用电压的读出信号。 
行选择电路/驱动器403获取从地址信号输出的行地址信号，按照该行地址信号选择多个字线WL0、WL1、WL2中的任意一个字线，并对该选择的字线施加规定的电压。 
另外，列选择电路404获取从地址信号输出的列地址信号，按照该列地址信号选择多个位线BL0、BL1、BL2中的任意一个位线，并对该选择的位线施加写入用电压或者读出用电压。 
写入电路405在控制信号是写入信号的情况下，向列选择电路404输出指示对被选择的位线施加写入用电压的信号。 
另外，读出放大器406在数据的读出周期中，检测流向成为读出对象的选择位线的电流量，判定为数据“1”或者“0”。结果，将所得到的输出数据Do通过数据输入输出电路407输出给外部电路。 
这样，本发明能够实现为具有存储器单元的阵列的非易失性存储装置，该存储器单元包括本发明涉及的非易失性存储元件。 
产业上的可利用性 
本发明能够用作电阻值根据电信号而可逆地变化的非易失性存储元件、和具有该非易失性存储元件的非易失性存储装置，尤其能够用作实现快速化和高度集成化的大容量的非易失性存储装置，例如，能够用作有助于便携式信息设备或信息家电等电子设备的快速化及小型化的存储器。 
标号说明 
101基板；102第1电极(第1布线)；103层间绝缘层；104固定电阻层；105电阻变化层；105a电阻变化层的高电阻层；105b电阻变化层的低电阻层；106第2电极(第2布线)；107接触孔；108接触孔；109二极管元件；109a二极管下部电极；109b二极管半导体层；109c二极管上部电极；110第2布线；111非易失性存储元件(阵列)；203层间绝缘层；204固定电阻层；205电阻变化层；205a电阻变化层的高电阻层；205b电阻变化层的低电阻层；206第2电极(第3布线)；207接触孔；209二极管元件；209a二极管下部电极；209b二极管半导体层；209c二极管上部电极；210第3布线；211非易失性存储元件(阵列)；303层间绝缘层；304固定电阻层；305电阻变化层；305a电阻变化层的高电阻层；305b电阻变化层的低电阻层；306第2电极(第4布线)；307接触孔；309二极管元件；309a二极管下部电极；309b二极管半导体层；309c二极管上部电极；310第4布线；311非易失性存储元件(阵列)；400非易失性存储装置；401存储器本体部；402存储器单元阵列；403行选择电路/驱动器；404列选择电路；405写入电路；406读出放大器；407数据输入输出电路；411非易失性存储元件；412第1电极；413层间绝缘层；414固定电阻层；415电阻变化层；416第2电极；417插头层；418金属布线层；419晶体管的源极漏极区域；BL0、BL1位线；M11、M12存储器单元；T11、T12晶体管；WL0、WL1字线。 

Claims (15)

1.一种非易失性存储元件，是非易失性的存储元件，具有：
第1电极；
第2电极；
电阻变化层，介于所述第1及第2电极之间而形成，而且与所述第1及第2电极连接，根据施加到所述第1及第2电极之间的电压的极性，可逆地在高电阻状态和低电阻状态之间转变；以及
固定电阻层，介于所述第1及第2电极之间而形成，而且与所述电阻变化层的至少一部分并联地电连接，其电阻值在所述电阻变化层为高电阻状态时的电阻值的0.1倍～10倍的范围内。
2.根据权利要求1所述的非易失性存储元件，
所述固定电阻层的电阻值在所述电阻变化层为高电阻状态时的电阻值的0.5倍～2倍的范围内。
3.根据权利要求1所述的非易失性存储元件，
所述固定电阻层的电阻值是处于与所述电阻变化层为高电阻状态时的电阻值相同的范围的值。
4.根据权利要求1所述的非易失性存储元件，
所述电阻变化层具有高电阻层和低电阻层至少两层的层叠结构，
所述固定电阻层的至少一部分与所述高电阻层并联地电连接。
5.根据权利要求4所述的非易失性存储元件，
所述高电阻层与所述第1电极连接，
所述低电阻层与所述第2电极连接，
所述固定电阻层与所述第1电极电连接。
6.根据权利要求4所述的非易失性存储元件，
所述固定电阻层与所述高电阻层相接。
7.根据权利要求1所述的非易失性存储元件，
所述固定电阻层与所述第1及第2电极电连接。
8.根据权利要求1所述的非易失性存储元件，
还具有形成为填充所述第1及第2电极之间的层间绝缘膜，
所述电阻变化层及所述固定电阻层形成于在所述层间绝缘层形成的贯通孔即开口部中。
9.根据权利要求8所述的非易失性存储元件，
所述固定电阻层环绕所述开口部的内壁的至少一部分涂敷形成，
所述电阻变化层形成为填充所述开口部的内部的被所述固定电阻层包围的空间。
10.根据权利要求8所述的非易失性存储元件，
所述电阻变化层形成为涂敷所述开口部的内壁，
所述固定电阻层形成为填充被所述固定电阻层包围的空间。
11.根据权利要求8所述的非易失性存储元件，
在所述层间绝缘层形成有多个所述开口部，
在所述多个开口部中的一个开口部形成有填充该开口部的所述电阻变化层，
在所述多个所述开口部中的另一个开口部形成有填充该开口部的所述固定电阻层。
12.一种使多个非易失性存储元件存储数据的非易失性存储装置，具有：
存储器单元阵列，将多个包括权利要求1～11中任意一项所述的非易失性存储元件的存储器单元配置成二维状；
选择电路，从所述存储器单元阵列中选择至少一个存储器单元；
写入电路，使由所述选择电路选择的存储器单元中包含的非易失性存储元件转变为高电阻状态或者低电阻状态；以及
读出放大器，判定由所述选择电路选择的存储器单元中包含的非易失性存储元件处于高电阻状态还是低电阻状态。
13.根据权利要求12所述的非易失性存储装置，
所述存储器单元是将所述非易失性存储元件和整流元件串联连接形成的电路。
14.根据权利要求12所述的非易失性存储装置，
所述存储器单元是将所述非易失性存储元件和晶体管串联连接形成的电路。
15.根据权利要求12所述的非易失性存储装置，
所述存储器单元阵列是将多个二维配置的存储器单元层叠形成的多层构造存储器单元阵列。
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