TWI401791B - 具有鎢化合物之嵌入式電阻記憶體的記憶體裝置及其製程方法 - Google Patents

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Description

具有鎢化合物之嵌入式電阻記憶體的記憶體裝置及其製程方法
本發明是有關於一種記憶體裝置及製造高密度記憶體裝置之方法，且特別是有關於一種具有以鎢氧化物為一資料儲存材料之記憶體裝置。
非揮發性記憶體裝置包括磁性隨機存取記憶體(magnetic random access memory, MRAM)、鐵電式隨機存取記憶體(ferroelectric random access memory, FRAM)、相變化隨機存取記憶體(phase-change random access memory, PCRAM)以及其他電阻式隨機存取記憶體(resistive random access memory, RRAM)。電阻式隨機存取記憶體由於其簡單的結構及記憶胞尺寸小而引起了許多注意。
適當地藉由於積體電路中施加各位準之電子脈衝來使氧化金屬基底之電阻式隨機存取記憶體界於二個或更多穩定範圍內改變其電阻值，而且電阻值可被隨機存取的讀取及寫入來指出儲存的資料。
以氧化鎳(NiO)、二氧化鈦(TiO2 )、二氧化鉿(HfO2 )以及二氧化鋯(ZrO2 )為記憶胞中之記憶體材料之電阻式隨機存取記憶體已經做過研究。如Baek等人發表「以非對稱單極電壓脈衝驅動二元氧化物之高度可微縮非揮發性電阻式記憶體(High Scalable Non-Volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses, IEDM Technical Digest pp.23.6.1-23.6.4, IEEE International Electron Devices Meeting 2004)」一文。此些記憶胞係以一非自我對準製程形成於MIM結構中，其中M為做為電極之貴重金屬以及I為氧化鎳(NiO)、二氧化鈦(TiO2)、二氧化鉿(HfO2 )以及二氧化鋯(ZrO2 )其中之一。MIM結構需要許多額外的遮罩及圖案化製程才能形成貴重金屬電極及記憶體材料，此外更導致較大尺寸的記憶胞。
以氧化銅(Cux O)為做為記憶胞之記憶體材料之電阻式隨機存取記憶體也已做過研究。如Chen等人之「做為先進記憶體應用之非揮發性電阻開關(Non-Volatile Resistive Switching for Advanced Memory Applications, IEDM Technical Digest pp.746-749, IEEE International Electron Devices Meeting 2005)」一文。氧化銅材料係藉由將做為記憶胞之底電極的銅熱氧化而形成，而上電極係由雙層之鈦/氮化鈦膜組成的薄膜沉積及蝕刻而成。然而，此結構需要許多額外的遮罩來形成上電極及底電極，並因此會導致較大尺寸的記憶胞。如Chen等人所揭露的，在抹除過程所施加的電場會將銅離子推入氧化銅中，而使得具有銅之底電極會讓記憶胞之抹除變得複雜化。此外，氧化銅則具有一相對10倍小的電阻窗。
以銅-三氧化鎢(Cu-WO3 )做為記憶胞之記憶體材料之電阻式隨機存取記憶體也已做過研究。如Kozicki等人所 發表之「基於銅-氧化鎢固態電解質之低電壓非揮發性開關元件(A Low-Power Nonvolatile Switching Element Based on Copper-Tungsten Oxide Solid Electrolyte, IEEE Transactions on Nanotechnology pp.535-544,Vol.5, September 2006)」一文。其揭露利用鎢金屬、以氧化鎢及光擴散銅(photodiffused copper)為主之固態電解質以及銅的上電極來製造開關元件。開關元件藉由成長或沉積氧化鎢於鎢材料上形成，再形成一層銅於氧化鎢上且銅藉由光擴散至氧化鎢中以形成固態電解質，並且將銅層形成於固態電解質上及圖案化以做為一上電極。開關元件藉由施加偏壓來改變電阻值，而導致銅離子從上電極電沉積至固態電解質中，並且於第539頁第一行敘述：「上電極若缺乏銅會導致無法預測的開關動作」。此結構需要一銅上電極，包含幾個製程步驟來形成固態電解質，以及需要相對兩極之偏壓引發銅離子注入來程式化及抹除固態電解質。
因此，希望能提供具有大電阻窗且具有小尺寸之記憶胞之自我對準金屬氧化物記憶體材料的記憶胞結構應用於高密度的電阻式隨機存取記憶體中。此外，需要最少之製造步驟的高密度之電阻式隨機存取記憶體的製造方法也希望能與現有的製造技術相容，且相容於同一積體電路中之週邊電路的製造。
本發明係有關於一種具鎢氧化合物記憶部的記憶體裝置，與其製造方法及程式化方法。
此處所描述的記憶體裝置包括一底電極及位於底電極上的記憶體元件。記憶體元件包括至少一鎢氧化合物且可程式化為至少二種電阻狀態。上電極包括一阻隔材料，且位於記憶體元件上。阻隔材料係用以避免金屬離子自上電極移動至記憶體元件中。
此處所描述的記憶體製造方法，包括提供一次組件，次組件具有一記憶胞區以及一週邊區。記憶胞區包括一存取裝置及一第一鎢組件，且第一鎢組件與存取裝置耦接。週邊區包括一邏輯裝置以及一第二鎢組件，且第二鎢組件與邏輯裝置耦接。第一鎢組件及第二鎢組件係延伸至次組件之一上表面上。一遮罩係形成於次組件之上表面上。部分第一鎢組件係被氧化，以形成一記憶體元件，其中記憶體元件包括至少一鎢氧化物且可程式化為至少二種電阻狀態。形成一上電極，其中上電極包括位於記憶體元件上之一阻隔材料，且阻隔材料係用以避免金屬離子從上電極移動至記憶體元件中。
此處所描述的記憶胞程式化方法包括選取一記憶胞，其中記憶胞包括一記憶體元件，且記憶體元件包括至少一鎢氧化合物以及可程式化為至少二種電阻狀態。該方法包括決定記憶胞之資料值，以及施加一脈衝波序列以儲存資料值，脈衝波序列用於設定記憶體元件之電阻狀態為 對應資料值之一電阻值。
此處所描述的記憶胞包括，以自我對準鎢氧化物為主的記憶部，且記憶部可經由鎢材料的氧化形成。鎢材料通常使用於後段製程(back-end-of-line, BEOL)中，使記憶部能以最少步驟完成。由於記憶部的自我對準，所以記憶部的形成能以非關鍵遮罩形成，且於部分實施例中更不需要額外的遮罩。另外，記憶部的形成更可相容於現有積體電路的週邊電路製程。
為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
以下提供有關第1圖至第43圖的結構實施例及本發明的方法的描述。本說明書所揭露的特定實施例並非用以限定本發明，且本發明亦可使用其他特徵、元件、方法及實施例來實施。於不同實施例中相同元件係參照相同標號。
請參照第1A圖，其繪示依照實施例之記憶胞10之剖面圖。記憶胞10具有一記憶體元件13，且此記憶體元件13係與底電極11接觸且延伸通過一介電層16與上電極12接觸。記憶體元件13包括一金屬部14及記憶部15。金屬部14例如包括鎢，且記憶部15係自我對準至金屬部14。記憶部15具有一厚度17以及一上表面18，此上表面18係與上電極12接觸。底電極11及上電極12兩者係 分別耦接至額外的元件(未繪示)，例如儲存裝置及位元線。
記憶部15包括一或更多鎢氧化合物(tungsten-oxygen compounds，WOx )，例如為三氧化鎢(WO3 )、五氧化二鎢(W2 O5 )及二氧化鎢(WO2 )。記憶部15之厚度17例如小於或等於約50奈米(nm)，本實施例之厚度17大約為12奈米。
上電極12(一些實施例會包含部分之位元線)包括位於記憶體元件13之一阻隔材料。阻隔材料可有效地避免金屬離子從上電極12移動至記憶體元件13。於一些實施例中，上電極12亦可包括超過一層。比如說，上電極12也可包括位為阻隔層上之一導電層。此導電層例如包括一個或多個之元素，且元素係選自於鈦(Ti)、鎢(W)、鉬(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)、釕(Ru)及其組合。於一實施例中，上電極12包括一多層結構，一第一氮化鈦層(TiN)係於記憶體元件13上，一銅化鋁(AlCu)層於第一氮化鈦層上，以及第二氮化鈦層係於銅化鋁層上。
在此所使用之阻隔材料係以減少或消除金屬離子移動來避免金屬離子移動。阻隔材料例如包括氮化鈦(TiN)、氮化矽鈦(TiSiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、氮化矽鎢(WSiN)。阻隔材料例如也可具有界於1奈米至70奈米的厚度。
底電極11係為一電性導電元件。舉例來說，底電極11也可做為存取裝置之汲極端或者為二極體之一端。於一 實施例中，底電極11包括一多層結構。一第一氮化鈦係位係於記憶體元件13上。一銅化鋁係位於第一氮化鈦上以及第二氮化鈦係位於銅化鋁上。於另外之例子中，底電極11也可包括一或更多元素，此元素係選自於鈦(Ti)、鎢(W)、鉬(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)、釕(Ru)及其組合。
操作時，於上電極12及底電極11兩者施加電壓，而使電流經由記憶體元件13在底電極11及上電極12之間流動，而使記憶部15的電阻產生可程式化的改變。其中，電阻係用以表示記憶胞10中儲存的資料值。於其他實施例，記憶胞10之記憶部15也可儲存二個或更多位元的資料。
記憶部15之形成步驟如第1B圖至第1D圖所示。第1B~1D圖繪示依照本實施例之第1A圖中製造記憶胞的方法。依照習知之標準前段製程(front-end-of-the-line, FEOL)。如第1B圖所示，一通道20形成於介電層16內，以暴露出底電極11，其中此介電層16具有上表面21。
接著，如第1C圖所繪示的，具有一上表面18之一鎢插塞22形成於通道20中。鎢插塞22可經由沉積鎢材料於通道20內來形成，如化學氣相沉積法(Chemical Vapor Deposition CVD)。接著進行平坦化步驟例如為化學機械研磨(Chemical Mechanical Polishing, CMP)。
接著，氧化部分之鎢插塞22以形成自我對準至鎢部 14之記憶部15，產生如第1D圖所繪示的具有記憶體元件13之結構。氧化可包括一電漿氧化步驟以及一選擇性之熱氧化步驟。電漿氧化係用以形成一記憶部15，且可使鎢氧化合物濃度隨著距上表面之距離變化呈一梯度分佈的氧化鎢(Wx Oy )形成。
由於鎢插塞22的氧化而使記憶部15形成，且記憶部15形成可以使用非關鍵遮罩(non-critical mask)定義陣列中那些鎢插塞22要包括記憶部15，以及那些鎢插塞22要留著連接陣列中各層。故熟知本技術領域者可瞭解，依據此陣列結構，部分實施例不需要額外遮罩。
接著，包括阻隔材料的上電極12形成於第1D圖的結構上，而形成了如第1A圖中所繪示的記憶胞10，其中上電極12於某些實施例中亦可包括部分的位元線。於一實施例中，上電極12包括位於記憶體元件13上的氮化鈦、銅化鋁及氮化鈦的多層堆疊。
第2圖至第12圖係繪示實施例中具有記憶部15之記憶胞10儲存包括一高電阻值關閉態(high-resistance Off state)及低電阻值開啟態(low-resistance On state)的二可切換資料值(1位元)的資料。根據繪示於第2圖至第12圖之試驗實施例之資料，記憶部15係以電漿氧化記憶體元件13之鎢材料而形成，且此記憶部15的厚度17大約為120埃(Angstroms)。
第2圖係繪示記憶體元件13之X射線光電子光譜(X-Ray Photoelectron Spectroscopy, XPS)資料，顯示測 量距鎢插塞之表面，在深度為0埃(如第2圖中a:O及a:W)、15埃(如第2圖中b:O及b:W)、70埃(如第2圖中c:O及c:W)以及140埃(d:O及d:W)之氧離子(左側)及鎢離子(右側)。
第3圖繪示依照第2圖中鎢離子之XPS資料的反褶積(deconvolution)以及顯示出記憶體元件13之鎢離子從上表面18隨著深度的的垂直變化。如第3圖中所示，靠近上表面18係以三氧化鎢占主要成分，而較深的區域則包含了較多化合物如三氧化鎢、五氧化二鎢、二氧化鎢等。由電漿氧化形成的記憶部15引起離子價數(W+6 、W+5 、W+4 及W0 )單調遞減，也降低了較深區域中氧離子的含量。
第4圖繪示記憶胞10中具有開/關電流比值大於100的一線性(開啟狀態)及一非線性(關閉狀態)兩種不同種類的電流-電壓特性。於上電極12及底電極11間具有大約4至5伏特的電壓差及大概具有持續時間50奈秒(ns)及80奈秒(ns)的脈衝可以用以切換記憶胞10於開啟狀態及關閉狀態之間。利用較高電壓且持續時間小於10奈秒(ns)之較短脈衝也可用以切換記憶胞10的狀態。
第5圖繪示循環耐用測試中於記憶胞10的電阻值於開啟狀態及關閉狀態相對於循環次數的關係，其中表示大於1千次的循環耐用性。
第6圖及第7圖分別繪示記憶胞10於開啟狀態及關閉狀態進行超過2000小時的150℃及250℃的烘烤測 試，以展示出記憶胞10的超高熱穩定性。於烘烤測試後，記憶胞10仍然可以重新程式化為開啟狀態及關閉狀態兩者任一。
第8圖繪示施加不同測試讀取電壓於開啟狀態的記憶胞10中相對改變的電阻比值相對於測試時間之關係。第9圖繪示對應讀取電壓及讀取循環次數之記憶胞10的從關閉狀態至開啟狀態之記憶胞的電阻比值函數。由第8圖及第9圖展示出記憶胞10具有良好的抗讀取干擾能力。舉例來說，於數十奈秒的讀取速度下，利用施加小於200毫伏特(mV)的讀取電壓引起的小干擾，而裝置讀取耐用性至少為1013 次。
第10圖繪示記憶胞於讀取電壓接近零伏特時溫度對於關閉狀態電流密度J的影響。關閉狀態電流密度J係相當地符合於T-1/4 之虛線，假設變程跳躍(variable-range hopping, VRH)傳導機制(conduction mechanism)的關閉狀態之費米能量(Fermi energy)位於靠近局域態(localized state)。變程跳躍傳導機制之方程式描述如下：J~kT ．exp(-CT -1/4 )sinh(DV /kT )　　　(1)此處C和D為常數，且k為波次曼常數(Boltzman constant)。如方程式(1)所示，當電壓靠近零時，則電流密度與exp(-CT-1/4 )的相關性最強。如第10圖中插圖的虛線超越正弦函數符合關閉狀態的記憶胞10的電流-電壓曲線，則進一步強化變程跳躍傳導機制的假設。從第10圖嵌入的資料中推測電子從W+m 的氧空位(oxygen vacancy) 跳躍至W+n 的氧空位之跳躍距離大約為15埃。跳躍距離較長極有可能反應出關閉狀態的高電阻值。
第11圖繪示於開啟狀態之記憶胞10的溫度關係圖。在低溫(接近OK)時的有限殘餘電阻值係假設於開啟狀態下以金屬導電為主，金屬導電使得電流-電壓特性接近歐姆(Ohmic)(線性)。在大約40Ω-1 cm-1 (如第11圖中插圖)的導電率下，此金屬狀態顯現接近最小金屬導電率(minimum-metallic-conductivity, MMC)，當局域態沒有靠近費米能階(Fermi level)時為最弱的金屬狀態。藉由電壓脈衝使變程跳躍(VRH)轉變為最小金屬導電率(MMC)(也就是從關閉狀態轉為開啟狀態)，或者相反之過程的型態，最有可能是安德森過金屬-絕緣相變(Anderson metal-insulator transition)。也就更加支持第12圖所繪示溫度對於開啟及關閉狀態的兩種導電模式的影響。
變程跳躍機制及最小金屬導電率機制兩者的電子特性與純三氧化鎢(WO3 )不同，三氧化鎢的電子特性主要直接受帶隙行為支配且並似乎沒有展現電阻式隨機存取記憶體的特性。假設可切換狀態係由於局域態靠近費米能階，而由記憶部15的缺陷態(氧空位)分佈所引發，例如是使用電漿氧化形成之記憶部15。基於這個模型，記憶胞10的電阻值切換，係為介於費米能階與局域態邊緣之間的可變能量差(ΔE)的結果。如果ΔE約大於零時，便是位於開啟狀態。反之，則為關閉狀態。
可從第10圖得知關閉狀態的跳躍活化能(hopping activation energy)大約為0.4電子伏特(eV)。由高溫烘烤所引起之電子能量(150℃=36meV及250℃=45meV)係遠小於跳躍活化能，因此便很少有熱電子可以克服局域態的阻隔且影響關閉狀態的電子特性。因為開啟狀態對於溫度的改變並不敏感，滯留模型(retention model)對於開啟狀態並不明顯。
第13圖至第19圖係繪示記憶胞10之記憶部15儲存四種切換資料值(二位元)之實施例的資料。於第13~19圖所繪示的測試實施例資料，其中記憶部15的形成係藉由將記憶體元件13的鎢材料電漿氧化，且記憶部15的厚度17大約為120埃。三氧化鎢主要存在於上表面18，同時多種化合物會存在於較深的區域中，其中多種化合物包括三氧化鎢、五氧化二鎢、二氧化鎢等。如第13圖所示，由電漿氧化所形成的記憶部15同時會產生離子價數(W+6 、W+5 、W+4 、W0 )的單調遞減，以及較深層中氧含量的減少。
第14圖繪示施加程序脈衝(program shots, program pulses)之數量對於記憶胞10中記憶部15的電阻值之影響。如第14圖中所示，電阻值範圍分別對應至儲存於記憶胞10之資料值("00"、"01"、"10"或"11")，且第14圖中所示的電阻值範圍係從數個記憶胞10上收集而來。在讀取電壓小於100毫伏特時，記憶胞10的電阻值初始範圍位於8×102 Ω至3×103 Ω之間(第14圖中第1資料點就代表"01"狀態)。持續於記憶胞10上施加高於臨界值之偏 壓，當電阻值改變至大於10倍至接近104 Ω時，如第14圖所示，便表示為"00"狀態。偏壓的臨界值取決於脈衝長度，較短的脈衝需要較高的偏壓來改變電阻值。
繪示於第14圖中之電阻值的程式化係使用脈衝時間70奈秒(nsec)的1.5伏特(V)偏壓完成。然而，也可使用另一例子如脈衝時間20奈秒(nsec)之3.3伏特(V)偏壓亦可用於電阻值的程式化。
記憶胞10中記憶部15的"00"電阻狀態所施加的程式脈衝次數要達到臨界數量Nc1 才會改變其電阻值(其中第14圖中的Nc1 大約為60)。在Nc1 前，"00"電阻值停留於1×104 Ω~5×104 Ω範圍之間。然而，在Nc1 後電阻值突然呈現出急劇的下降(約為100倍，表示為"10"狀態)。相同地，在脈衝次數到達第二臨界數量Nc2 之後(如第14圖，Nc2 接近120)，"10"狀態便改變為"11"狀態。在第14圖中，"10"的電阻值範圍係界於100Ω~150Ω之間，且"11"之電阻值範圍係界於30Ω~50Ω之間。
第15圖繪示Nc1 及Nc2 與偏壓配置及程式化脈衝時間的高度相關性。於第15圖中，左圖為記憶胞10的電阻值與程式脈衝的次數之關係，每一程式脈衝之脈衝時間為70奈秒(nsec)，相同地，右圖每一程式脈衝之脈衝時間為100奈秒(nsec)。由第15圖可以得知，脈衝時間為100奈秒時Nc1 非常小。因此，假如脈衝時間大於100奈秒時，在第一次程式脈衝後，可以觀察到"00"狀態消失了並且直接就進入了"10"狀態。
第16圖分別繪示第14圖中電阻狀態"11"、"10"、"01"及"00"的電流-電壓曲線(1)、(2)、(3)及(4)。第16圖中之插圖(a)更詳細地繪示狀態"01"的非線性電流-電壓曲線，其中非線性的特性是因記憶部15於"01"狀態之半導體特性。第16圖中之插圖(b)繪示於"00"狀態的電流-電壓曲線，且與狀態"01"相比也更非線性。從第16圖中可以得知，記憶部15的電流-電壓的線性係隨著電阻值減少而增加，且狀態"11"係最接近歐姆定律(線性的電流-電壓關係)。
第17圖繪示溫度對施加接近0伏特電壓之狀態"00"的電流密度之影響。若假設為變程跳躍傳導機制，則曲線符合於T-1/4 。此外，如第17圖示，狀態"00"的電流-電壓曲線係符合於超越正弦曲線，也更進一步地加強變程跳躍傳導機制的假設。可從第17圖的插圖中分別計算出，跳躍活化能為0.4電子伏特(eV)，狀態局域密度為1020 eV-1 cm-3 。
第18圖及第19圖分別繪示室溫下及150℃下烘烤記憶胞10的四種電阻狀態對時間的關係。如第19中所示，150℃烤烤一週後所有狀態仍然可以保持穩定。
第20圖繪示積體電路2075的簡單方塊圖，且此積體電路2075包括一個或多個鎢氧化合物構成之電阻式記憶體之記憶體陣列2060。一列解碼器2061具有一個或多個的讀取、設定及重設模式，且列解碼器2061係與複數條沿著記憶體陣列2060的列向排列的字元線2062耦接。一行解碼器2063係與複數條沿著記憶體陣列2060的行向 排列之位元線2064耦接，且此行解碼器2063用以讀取、設定及重設定位於記憶體陣列2060中記憶胞的資料。匯流排2065提供數個位址至行解碼器2063及列解碼器2061。感應放大器及資料匯入結構之方塊2066包括用以讀取、設定及重設定模式之電流來源，且感應放大器及資料匯入結構2066係透過資料匯流排2067與行解碼器2063耦接。資料藉由資料匯入線2071匯入方塊2066中之資料匯入結構，其中資料係來自位於積體電路2075之輸入/輸出埠或者是來自積體電路2075內部或外部的其他資料來源。於本實施例中，其他電路2074包括在積體電路2075內，如一般用途處理器(general purpose processor)或特殊用途之應用電路(special purpose application circuitry)，或者記憶體陣列2060支援，提供系統單晶片功能的組合模組(combination of module)。資料係從方塊2066中之感應放大器透過資料出線2072提供至位於積體電路2075之輸入/輸出端，或者其他積體電路2075內部或外部之資料目的地。
一控制器應用於此實施例中，利用偏壓配置狀態機2069控制偏壓配置供應電壓2068之施加，例如讀取、程式化、抹除、抹除驗證及程式化驗證電壓。控制器可利用習知之特殊用途之邏輯電路來實施。於其他實施例中，控制器亦可包括一般用途處理器，且建構於同一積體電路中，其中積體電路實施一電腦程式以控制裝置之操作。再於另外實施例中，特殊邏輯電路與一般用途處理器之組合 模組亦可做為控制器。
第21圖繪示使用記憶胞實施之記憶體陣列2100之示意圖。八個記憶胞2131、2132、2133、2134、2135、2136、2137、2138每一個分別具有存取電晶體及記憶體元件。每一個記憶體元件包括一鎢部及一自我對準至鎢部的記憶部，而第21圖繪示一小部分之記憶體陣列，記憶體陣列可包括上百萬之記憶胞。
如第21圖所繪示的，同源線2110a、2110b、2110c及字元線2112a、2112b、2112c、2112d係平行y軸排列。位元線2114a、2114b則平行x軸排列。如此，包括一個或多個之設定、重設及讀取模式的y解碼器及字元線驅動器2150係耦接於字元線2112。用以設定、重設及讀取模式的位元線電流來源2152、解碼器及感應放大器(未繪示)與位元線2114a、2114b相互耦接。同源線2110係與源極線終端電路2154，如接地端進行耦接。於部分實施例中，除接地外，源極線終端電路2154也可包括偏壓電路例如電壓及電流來源，以及提供偏壓配置的解碼電路至源極線。
同源線2110a係與記憶胞2131、2135之源極端耦接。同源線2110b係與記憶胞2132、2133、2136、2137之源極端耦接。同源線2110c係與記憶胞2134、2138之源極端耦接。字元線2112a係與記憶胞2131、2135之閘極端耦接。字元線2112b係與記憶胞2132、2136之閘極端耦接。字元線2112c係與記憶胞2133、2137之閘極端 耦接。字元線2112d係與記憶胞2134、2138之閘極端耦接。
以包括記憶體元件2160之記憶胞2133為代表。記憶體元件2160係耦接記憶胞2133之存取電晶體的汲極2170至位元線2114a，其中記憶體元件2160包括鎢部2161及自我對準至鎢部2161的記憶部2162。記憶部2162包括一個或多個鎢氧化物，以及可以程式化至二個或更多的穩定電阻值來表示儲存於記憶胞2133之資料。於另一實施例中，也可以二極體來取代存取電晶體，或者以其他結構控制陣列中流至所選取裝置的電流以進行讀取及寫入資料。
第22圖繪示第21圖中垂直於字元線2212之部分記憶胞陣列，且包括基板2200上之記憶胞2132、2133、2134的剖面圖。記憶胞2132、2133、2134分別包括存取電晶體2232、2233、2234。
具有字元線寬度2240的字元線2112形成為記憶胞中之存取電晶體2233的閘極上且以平行的方向延伸進入並離開第22圖繪示之剖面圖的平面。
上述之實施例中，各字元線2112各包括一第二導電層於第一導電層上，且於部分之實施例中，第二導電層亦可包括如鈷矽化物(CoSix )的矽化物。在另一種實施例中，各字元線2112包括一單層的導電層。
摻雜區2215及導電層2216形成為記憶胞2133中存取電晶體2233的汲極2170，導電層2216於部分實施例 則亦可省略。淺溝渠隔離結構2205則包括介電材料，且此隔離結構2205延伸至基板2200且將汲極2170與記憶胞2134的存取電晶體2234的汲極分開。
摻雜區2220及導電層2221形成同源線2110b，且做為記憶胞2132中存取電晶體2232及記憶胞2133中存取電晶體2233兩者的源極區。於部分實施例中，導電層2221亦可省略。同源線2110b係平行於字元線2112的方向延伸。於部分實施例中，同源線2110b也可包括導電線或者耦接至摻雜區2220的接觸窗。
記憶體元件2160延伸穿過介質2210並耦接記憶胞2133中存取電晶體2233的汲極2170及位元線2114a，位元線2114a則沿著字元線2112的垂直方向延伸。記憶體元件2160包括一鎢部2161及自我對準至鎢部2161的嵌入式記憶部2162。記憶部2162包括一個或多個鎢氧化物，且可程式化二個或更多穩定的電阻值範圍來表示儲存於記憶胞2133的資料。
字元線2112b、2110之間具有一第一分隔距離2230，且字元線2112c、2112d之間具有一第二分隔距離2235。
第23圖繪示依照第22圖的上視圖。具有位元線寬度2300之位元線2114a、2114b平行延伸並以位元線分隔距離2310分隔。位元線2114a、2114b包括一位於記憶體元件上之阻隔材料，用以避免金屬離子從位元線2114a、2114b移動至記憶體元件中。位元線2114a、2114b 也可包括一層或更多層的材料，例如，可以包括關於第1圖中所討論的上電極12的材料。
於本較佳實施例中，二個字元線寬度2240及第一分隔距離2230的總合大概等於三倍的特徵尺寸(feature size)F，其中F較佳地係指微影技術用以製造字元線2112、位元線2114a、2114b及記憶體元件的最小線寬。此外，第二分隔距離2235較佳地亦可大概等於三倍的特徵尺寸F，且位元線寬度2300及位元線分隔距離2310的總合大概等於二倍特徵尺寸F。因此，這兩個記憶胞較佳地佔據了6F乘2F的面積，也就是每一個記憶胞之面積2350大概等於6F2 。
第24圖繪示位於基板2200上具有記憶部2290及週邊區2420的記憶體裝置2400的剖面圖。週邊區2420包括具有一閘極結構2423之邏輯裝置2422，且閘極結構2423覆蓋於基板2200上，以及摻雜區2424、2425分別做為汲極區及源極區。閘極結構2423包括第一導電層及位於第一導電層上之選擇性設置的第二導電層，其中第二導電層例如包括鈷矽化合物。選擇性設置的矽化物層2426、2427例如包括鈷矽化合物，且分別與摻雜區2424、2425接觸。導電插塞2450包括鎢，且導電塞2450係與邏輯裝置2422的汲極耦接，並延伸至介質2210之上表面2460。
第25~28圖繪示依照第一實施例之製造方法，且經由此製造方法則會形成如第24圖中記憶體裝置2400。
第25圖繪示位於基板2200上包括週邊區2420及記憶胞部2500的次組件的第1步驟。
記憶胞部2500包括導電插塞2520、2530、2540，且各自分別與存取電晶體2232、2233、2234的汲極區耦接。導電插塞2520、2530、2540包括鎢，且延伸至介質2210的上表面2460上。在形成導電插塞2450、2520、2530、2540於介質2210之通道之步驟之後，上表面2460例如可以化學機械研磨(CMP)之步驟來形成。
接著，光阻層2600係形成於第25圖中結構之週邊區2420上，而使其形成為第26圖中之結構。光阻層2600具有一個厚度2610，且能使位於週邊區2420之鎢插塞2450在後續製程步驟期間不會受到損害。於實施例中，厚度2610大概介於400埃到100,000埃之間。光阻層2600也可藉由非關鍵遮罩形成，且此光阻層2600之配置公差為幾微米至數十微米。
接著，對第26圖中之結構執行氧(O2 )電漿剝離，而使其形成為第27圖之結構。此氧電漿剝離製程移除部分光阻層(參照第26圖之標號2600)，而留下殘留的光阻層2700於週邊區2420，而使鎢導電插塞2450在氧電漿剝離製程中不會受到損害。氧電漿剝離製程亦可從導電插塞2520、2530、2540之鎢材料形成記憶部2720、2730、2740，其中記憶部包括一個或更多鎢氧化合物。
電漿剝離製程之實施例包括純氧化學氣體，亦可為其他混合化學氣體，如氧/氮(O2 /N2 )、氧/氮/氫(O2 /N2 /H2 )。 結合純氧化學氣體與電漿剝離技術則可直接形成電漿，且此電漿則直接於反應槽以反應氣體產生，或以磁場增強之離子反應電漿或者是順流式電漿(down-stream plasma)，順流式電的電漿來源亦可從離開反應槽之反應中產生，且藉由波導管(wave-guide tube)傳送至反應槽中。另一實施例之順流式電漿之實施條件例如為大約1500毫托耳(mtorr)之壓力、1000瓦(w)電壓、氧/氮氣體流量大約為3000sccm/200sccm、150℃之溫度，持續時間大約400秒。
接著以濕式剝離製程去除殘留之光阻2700，使其形成第28圖之結構。用於濕式剝離製程之適合化學藥品為水溶性之有機混合物，如EKC265、或其他相似的混合物。
接著，位元線之材料包括被圖案化之阻隔材料，且此阻隔材料係位於第28圖繪示結構之記憶部2500上，以形成接觸記憶部2720、2730、2740的位元線2114a，而使其形成第24圖的記憶體裝置2400。
第29~32圖繪示依照第二實施例的製造方法。
一介電層2900形成於第25圖中介質2210的上表面2460上，且光阻層2910係形成於覆蓋週邊區2420之部分介電層2900上，而使其形成第29圖之結構。
接著，藉由光阻層2910作遮罩來蝕刻介電層2900，以使暴露出於記憶胞部2500中介質2210之上表面2460，而使其形成為第30圖之結構。
接著，進行氧電漿剝離製程，從導電插塞2520、 2530、2540之鎢材料形成記憶部2720、2730、2740，且以濕式剝離製程去除任何殘留的光阻層2910，而使其形成第31圖之結構。
接著，選擇性地進行後爐管氧化製程(post furnace oxidation)於第31圖所繪示之結構上。由於位於週邊區2420之導電插塞2450受到介電層2900之保護，故此導電插塞2450並不會受到爐管氧化的步驟的影響。
接著，位元線之材料包括被圖案化之阻隔材料，其中此阻隔材料係位於記憶胞區2500上，而使其形成第32圖所繪示的記憶體裝置，且此記憶體裝置具有與記憶部2720、2730、2740接觸之位元線3200。
第33~36圖繪示依照第三實施例的製造方法。
第33圖繪示第1步驟，提供次組件，次組件包括位於基板2200上之週邊區2420及記憶胞部區3300。
記憶胞區3300包括導電插塞2520、2530、2540，且各導電插塞2520、2530、2540分別與存取電晶體2232、2233、2234的汲極區耦接。記憶胞區3300更包括一同源線3310，且此同源線3310係耦接至存取電晶體2232、2233的同源區，同源線3310係延伸進入並離開第33圖中之剖面圖。
導電插塞2450、2520、2530、2540及同源線3310，且同源線3310包含鎢且延伸至介質2210的上表面2460上。於導電插塞2450、2520、2530、2540及同源線3310於介質2210上形成後，上表面2460例如可以化學機械研 磨步驟形成。
接著，形成一圖案化之光阻層於第33圖之結構上，使其形成第34圖的結構，其中光阻層3400於週邊區2420上，而光阻層3405位於同源線3310上。
於後續的製程步驟中，光阻層3400、3405具有足夠的厚度3410來避免導電插塞2450及同源線3310受到損害。
接著，以氧電漿剝離製程後接著進行濕式剝離製程來去除光阻3400、3405，使導電插塞2520、2530、2540形成記憶部2720、2730、2740。
接著，介電層3600係形成於第35圖繪示之結構上，且數個通道3620、3630、3640係形成於介電層3600上且暴露出記憶部2720、2730、2740之上表面，位元線材料係圖案化形成於記憶胞區3300上，使其形成第36圖所繪示具有位元線3650之記憶體裝置，其中包括阻隔材料之位元線3650與記憶部2720、2730、2740接觸。位元線3650包括位於記憶部的阻隔材料，以避免注入的金屬離子從位元線3650進入記憶部2720、2730、2740。於第36圖中，上述每一個記憶部上均形成通道。於另一實施例中，亦可形成一通道於相鄰的記憶部，如第37圖所示的通道3700及記憶部2730、2740。
第38~41圖繪示依照第四實施例之製造方法。
介電層3800係形成於第33圖繪示之介質2210的上表面2460上，且圖案化光阻層以形成覆蓋於週邊區2420 之光阻層3810，以及位於覆蓋同源線3310之部分介電層3800上的光阻層3820，而使其形成第38圖的結構。
接著，介電層3800係利用光阻3810、3820做為遮罩蝕刻，暴露出沒被光阻3820覆蓋位於記憶胞區3300的介質2210的上表面2460，而使其形成第39圖的結構。
接著，進行氧電漿剝離製程從導電插塞2520、2530、2540的鎢材料形成記憶部2720、2730、2740，以及以濕式剝離製程去除任何殘留的光阻3810、3820來形成第40圖的結構。
接著，選擇性地進行後爐管氧化製程於第40圖的結構上。由於導電插塞2450及同源線3310係已被介電層3800所保護，導電塞2450及同源線3310係不受爐管氧化步驟損害。
接著，介電層4100係形成於第40圖的結構上，形成數個通道4120、4130、4140於介電層4100上以暴露出記憶部的上表面，以及位元線係圖案化地形成於記憶胞部3300上，使其形成第41圖的記憶體裝置，其中此記憶體裝置具有與記憶部接觸的位元線4150。如第41圖所示，通道形成各個記憶部上。然於另一實施例中，亦可形成一單一通道於相鄰的記憶部上，如第42圖中所繪示的通道4200及記憶部2730、2740。
第43圖，繪示第22圖中可程式化為四種不同電阻狀態之一的記憶胞2133之讀取電流對讀取次數之關係圖，其中記憶部2162係僅以順流式電漿氧化形成。如第 43圖所示，記憶部2162之四種穩定電阻狀態(2位元/記憶胞)可以程式化及讀取，程式化例如可以於每一狀態以不同的脈衝次數來進行脈衝作業。熟習此技藝者可以瞭解，亦可達到四種以上的狀態。記憶部2162的氧化鎢(WOx )可提供足夠的操作窗(operation window)來做多重位元操作，如第43圖之實施例之記憶部2162各狀態間最小的電阻差異亦大於約500歐姆。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、2131、2132、2133、2134、2135、2136、2137、2138‧‧‧記憶胞
11‧‧‧底電極
12‧‧‧上電極
13、2160‧‧‧記憶體元件
14‧‧‧金屬部
15、2162、2500、2720、2730、2740‧‧‧記憶部
16、2900、3600、3800、4100‧‧‧介電層
17‧‧‧厚度
18、2460‧‧‧上表面
20、3620、3630、3640、3700、4120、4130、4140、4200‧‧‧通道
21‧‧‧頂表面
22‧‧‧鎢插塞
2060‧‧‧記憶體陣列
2061‧‧‧列解碼器
2062、2112a、2112b、2112c、2112d‧‧‧字元線
2063‧‧‧接腳解碼器
2064、2114a、2114b、3200、3650、4150‧‧‧位元線
2065‧‧‧匯流排
2066‧‧‧方塊
2067‧‧‧資料匯流排
2068‧‧‧偏壓配置供應電壓
2069‧‧‧狀態機
2071‧‧‧資料匯入線
2072‧‧‧資料匯出線
2074‧‧‧其他電路
2075‧‧‧積體電路
2110、2110b、2110c、3310‧‧‧同源線
2150‧‧‧設定、重設定及讀取模式的y解碼器及字元線驅動器
2152‧‧‧設定、重設定及讀取模式的位元線電流來源
2154‧‧‧源極線終端電路
2161‧‧‧鎢部
2170‧‧‧汲極
2200‧‧‧基板
2205‧‧‧隔離結構
2210‧‧‧介質
2215、2220、2424、2425‧‧‧摻雜區
2216、2221‧‧‧導電層
2230‧‧‧第一分隔距離
2232、2233、2234‧‧‧存取電晶體
2235‧‧‧第二分隔距離
2240‧‧‧字元線寬度
2290‧‧‧記憶部
2300‧‧‧位元線寬度
2310‧‧‧位元線分隔距離
2350‧‧‧面積
2400‧‧‧記憶體裝置
2420‧‧‧週邊區
2422‧‧‧邏輯裝置
2423‧‧‧閘極結構
2426、2427‧‧‧矽化物層
2450、2520、2530、2540‧‧‧導電塞
2600、2910、3400、3405、3810、3820‧‧‧光阻層
2610、3410、3830‧‧‧厚度
2700‧‧‧殘留之光阻
3300‧‧‧記憶胞區
第1A圖繪示依照一實施例之記憶胞的剖面圖，其中記憶胞具有一與底電極接觸且延伸通過一介電層與上電極接觸的插塞結構。
第1B~1D圖繪示依照本實施例之第1A圖中製造記憶胞的方法。
第2圖至第12圖係繪示實施例中具有記憶部之記憶胞儲存二可切換之資料值，包括一高電阻值關閉態(high-resistance Off state)及低電阻值開啟態(low-resistance On state)：
第2圖繪示測量鎢插塞距表面之不同深度的氧離子及鎢離子之X射線光電子光譜(X-ray Phtelectron Spectroscopy, XPS)資料。
第3圖繪示依照第2圖中鎢離子之XPS資料的反褶積(deconvolution)圖。
第4圖繪示記憶胞中具有開/關電流比值大於100的一線性(開啟狀態)及一非線性(關閉狀態)兩種不同種類的電流-電壓特性。
第5圖繪示記憶胞的電阻值於開啟狀態及關閉狀態相對於循環次數的循環耐用性測試，顯示出大於1千次循環的耐用性。
第6圖繪示記憶胞於開啟狀態及關閉狀態超過2000小時的150℃烘烤測試。
第7圖繪示記憶胞於開啟狀態及關閉狀態超過2000 小時的250℃的烘烤測試。
第8圖繪示施加不同應力讀取電壓於開啟狀態的記憶胞於受測時間中電阻值的相對改變量。
第9圖繪示對應讀取電壓及讀取循環次數之記憶胞的從關閉狀態至開啟狀態之記憶胞的電阻比值函數。
第10圖繪示記憶胞於讀取電壓接近零伏特時溫度對於關閉狀態電流密度J的影響。
第11圖繪示於記憶胞之開啟狀態與溫度的關係圖。
第12圖繪示記憶胞於關閉狀態及開啟狀態下溫度對於電阻值及導電度的影響。
第13~19圖係繪示本實施例中記憶胞之記憶部用以儲存四種切換資料值(二位元)的資料：
第13圖繪示記憶部之較低區之氧含量較低。
第14圖繪示施加脈衝於記憶胞之程式化擊發次數對於記憶部的電阻值之影響。
第15圖繪示Nc1 及Nc2 與偏壓配置及程式化脈衝時間的高度相關性。
第16圖分別繪示第14圖中電阻狀態"11"、"10"、"01"及"00"的電流-電壓曲線。
第17圖繪示溫度對施加接近0伏特電壓之狀態"00"的電流密度之影響。
第18圖繪示室溫下記憶胞的四種電阻狀態對時間的關係。
第19圖繪示150℃下記憶胞的四種電阻狀態對時間 的關係。
第20圖繪示積體電路的簡單方塊圖，且此積體電路包括使用一個或多個鎢氧化合物組成之嵌入式電阻式記憶體所構成之記憶胞陣列。
第21圖繪示使用在此所述之記憶胞建構之記憶體陣列之示意圖。
第22圖繪示第21圖中垂直於字元線之部分記憶胞陣列的剖面圖。
第23圖繪示依照第22圖之實施例的上視圖。
第24圖繪示位於基板上具有記憶部及週邊區的記憶體裝置的剖面圖。
第25~28圖繪示依照第一實施例之製造方法，且經由此製造方法則會形成如第24圖中記憶體裝置。
第29~32圖繪示依照第二實施例的製造方法。 第33~36圖繪示依照第三實施例的製造方法。
第37圖繪示依照第36圖之另一替代實施例。
第38~41圖繪示依照第四實施例之製造方法。
第42圖繪示依照第41圖之另一替代實施例。
第43圖繪示第22圖中可程式化為四種不同電阻狀態之一的記憶胞之讀取電流對讀取次數之關係圖。
10‧‧‧記憶胞
11‧‧‧底電極
12‧‧‧上電極
13‧‧‧記憶體元件
14‧‧‧金屬部
15‧‧‧記憶部
16‧‧‧介電層
17‧‧‧厚度
18‧‧‧上表面

Claims (16)

  1. 一種製造記憶胞之方法，包括：形成一底電極；形成一記憶體元件於該底電極上，其中該記憶體元件包括至少一鎢氧化合物且可程式化為至少二種電阻狀態，形成該記憶體元件之步驟包括：形成一介電層於該底電極上；形成一通道於該介電層上，以暴露出該底電極；形成該鎢材料於該通道中；及氧化位於該通道中之該鎢材料之一部分以形成該記憶體元件；以及形成一上電極，且該上電極包括位於該記憶體元件上之一阻隔材料，該阻隔材料係用以避免金屬離子從上電極移動至該記憶體元件中。
  2. 如申請專利範圍第1項所述之方法，其中於氧化該鎢材料之該部分之步驟包括一電漿氧化。
  3. 如申請專利範圍第2項所述之方法，其中於氧化該鎢材料之該部分之步驟更包括一熱氧化。
  4. 如申請專利範圍第2項所述之方法，其中該記憶體元件具有一上表面，該至少一鎢氧化物具有一濃度分佈，且該濃度分佈係隨著距該上表面之距離變化。
  5. 如申請專利範圍第1項所述之方法，其中該記憶體元件係可程式化為二種以上之電阻狀態。
  6. 如申請專利範圍第1項所述之方法，其中該記憶 體元件包括三氧化鎢(WO3 )、五氧化二鎢(W2 O5 )及二氧化鎢(WO2 )。
  7. 一種製造記憶體元件之方法，包括：提供一次組件，其中該次組件包括一記憶胞區以及一週邊區，該記憶胞區包括一存取裝置及一第一鎢組件，且該第一鎢組件與該存取裝置耦接，該週邊區包括一邏輯裝置以及一第二鎢組件，且該第二鎢組件與該邏輯裝置耦接，該第一鎢組件及該第二鎢組件係延伸至該次組件之一上表面上；形成一遮罩於該次組件之該上表面上；氧化該第一鎢組件之一部分，以形成一記憶體元件，該記憶體元件包括至少一鎢氧化物且可程式化為至少二種電阻狀態；以及形成一上電極，其中該上電極包括位於該記憶體元件上之一阻隔材料，且該阻隔材料係用以避免金屬離子從該上電極移動至該記憶體元件中。
  8. 如申請專利範圍第7項所述之方法，其中於形成該遮罩之步驟包括：圖案化覆蓋於該第二鎢組件之一光阻層。
  9. 如申請專利範圍第8項所述之方法，其中於氧化該第一鎢組件之該部分之該步驟包括電漿氧化。
  10. 如申請專利範圍第8項所述之方法，更包括：一源極線耦接至該存取裝置且延伸至該次組件之該上表面上，該存取裝置包括一電晶體，且該電晶體具有一 第一摻雜區及一第二摻雜區，分別耦接至一第一鎢插塞及該源極線；其中於形成該遮罩之步驟更包括圖案化覆蓋於該源極線之該光阻層。
  11. 如申請專利範圍第7項所述之方法，其中於形成該遮罩之該步驟包括：形成一介電層於該次組件之該上表面上；圖案化覆蓋於該第二鎢組件之一光阻層；以及利用該光阻層做為該遮罩蝕刻該介電層。
  12. 如申請專利範圍第11項所述之方法，其中於氧化該第一鎢組件之該部分之該步驟包括電漿氧化。
  13. 如申請專利範圍第12項所述之方法，更包括一濕式剝除製程(wet strip process)，以去除任何該光阻層之殘留部分。
  14. 如申請專利範圍第13項所述之方法，更包括執行一熱氧化。
  15. 一種程式化記憶體裝置之記憶胞之方法，包括：提供一記憶體裝置，其中該記憶體裝置包括一基板，該基板具有一記憶胞及一週邊區於其上，該記憶胞包括一記憶體元件，該記憶體元件包括至少一鎢氧化合物以及可程式化為至少二種電阻狀態，該週邊區包括互相耦接的一邏輯裝置與一導體組件；選取該記憶胞；決定該記憶胞之一資料值；以及 施加一脈衝波序列以儲存該資料值，該脈衝波序列應用於設定該記憶體元件之電阻狀態為對應該資料值之一電阻值。
  16. 如申請專利範圍第15項所述之方法，其中於施加該脈衝波序列之步驟包括：若該資料值為一第一資料值時，施加一第一脈衝波序列，且該第一脈衝波序列包括一第一脈衝數，且該第一脈衝數係應用於設定該記憶部為對應該第一資料值之電阻值；以及若該資料值為一第二資料值時，施加一第二脈衝波序列，且該第二脈衝波序列包括一第二脈衝數，且該第二脈衝數係應用於設定該記憶部為對應該第二資料值之電阻值，其中該第二脈衝數係大於該第一脈衝數。
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