JP5062181B2

JP5062181B2 - 抵抗変化素子及びその製造方法

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Publication number: JP5062181B2
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Inventors: 英之能代
Original assignee: Fujitsu Ltd
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Publication date: 2012-10-31
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Description

本発明は、抵抗値の変化を利用してデータを記憶する抵抗変化素子及びその製造方法に関する。

近年、コンピュータに代表される情報機器には、より一層の小型化、省電力化及び高機能化が要求されている。これに伴い、高集積化が可能であり、動作速度が速く、かつ電力を供給しなくてもデータが消失しない不揮発性半導体メモリが要求されている。この種の要求に答えることができる次世代の不揮発性半導体メモリの一つとして、抵抗変化素子を備えた抵抗変化メモリ（Resistive Random Access Memory：以下、「ＲｅＲＡＭ」という）が開発されている（例えば、非特許文献１，２）。

ＲｅＲＡＭでは、抵抗変化素子の抵抗値の変化を利用してデータを記憶する。抵抗変化素子は、図１に示すように、Ｐｔ（白金）からなる一対の電極１１ａ，１１ｂ間にＮｉＯ膜（ニッケル酸化膜）１２又はその他の遷移金属酸化膜を挟んで構成されている。このように構成された抵抗変化素子に所定の電圧を印加する処理（electroforming：以下、「フォーミング」という）を実施すると、電流及び電圧を制御することによって抵抗値を変化させることができるようになる。

図２は、横軸に電圧をとり、縦軸に電流をとって、抵抗変化素子の状態変化を示す図である。この図２に示すように、抵抗変化素子は、その内部を流れる電流と印加される電圧とに応じて、高抵抗状態と低抵抗状態との間を遷移する。高抵抗状態のときは、図中ａで示すように、印加電圧が高くなるのに伴って内部を流れる電流が増加するが、電圧と電流との関係を示す曲線の傾きは比較的小さい。しかし、印加電圧が特定の電圧（図２中にｂで示す）以上になると、抵抗値が急激に減少する（図中ｃで示す）。これにより、電流が急激に増加するが、ＲｅＲＡＭでは電流の急激な増加を防止するリミッタ回路を設けて、抵抗変化素子に大電流が流れることを防止している。

低抵抗状態では、図中ｄに示すように、電圧と電流との関係を示す曲線の傾きは大きくなる。そして、抵抗変化素子を流れる電流がある特定の値（図中ｅで示す）になると、抵抗変化素子は高抵抗状態に遷移し（図中ｆに示す）、電流は急激に減少する。

このように、抵抗変化素子は、高抵抗状態のときにある特定の電圧以上の電圧を印加すると低抵抗状態に遷移し、低抵抗状態のときにある特定の電流以上の電流を流すと高抵抗状態に遷移する。低抵抗状態のときの抵抗値は数ｋΩ程度、高抵抗状態のときの抵抗値は数１０ｋΩ〜１ＭΩ程度である。なお、一般的に、高抵抗状態から低抵抗状態への変化をセットといい、低抵抗状態から高抵抗状態の変化をリセットという。

抵抗変化素子を構成するＮｉＯ膜は酸化物であるので、その両端を挟む電極は酸化されやすい状態にある。このため、抵抗変化素子の電極には酸化されにくい金属、具体的にはＰｔ又はＩｒ（イリジウム）等の貴金属が使用されている。特許文献１には、一対の電極間に、ＮｉＯ、ＴｉＯ₂、ＨｆＯ、ＺｒＯ、ＺｎＯ、ＷＯ₃、ＣｏＯ又はＮｂ₂Ｏ₅のいずれかの遷移金属酸化物からなる膜を挟んだ構造の抵抗変化素子を有する不揮発性メモリが記載されている。

本願発明者等は、従来のＲｅＲＡＭには以下に示す問題点があると考える。すなわち、従来の抵抗変化素子では、図２に示すように、低抵抗状態から高抵抗状態に遷移させるために数ｍＡ〜１０ｍＡ以上の電流を流す必要がある。要求されるメモリの容量にもよるが、１セル当りに流れる電流を１ｍＡ以下にしないと半導体記憶装置（ＩＣ）の消費電力が大きくなりすぎて、実用化が困難であるといわれている。従って、１セル当りに流れる電流を低減できる抵抗変化素子が要望されている。

本発明に関係すると思われるその他の従来技術として、特許文献２〜８に記載されたものがある。特許文献２にはペロブスカイト又は強誘電体等の多結晶メモリ材料からなる薄膜を有する多結晶メモリにおいて、電極をＰｔ（白金）、Ｉｒ（イリジウム）、ＩｒＯ（酸化イリジウム）又はＲｕＯ（酸化ルテニウム）等により形成することが記載されている。また、特許文献３〜７には、強誘電体キャパシタを有する半導体装置（メモリ）において、上部電極を例えばＰｔとＰｔＯとの積層構造とすることが記載されている。更に、特許文献８には、巨大磁気抵抗（Colossal magnetoresistive：ＣＭＲ）金属の層を有するＲＲＡＭにおいて、ＴｉＮ又はＴａＮ等からなる酸化耐性層とＰｔ、Ｉｒ、ＩｒＯ₂、Ｒｕ又はＲｕＯ₂等からなる耐熱金属層とを積層した構造が記載されている。
特開２００６−１４０４８９号公報特開２００３−２７３３３３号公報特開２０００−１３３６３３号公報特開２０００−９１５３９号公報特開２００４−２９６７３５号公報特開２００４−１４６５５１号公報特開２００３−２２９５４０号公報特開２００５−１７５４５７号公報 K. Kinoshita et al. "Bias polarity dependent data retention of resistive random access memory consisting of binary transition metal oxide" APPLIED PHYSICS LETTER 89, 103509(2006) S. Seo et al. "Reproducible resistance switching in polycrystalline NiO films" APPLIED PHYSICS LETTER Vol. 85, No, 23, 6 December 2004

本発明の目的は、１セル当りに流れる電流量を従来よりも低減できる抵抗変化素子及びその製造方法を提供することにある。

本発明の一観点によれば、遷移金属からなる接地側電極と、貴金属又は貴金属酸化物からなる正極側電極と、前記接地側電極と前記正極側電極との間に配置された遷移金属酸化膜とにより構成されていて、前記遷移金属酸化膜中の遷移金属と、前記接地側電極を構成する遷移金属とが同一種である抵抗変化素子が提供される。

また、本発明の他の観点によれば、半導体基板の上方に遷移金属膜を形成する工程と、前記遷移金属膜の上に遷移金属酸化膜を形成する工程と、前記遷移金属酸化膜の上に貴金属又は貴金属酸化物からなる貴金属膜を形成する工程とを有し、前記遷移金属酸化膜中の遷移金属と、前記遷移金属膜を構成する遷移金属とを同一種とする抵抗変化素子の製造方法が提供される。なお、遷移金属酸化膜は、遷移金属膜の表面を酸化させることにより形成してもよい。

本願発明者等は、ＲｅＲＡＭの駆動電流を削減すべく種々実験研究を行った。その結果、抵抗変化素子の接地側（負極側）の電極をＮｉ（ニッケル）により形成すると、ＲｅＲＡＭの駆動電流を低減できることが判明した。抵抗変化素子の接地側の電極をＮｉにより形成すると駆動電流が減少する理由は明らかではないが、接地側電極を貴金属により形成した場合は貴金属電極から遷移金属酸化膜への元素の拡散や遷移金属酸化膜から貴金属電極への酸素の拡散が発生して駆動電圧が高く且つ駆動電流が大きくなり、接地側電極をＮｉにより形成した場合はそのような現象が発生しないためと考えられる。

接地側電極をＮｉ以外の遷移金属、例えばＴｉ（チタン）、Ｃｏ（コバルト）又はＴａ（タンタル）により形成してもよい。但し、その場合は遷移金属酸化膜を、接地側電極を構成する遷移金属の酸化膜、例えばＴｉＯ₂膜、ＣｏＯ膜又はＴａ₂Ｏ₅膜により形成することが好ましい。

また、正極側電極を貴金属により形成する場合、遷移金属酸化膜と正極側電極との間にＰｔＯｘ、ＩｒＯｘ又はＲｕＯｘ（但し、ｘは任意の正数）等の酸化膜を形成すると、高抵抗状態及び低抵抗状態における抵抗値のばらつきが小さくなり、より一層高品質の抵抗変化素子が得られる。

図１は、従来の抵抗変化素子を示す断面図である。図２は、抵抗変化素子の状態変化の例を示す図である。図３は、本発明の第１の実施形態に係る抵抗変化素子を示す断面図である。図４は、実施例の抵抗変化素子の特性を示す図である。図５は、比較例の抵抗変化素子の特性を示す図である。図６は、上部電極及び下部電極をいずれもＮｉにより形成した素子の電流−電圧特性を示す図である。図７は、本発明の第１の実施形態に係るＲｅＲＡＭの一例を示す断面図である。図８は、第１の実施形態に係るＲｅＲＡＭの製造方法を示す断面図（その１）である。図９は、第１の実施形態に係るＲｅＲＡＭの製造方法を示す断面図（その２）である。図１０は、第１の実施形態に係るＲｅＲＡＭの製造方法を示す断面図（その３）である。図１１は、第１の実施形態に係るＲｅＲＡＭの製造方法の他の例を示す断面図である。図１２は、本発明の第２の実施形態に係る抵抗変化素子を示す断面図である。図１３は、第１の実施形態に係る１００個の抵抗変化素子の低抵抗状態及び高抵抗状態のときにおける抵抗値を調べた結果を示す図である。図１４は、第２の実施形態の抵抗変化素子における低抵抗状態と高抵抗状態との間の状態変化にともなうＯ（酸素）の移動を模式的に示す図である。図１５は、第２の実施形態に係る１００個の抵抗変化素子の低抵抗状態及び高抵抗状態のときにおける抵抗値を調べた結果を示す図である。図１６は、第２の実施形態に係るＲｅＲＡＭの製造方法を示す断面図（その１）である。図１７は、第２の実施形態に係るＲｅＲＡＭの製造方法を示す断面図（その２）である。

以下、本発明の実施形態について、添付の図面を参照して説明する。

１．第１の実施形態
図３は、本発明の第１の実施形態に係る抵抗変化素子を示す断面図である。この図３に示すように、本実施形態の抵抗変化素子は、Ｎｉ（ニッケル）からなる下部電極（接地側電極）２１ａと、ＮｉＯｘ（ニッケル酸化膜）からなる遷移金属酸化膜２２と、Ｐｔ（白金）からなる上部電極（正極側電極）２１ｂとにより構成されている。なお、ＮｉＯｘ中のｘは任意の正数であるが、良好な特性を得るために、０＜ｘ＜２とすることが好ましい。

下部電極２１ａは、Ｎｉ以外の遷移金属、例えばＴｉ（チタン）、Ｃｏ（コバルト）又はＴａ（タンタル）により形成してもよい。但し、その場合は、遷移金属酸化膜２２を、下部電極２１ａを構成する遷移金属の酸化膜、例えばＴｉＯ₂膜、ＣｏＯ膜又はＴａ₂Ｏ₅膜により形成することが好ましい。また、上部電極２１ｂは、Ｐｔ以外の貴金属、例えばＰｄ（パラジウム）、Ｒｕ（ルテニウム）若しくはＩｒ（イリジウム）等、又はそれらの酸化物により形成してもよい。

図４は、横軸に電圧をとり、縦軸に電流をとって、図３に示す本実施形態の抵抗変化素子（以下、実施例という）の特性を示す図である。但し、下部電極２１ａの厚さは１００ｎｍ、遷移金属酸化膜２２の厚さは５０ｎｍ、上部電極２１ｂの厚さは５０ｎｍである。

また、図５は、Ｐｔからなる下部電極と上部電極との間にＮｉＯからなる遷移金属酸化膜を挟んだ構造の抵抗変化素子（以下、比較例という）の特性を示す図である。この比較例の抵抗変化素子は、下部電極がＰｔからなる以外は実施例の抵抗変化素子と同様の構造を有している。

図４からわかるように、下部電極がＮｉ、上部電極がＰｔからなる実施例の抵抗変化素子では、フォーミングに要する電圧が１Ｖ程度と低い。また、実施例の抵抗変化素子では、１回目のリセット時（ｒ１）には７〜８ｍＡ程度の電流が流れるが、２回目以降のリセット（ｒ２，ｒ３）時には１ｍＡ程度の電流しか流れていない。更に、実施例の抵抗変化素子では、２回目以降のセット及びリセット時の特性のばらつきが比較的小さい。

一方、図５に示すように、下部電極及び上部電極がいずれもＰｔからなる比較例の抵抗変化素子では、フォーミングに要する電圧が５Ｖ程度と高く、１回目のリセット時（ｒ１）には抵抗変化素子に流れる電流が１０ｍＡを超えており、２回目及び３回目のリセット時（ｒ２，ｒ３）の電流量も数ｍＡ以上と大きい。また、図５から、２回目以降のセット及びリセット時の特性のばらつきが実施例に比べて大きいことがわかる。

なお、抵抗変化素子の上部電極及び下部電極をいずれもＮｉにより形成することも考えられる。しかしながら、本願発明者等の実験から、上部電極及び下部電極をいずれもＮｉにより形成すると、抵抗変化素子とはならないことが判明している。図６は、上部電極及び下部電極をいずれもＮｉにより形成した素子の電流−電圧特性を示す図である。この図６に示すように、上部電極及び下部電極をいずれもＮｉにより形成した場合は抵抗変化を示さず、抵抗変化素子を構成することができない。

（ＲｅＲＡＭ）
図７は、上述した抵抗変化素子を用いたＲｅＲＡＭの一例を示す断面図である。ここでは、本発明をスタック型ＲｅＲＡＭに適用した例を示している。また、ここでは、メモリセルがｎ型トランジスタにより構成されているものとする。

半導体基板５０は、素子分離膜５１により複数の素子領域に分離されている。メモリセル領域では、図７に示すように、半導体基板５０にｐ型不純物を導入して形成されたｐウェル５２が設けられており、このｐウェル５２の上にはゲート絶縁膜５３を介して２本のゲート電極５４が形成されている。これらのゲート電極５４は相互に平行に配置されている。また、これらのゲート電極５４の両側には、ｐウェル５２の表面に不純物を高濃度に導入して形成された高濃度不純物領域５８ａ，５８ｂが配置され、ゲート電極５４とともにトランジスタＴを構成している。なお、高濃度不純物領域５８ａはゲート電極５４と素子分離膜５１との間に配置された不純物領域（ドレイン）であり、高濃度不純物領域５８ｂは２つのゲート電極５４の間に配置された不純物領域（ソース）である。この図７に示すように、本実施形態では、高濃度不純物領域５８ｂを２つのトランジスタ（選択トランジスタ）Ｔに共通の不純物領域としている。

これらのトランジスタＴは、半導体基板５０上に形成された第１の層間絶縁膜６１に覆われている。この第１の層間絶縁膜６１には、その上面から高濃度不純物領域５８ａ，５８ｂに到達するコンタクトホール内にＷ（タングステン）を充填して形成されたＷプラグ６２ａ，６２ｂが設けられている。Ｗプラグ６２ａは高濃度不純物領域５８ａに接続しており、Ｗプラグ６２ｂは高濃度不純物領域５８ｂに接続している。

第１の層間絶縁膜６１の上にはパッド６３ａ及び配線６３ｂが形成されている。パッド６３ａはＷプラグ６２ａの上に配置され、Ｗプラグ６２ａと電気的に接続している。また、配線６３ｂはＷプラグ６２ｂの上を通り、Ｗプラグ６２ｂを介して高濃度不純物領域５８ｂに電気的に接続している。

第１の層間絶縁膜６１の上には第２の層間絶縁膜６５が形成されており、パッド６３ａ及び配線６３ｂはこの第２の層間絶縁膜６５に覆われている。この第２の層間絶縁膜６５には、その上面からパッド６３ａに到達するコンタクトホール内にＷを充填して形成されたＷプラグ６６が設けられている。

第２の層間絶縁膜６５の上には、Ｎｉからなる下部電極６７ａと、ＮｉＯｘからなる遷移金属酸化膜６８ａと、Ｐｔからなる上部電極６９ａとを積層して形成された抵抗変化素子７０が設けられている。この抵抗変化素子７０はＷプラグ６６の上に配置されており、下部電極６７ａはＷプラグ６６、パッド６３ａ及びＷプラグ６２ａを介して高濃度不純物領域５８ａに電気的に接続している。なお、本実施形態では層間絶縁膜６５（及びＷプラグ６６）の上に下部電極（Ｎｉ膜）６７ａを直接形成しているが、層間絶縁膜６５（及びＷプラグ６６）と下部電極６７ａとの間にＴｉ（チタン）又はＴｉＮ（窒化チタン）膜を形成してもよい。これにより、層間絶縁膜６５と下部電極６７ａとの密着性が向上するとともに、Ｗプラグ６６と下部電極６７ａとの電気的接続性も向上する。

第２の層間絶縁膜６５の上には第３の層間絶縁膜７２が形成されており、抵抗変化素子７０はこの第３の層間絶縁膜７２により覆われている。第３の層間絶縁膜７２には、その上面から抵抗変化素子７０の上部電極６９ａに到達するコンタクトホール内にＷを充填して形成されたＷプラグ７３が設けられている。

第３の層間絶縁膜７２の上には配線７４が形成されている。この配線７４は、Ｗプラグ７３を介して抵抗変化素子７０の上部電極６９ａに電気的に接続されている。

このように構成されたＲｅＲＡＭにおいて、配線７４はビットライン、各トランジスタＴのゲート電極５４はワードライン、配線６３ｂは接地ラインとなる。そして、抵抗変化素子７０をセットするときにはトランジスタＴをオン状態にして下部電極６７ａを接地電位とし、配線７４（ビットライン）を介して抵抗変化素子７０に所定の電圧を印加する。また、抵抗変化素子７０をリセットするときには、トランジスタＴをオン状態にして下部電極６７ａを接地電位とし、配線（ビットライン）７４を介して抵抗変化素子７０に所定の電流を流す。更に、抵抗変化素子７０の状態を検出するときには、トランジスタＴをオン状態にして配線（ビットライン）７４と配線６３ｂ（接地ライン）との間の抵抗を調べる。

本実施形態のＲｅＲＡＭは、抵抗変化素子７０がＮｉからなる下部電極６７ａと、ＮｉＯｘからなる遷移金属酸化膜６８ａと、Ｐｔからなる上部電極６９ａとにより構成されているので、駆動電圧が低く、駆動電流が小さいという効果を奏する。これにより、ＲｅＲＡＭの高集積化が可能になり、情報機器のより一層の小型化、省電力化及び高機能化の要求に対応することができる。

（第１の製造方法）
図８〜図１０は、上述したＲｅＲＡＭの製造方法を工程順に示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路（書き込み回路及び読み出し回路等）を構成するｎ型トランジスタ及びｐ型トランジスタを形成しているが、ここではそれらの図示は省略している。

まず、図８（ａ）に示す構造を形成するまでの工程を説明する。図８（ａ）に示すように、半導体基板（シリコン基板）５０の所定の領域に、公知のＳＴＩ（Shallow Trench Isolation）法又はＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離膜５１を形成し、これらの素子分離膜５１により半導体基板５０の表面を複数の素子領域に分離する。

次に、半導体基板５０のｎ型トランジスタ形成領域（メモリセル領域及び駆動回路のｎ型トランジスタ形成領域：以下、同じ）にホウ素（Ｂ）等のｐ型不純物を導入して、ｐウェル５２を形成する。また、半導体基板５０のｐ型トランジスタ形成領域（駆動回路のｐ型トランジスタ形成領域：以下、同じ）にリン（Ｐ）等のｎ型不純物を導入して、ｎウェル（図示せず）を形成する。

次に、ｐウェル５２及びｎウェル（図示せず）の表面を熱酸化させて、ゲート絶縁膜５３を形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板５０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法及びエッチング法によりパターニングして、ゲート電極５４を形成する。このとき、図８（ａ）に示すように、メモリセル領域では、１つのｐウェル５２の上にワードラインとなる２本のゲート電極５４が相互に平行に配置される。

次に、ゲート電極５４をマスクとし、ｎ型トランジスタ形成領域のｐウェル５２にリン（Ｐ）等のｎ型不純物を低濃度にイオン注入して、ｎ型低濃度不純物領域５６を形成する。これと同様に、ゲート電極５４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物を低濃度にイオン注入して、ｐ型低濃度不純物領域（図示せず）を形成する。

次に、ゲート電極５４の両側にサイドウォール５７を形成する。このサイドウォール５７は、ＣＶＤ法により半導体基板５０の上側全面にＳｉＯ₂又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５４の両側のみに残すことにより形成される。

その後、ゲート電極５４及びサイドウォール５７をマスクとしてｎ型トランジスタ形成領域のｐウェル５２にｎ型不純物を高濃度にイオン注入し、ｎ型高濃度不純物領域５８ａ，５８ｂを形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（図示せず）にｐ型不純物を高濃度にイオン注入して、ｐ型高濃度不純物領域（図示せず）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain)構造のソース／ドレインを有するトランジスタＴが形成される。

次に、図８（ｂ）に示す構造を形成するまでの工程について説明する。上述の工程によりトランジスタＴを形成した後、ＣＶＤ法により、半導体基板５０の上側全面に、第１の層間絶縁膜６１として例えばＳｉＯ₂膜を形成し、この層間絶縁膜６１によりトランジスタＴを覆う。その後、第１の層間絶縁膜６１の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により研磨して平坦化する。

次に、フォトリソグラフィ法及びエッチング法を使用して、第１の層間絶縁膜６１の上面からｎ型トランジスタ形成領域のｎ型高濃度不純物領域５８ａ，５８ｂに到達するコンタクトホールを形成する。そして、スパッタ法により、半導体基板５０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成した後、スパッタ法又はＣＶＤ法によりＴｉＮ膜の上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。その後、第１の層間絶縁膜６１が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、コンタクトホール内にＷが充填されてなるＷプラグ６２ａ，６２ｂが形成される。ここで、Ｗプラグ６２ａは高濃度不純物領域５８ａに接続したプラグであり、Ｗプラグ６２ｂは高濃度不純物領域５８ｂに接続したプラグである。

次に、図８（ｃ）に示す構造を形成するまでの工程について説明する。上述の工程によりＷプラグ６２ａ，６２ｂを形成した後、スパッタ法により第１の層間絶縁膜６１及びＷプラグ６２ａ，６２ｂの上にアルミニウム又は銅等の金属により構成される導電膜を形成する。そして、この導電膜をフォトリソグラフィ法及びエッチング法によりパターニングして、パッド６３ａ及び配線６３ｂを形成する。パッド６３ａはＷプラグ６２ａの上に形成され、Ｗプラグ６２ａと電気的に接続される。また、配線６３ｂはＷプラグ６３ｂの上を通り、Ｗプラグ６３ｂと電気的に接続される。

次に、図８（ｄ）に示す構造を形成するまでの工程について説明する。上述の工程によりパッド６３ａ及び配線６３ｂを形成した後、ＣＶＤ法により半導体基板５０の上側全面にＳｉＯ₂からなる第２の層間絶縁膜６５を形成する。そして、この第２の層間絶縁膜６５をＣＭＰ法により研磨して表面を平坦化した後、フォトリソグラフィ法及びエッチング法を使用して、第２の層間絶縁膜６５の上面からパッド６３ａに到達するコンタクトホールを形成する。その後、スパッタ法により、半導体基板５０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成した後、スパッタ法又はＣＶＤ法によりＴｉＮ膜の上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。次いで、第２の層間絶縁膜６５が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、コンタクトホール内にＷが充填されてなるＷプラグ６６が形成される。

次に、図９（ａ）及び図９（ｂ）に示す構造を形成するまでの工程について説明する。上述の工程によりＷプラグ６６を形成した後、第２の層間絶縁膜６５及びＷプラグ６６の上に、スパッタ法によりＴｉ又はＴｉＮ膜（図示せず）を例えば２０ｎｍの厚さに形成する。このＴｉ又はＴｉＮ膜は必須ではないが、前述したように層間絶縁膜６５と下部電極６７ａとの密着性、及びＷプラグ６６と下部電極６７ａとの間の電気的接続性を向上させるのに役立つ。

その後、スパッタ法により、図９（ａ）に示すように第２の層間絶縁膜６５及びＷプラグ６６の上（Ｔｉ又はＴｉＮ膜の上）に下部電極となるＮｉ膜６７、遷移金属酸化膜となるＮｉＯｘ膜６８及び上部電極となるＰｔ膜６９を順次形成する。Ｎｉ膜６７の厚さは例えば１００ｎｍ、ＮｉＯｘ膜６８の厚さは例えば５０ｎｍ、Ｐｔ膜６９の厚さは例えば５０ｎｍとする。

次に、Ｐｔ膜６９の上に、ＴｉＮからなる反射防止膜（図示せず）を例えば５０ｎｍの厚さに形成する。なお、反射防止膜は次のフォトリソグラフィ工程で光の反射を防止するために形成するものである。この反射防止膜は必要に応じて形成すればよく、本発明において必須ではない。

次に、Ｐｔ膜６９の上（反射防止膜の上）に所定の形状のレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてＰｔ膜６９、ＮｉＯｘ膜６８及びＮｉ膜６７をエッチングする。これにより、図９（ｂ）に示すように、Ｎｉからなる下部電極６７ａ、ＮｉＯｘからなる遷移金属酸化膜６８ａ及びＰｔからなる上部電極６９ａが積層した構造の抵抗変化素子７０が形成される。

次に、図９（ｃ）及び図１０に示す構造を形成するまでの工程について説明する。上述の工程で抵抗変化素子７０を形成した後、ＣＶＤ法により、図９（ｃ）に示すように、半導体基板５０の上側全面にＳｉＯ₂からなる第３の層間絶縁膜７２を形成する。そして、フォトリソグラフィ法及びエッチング法を使用して第３の層間絶縁膜７２の上面から抵抗変化素子７０の上部電極６９ａに到達するコンタクトホールを形成する。その後、半導体基板５０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成した後、スパッタ法又はＣＶＤ法によりバリアメタルの上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。その後、第３の層間絶縁膜７２が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、抵抗変化素子７０の上部電極６９ａに電気的に接続したＷプラグ７３が形成される。

次に、スパッタ法により、第３の層間絶縁膜７２及びＷプラグ７３の上に例えばＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉの積層構造の導電膜（図示せず）を形成する。そして、フォトリソグラフィ法及びエッチング法を使用して導電膜をパターニングして、図１０に示すように、配線（ビットライン）７４を形成する。このようにして、本実施形態に係るＲｅＲＡＭを製造することができる。

（第２の製造方法）
上記の製造方法では、抵抗変化素子７０の下部電極となるＮｉ膜６７の上に遷移金属膜となるＮｉＯｘ膜６８をスパッタ法により形成したが、ＮｉＯｘ膜６８を以下のように形成してもよい。すなわち、図１１（ａ）に示すように、第１の製造方法と同様にして、半導体基板５０の上に、トランジスタＴ、第１の層間絶縁膜６１、Ｗプラグ６２ａ，６２ｂ、第２の層間絶縁膜６５及びＷプラグ６６を形成する。その後、スパッタ法により第２の層間絶縁膜６５及びＷプラグ６６の上にＮｉ膜６７を例えば１００ｎｍの厚さに形成する。なお、層間絶縁膜６５及びＷプラグ６６とＮｉ膜６７との間にＴｉ又はＴｉＮ膜を形成することが好ましい。

次に、図１１（ｂ）に示すように、酸素雰囲気中で４００℃の温度に加熱してＮｉ膜６７の表面を酸化し、厚さが５０ｎｍのＮｉＯｘ膜６８を形成する。

次いで、図１１（ｃ）に示すように、スパッタ法によりＮｉＯｘ膜６８の上に上部電極となるＰｔ膜６９と、ＴｉＮからなる反射防止膜（図示せず）とを形成する。その後の工程は前述の第１の製造方法と同様であるので、ここでは説明を省略する。このようにして、本実施形態に係るＲｅＲＡＭを製造することができる。

なお、上記の実施形態では本発明をスタック型ＲｅＲＡＭに適用した例について説明したが、本発明をプレーナ型ＲｅＲＡＭに適用してもよい。

２．第２の実施形態
図１２は、本発明の第２の実施形態に係る抵抗変化素子を示す断面図である。この図１２において、図３と同一物には同一符号を付している。

図１２に示すように、本実施形態の抵抗変化素子は、Ｎｉからなる下部電極（接地側電極）２１ａと、ＮｉＯｘからなる遷移金属酸化膜２２と、ＰｔＯｘからなる貴金属酸化膜２６と、Ｐｔからなる上部電極（正極側電極）２１ｂとにより構成されている。

前述の第１の実施形態では、下部電極２１ａをＮｉ等の遷移金属により形成することにより、下部電極をＰｔ等の貴金属により形成した従来の抵抗変化素子に比べて駆動電流を低減することができ、かつ特性のばらつきが小さくなることを説明した。しかし、第１の実施形態の抵抗変化素子では、高抵抗状態における抵抗値のばらつきが比較的大きいことが判明した。

図１３は、横軸にサンプル番号をとり、縦軸に抵抗値をとって、第１の実施形態に係る１００個の抵抗変化素子の低抵抗状態及び高抵抗状態のときにおける抵抗値を調べた結果を示す図である。この図１３から、第１の実施形態の抵抗変化素子は、低抵抗状態における抵抗値のばらつきは少ないものの、高抵抗状態における抵抗値のばらつきが比較的大きいことがわかる。

本願発明者等は、高抵抗状態における抵抗値のばらつきを低減すべく、種々実験検討を行った。その結果、次のような知見を得た。すなわち、図３に示す抵抗変化素子においては、高抵抗状態から低抵抗状態に変化するとき（セット時）に、遷移金属酸化膜２２を構成するＮｉＯｘが還元され、ＮｉとＯ（酸素）とに分離される。一方、低抵抗状態から高抵抗状態に変化するとき（リセット時）にはＮｉとＯ（酸素）とが反応し、ＮｉＯｘが生成される。セット時に発生したＯ（酸素）の一部は遷移金属酸化膜２２中を拡散し、上部電極２１ｂを構成するＰｔと反応してＰｔＯｘを生成したり、上部電極２１ｂを透過して外部に放散する。その結果、リセット時に遷移金属酸化膜２２中のＯ（酸素）量が不足する。これが、高抵抗状態における抵抗値のばらつきの原因と考えられる。

そこで、本実施形態においては、図１２に示すように、遷移金属酸化膜２２と上部電極２１ｂとの間にＰｔＯｘからなる貴金属酸化膜２６を形成する。これにより、低抵抗状態から高抵抗状態に遷移するときに、貴金属酸化膜２６から遷移金属酸化膜２２中に酸素が供給され、遷移金属酸化膜２２を構成するＮｉＯｘの酸化反応が安定化する。ＰｔＯｘに替えて、ＩｒＯｘ（酸化イリジウム）又はＲｕＯｘ（酸化ルテニウム）などの導電性を有する酸化材料により貴金属酸化膜２６を形成してもよい。

図１４に、本実施形態の抵抗変化素子における低抵抗状態と高抵抗状態との間の状態変化にともなうＯ（酸素）の移動を模式的に示す。この図１４に示すように、本実施形態の抵抗変化素子では、貴金属酸化膜２６がバッファとなり、遷移金属酸化膜２２の酸化・還元反応にともなう酸素不足が解消される。

図１５は、横軸にサンプル番号をとり、縦軸に抵抗値をとって、本実施形態に係る１００個の抵抗変化素子の低抵抗状態及び高抵抗状態のときにおける抵抗値を調べた結果を示す図である。この図１５と図１２との比較からわかるように、本実施形態に係る抵抗変化素子は、第１の実施形態の抵抗変化素子に比べて高抵抗状態における抵抗値のばらつきが抑制され、かつ高抵抗状態における抵抗値の平均値が第１の実施形態の抵抗変化素子に比べて高くなる。これにより、本実施形態の抵抗変化素子は、第１の実施形態の抵抗変化素子に比べて信頼性がより一層向上する。

以下、図１６，図１７を参照して、本実施形態の抵抗変化素子を用いたＲｅＲＡＭの製造方法を説明する。なお、図１６，図１７において、図８〜図１０と同一物には同一符号を付している。

まず、第１の実施形態と同様にして、図１６（ａ）に示すように、半導体基板５０の上に、素子分離膜５１、ｐウエル５２、トランジスタＴ、第１の層間絶縁膜６１、Ｗプラグ６２ａ，６２ｂ、パッド６３ａ、配線６３ｂ、第２の層間絶縁膜６５及びＷプラグ６６を形成する。

次に、図１６（ｂ）に示すように、第２の層間絶縁膜６５及びＷプラグ６６の上に、スパッタ法により、Ｔｉ又はＴｉＮ膜（図示せず）を例えば２０ｎｍの厚さに形成した後、スパッタ法により下部電極となるＮｉ膜６７、遷移金属酸化膜となるＮｉＯｘ膜６８、貴金属酸化膜となるＰｔＯｘ膜７７及び上部電極となるＰｔ膜６９を順次形成する。Ｎｉ膜６７の厚さは例えば１００ｎｍ、ＮｉＯｘ膜６８の厚さは例えば５０ｎｍ、ＰｔＯｘ膜７７の厚さは例えば２０〜３０ｎｍ、Ｐｔ膜６９の厚さは例えば３０〜５０ｎｍとする。また、Ｐｔ膜６９の上にＴｉＮからなる反射防止膜（図示せず）を例えば５０ｎｍの厚さに形成する。なお、ＰｔＯｘ膜７７は、アルゴン（Ａｒ）及び酸素（Ｏ₂）を含む雰囲気中でＰｔをスパッタすることにより形成される。

次に、Ｐｔ膜６９の上（反射防止膜の上）に所定の形状のレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてＰｔ膜６９、ＰｔＯｘ膜７７、ＮｉＯｘ膜６８及びＮｉ膜６７をエッチングする。これにより、図１７（ａ）に示すように、Ｎｉからなる下部電極６７ａ、ＮｉＯｘからなる遷移金属酸化膜６８ａ、ＰｔＯｘからなる貴金属酸化膜７７ａ、及びＰｔからなる上部電極６９ａが積層した構造の抵抗変化素子８０が形成される。

次に、図１７（ｂ）に示すように、半導体基板５０の上側全面にＳｉＯ₂からなる第３の層間絶縁膜７２を形成し、この層間絶縁膜７２により抵抗変化素子８０を被覆する。そして、フォトリソグラフィ法及びエッチング法を使用して第３の層間絶縁膜７２の上面から抵抗変化素子８０の上部電極６９ａに到達するコンタクトホールを形成する。その後、半導体基板５０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成した後、スパッタ法又はＣＶＤ法によりバリアメタルの上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。その後、第３の層間絶縁膜７２が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、抵抗変化素子８０の上部電極６９ａに電気的に接続したＷプラグ７３が形成される。

次に、スパッタ法により、第３の層間絶縁膜７２及びＷプラグ７３の上に例えばＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉの積層構造の導電膜を形成する。そして、フォトリソグラフィ法及びエッチング法を使用して導電膜をパターニングして、配線（ビットライン）７４を形成する。このようにして、本実施形態に係るＲｅＲＡＭが完成する。

なお、第２の実施形態の第２の製造方法で説明したように、Ｎｉ膜６７の表面を酸化させてＮｉＯｘ膜６８を形成してもよい。

Claims

抵抗値の変化を利用してデータを記憶する抵抗変化素子において、
遷移金属からなる接地側電極と、
貴金属又は貴金属酸化物からなる正極側電極と、
前記接地側電極と前記正極側電極との間に配置された遷移金属酸化膜と
により構成されていて、
前記遷移金属酸化膜中の遷移金属と、前記接地側電極を構成する遷移金属とが同一種であることを特徴とする抵抗変化素子。
前記接地側電極がＮｉからなり、前記遷移金属酸化膜がＮｉＯｘ（但し、ｘは任意の正数）からなることを特徴とする請求項１に記載の抵抗変化素子。
前記遷移金属酸化膜と前記正極側電極との間に、前記遷移金属酸化膜に酸素を供給可能な酸化膜を有することを特徴とする請求項１に記載の抵抗変化素子。
半導体基板の上方に遷移金属膜を形成する工程と、
前記遷移金属膜の上に遷移金属酸化膜を形成する工程と、
前記遷移金属酸化膜の上に貴金属又は貴金属酸化物からなる貴金属膜を形成する工程と
を有し、
前記遷移金属酸化膜中の遷移金属と、前記遷移金属膜を構成する遷移金属とを同一種とすることを特徴とする抵抗変化素子の製造方法。
前記遷移金属膜、前記遷移金属酸化膜及び前記貴金属膜はいずれもスパッタ法により形成することを特徴とする請求項４に記載の抵抗変化素子の製造方法。
前記遷移金属酸化膜は、前記遷移金属膜の表面を酸化して形成することを特徴とする請求項４に記載の抵抗変化素子の製造方法。