JPWO2006131968A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

強誘電体キャパシタ構造（３０）にスタック型キャパシタ構造を採用するにあたり、強誘電体膜（４０）に対する導電性プラグ（２２）の表面における配向性・段差の影響を除去すべく、下部電極（３９）（或いはバリア導電膜）と導電性プラグ（２２）との間に層間絶縁膜（２７）を形成する。層間絶縁膜（２７）は、その表面を平坦化することにより、下部電極（３９）やバリア導電膜のような導電膜と異なり、下層の配向性・段差を引き継がないように形成することができる。

Description

本発明は、下部電極と上部電極との間に、強誘電特性を有する誘電体膜が挟持されてなる強誘電体キャパシタ構造を有する半導体装置及びその製造方法に関する。
従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
ＦｅＲＡＭは、強誘電体のヒステリシス特性（強誘電特性）を利用して情報を記憶する。強誘電体膜を一対の電極間の誘電体として有する強誘電体キャパシタ構造は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点を有する。従来のロジック技術に、このＦｅＲＡＭを取り入れたロジック混載チップ（ＳＯＣ：System On Chip）が、ＩＣカードなどの用途として検討されている。
現在のところ、ＦｅＲＡＭの強誘電体キャパシタとしては、キャパシタの下部電極とトランジスタの不純物拡散領域との電気的接続が、下部電極上に設けられた引き出し電極により行われる構造を採る、いわゆるプレーナ型キャパシタ構造の適用が実用化されている。近時では、半導体メモリの微細化の要請が益々高まっており、この要請に応えるにはメモリセルの面積を低減させることが必須となる。そこで、今後のＦｅＲＡＭの強誘電体キャパシタとしては、下部電極をその直下のバルクコンタクトとなる導電性プラグを介して不純物拡散領域に接続する構造を採る、いわゆるスタック型キャパシタ構造の適用が急務となると考えられる。
特開２００２−３３４５９号公報 特開平１０−５０９５６号公報
スタック型の強誘電体キャパシタでは、導電性プラグと強誘電体キャパシタの下部電極とを接続するため、導電性プラグの直上に（或いは、導電性プラグの酸化防止膜として形成するバリア導電膜を介して）下部電極が積層形成される。この場合、下部電極（或いはバリア導電膜：以下同様）以降の積層物は導電性プラグの配向性や段差の影響を引き継ぐ。下部電極上に形成される強誘電体膜は配向性や段差の影響を強く受けるものであり、導電性プラグの影響により必然的に強誘電体膜の劣化を招くことになる。
特に、バルクコンタクトに用いる導電性プラグの材料にはタングステン（Ｗ）を用いることが多い。Ｗプラグはその表面にシームと称される溝様の窪みが発生し、このシームに溜まった不純物に起因して脱ガスが生じて強誘電体膜の劣化を助長する。また、化学機械研磨法（ＣＭＰ法）による表面平坦化の際に周囲の絶縁膜との間に発生する段差が大きく、強誘電体膜の甚だしい配向性の劣化を招き、強誘電体特性（Ｑスイッチ特性等）を損なうという問題もある。
このように、スタック型キャパシタ構造は、比較的大きな容量を確保しつつもキャパシタの占有面積を縮小することができ、これを強誘電体キャパシタに適用することで近時の要請である素子の微細化・高集積化に寄与する。ところがその反面で、下部電極の直下にバルクコンタクトとして導電性プラグが設けられることに起因して、必然的に強誘電体膜の配向性が著しく劣化し、強誘電体特性を損なうという深刻な問題が未解決のまま残されている現況にある。
本発明は、上記の課題に鑑みてなされたものであり、強誘電体キャパシタにスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜の配向性を実現し、優れた強誘電体特性を得ることを可能とする信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されてなる導電性プラグと、前記導電性プラグの上方に整合した部位に形成され、下部電極と上部電極とにより強誘電特性を有する強誘電体膜を挟持してなるキャパシタ構造と、前記導電性プラグと前記キャパシタ構造との間に形成された層間絶縁膜とを含み、平面視において、前記層間絶縁膜における前記導電性プラグと前記下部電極との間に相当する領域以外の部位で、前記導電性プラグと前記下部電極とが電気的に接続されている。
本発明の半導体装置の製造方法は、半導体基板の上方に導電性プラグを形成する工程と、前記導電性プラグの上面を覆うように導電膜を形成する工程と、前記導電膜を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜内に埋め込まれ、前記導電膜と電気的に接続されるように、導電材料からなる接続部を形成する工程と、下部電極が前記接続部と電気的に接続されるように、前記下部電極、強誘電特性を有する誘電体膜及び上部電極が順次堆積されてなるキャパシタ構造を前記導電性プラグの上方に整合した部位に形成する工程とを含み、平面視において、前記接続部を、前記層間絶縁膜における前記導電性プラグと前記下部電極との間に相当する領域以外の前記下部電極の周縁領域を含む部位に形成する。
図１Ａは、従来におけるＦｅＲＡＭのスタック型の強誘電体キャパシタ付近の様子を示す概略断面図である。 図１Ｂは、従来における強誘電体キャパシタの強誘電体膜の配向性を模式的に示す概略平面図である。 図２Ａは、本発明におけるＦｅＲＡＭのスタック型の強誘電体キャパシタ付近の様子を示す概略断面図である。 図２Ｂは、本発明における強誘電体キャパシタの強誘電体膜の配向性を模式的に示す概略平面図である。 図３Ａは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ｂは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ｃは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ｄは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ｅは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ｆは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ｇは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図４Ａは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図４Ｂは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図４Ｃは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図４Ｄは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図５Ａは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図５Ｂは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図５Ｃは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図５Ｄは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ａは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ｂは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ａは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ｂは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図８Ａは、層間絶縁膜に形成された溝を示す概略平面図である。 図８Ｂは、層間絶縁膜に形成された溝内に形成された接続部を示す概略平面図である。 図９Ａは、図５Ａ，図５Ｂの工程をハードマスク法を用いて実行する様子を示す概略断面図である。 図９Ｂは、図５Ａ，図５Ｂの工程をハードマスク法を用いて実行する様子を示す概略断面図である。 図１０Ａは、図５Ａ，図５Ｂの工程をハードマスク法を用いて実行する様子を示す概略断面図である。 図１０Ｂは、図５Ａ，図５Ｂの工程をハードマスク法を用いて実行する様子を示す概略断面図である。 図１０Ｃは、図５Ａ，図５Ｂの工程をハードマスク法を用いて実行する様子を示す概略断面図である。 図１１Ａは、変形例１によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１１Ｂは、変形例１によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１１Ｃは、変形例１によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１１Ｄは、変形例１によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１２Ａは、層間絶縁膜に形成された開孔を示す概略平面図である。 図１２Ｂは、層間絶縁膜に形成された開孔内に形成された接続部を示す概略平面図である。 図１３Ａは、変形例２によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１３Ｂは、変形例２によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１４Ａは、変形例３によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１４Ｂは、変形例３によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１５Ａは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１５Ｂは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１５Ｃは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１５Ｄは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１５Ｅは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１５Ｆは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１６Ａは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１６Ｂは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１６Ｃは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１６Ｄは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１７Ａは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１７Ｂは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１８Ａは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１８Ｂは、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図１９は、各水素保護膜をＦｅＲＡＭの全面に形成した様子を示す概略断面図である。 図２０Ａは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２０Ｂは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２０Ｃは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２０Ｄは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２０Ｅは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２１Ａは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２１Ｂは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２１Ｃは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２１Ｄは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２２Ａは、第２の実施形態によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２２Ｂは、第２の実施形態によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２２Ｃは、第２の実施形態によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２２Ｄは、第２の実施形態によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。 図２３Ａは、層間絶縁膜に形成された開孔を示す概略平面図である。 図２３Ｂは、層間絶縁膜に形成された開孔内に形成された接続部を示す概略平面図である。 図２４Ａは、下部電極と各接続部との理想的な接続状態を示す概略平面図である。 図２４Ｂは、下部電極の形成位置に矢印Ａの方向に若干のズレが生じた場合を示す概略平面図である。 図２５は、導電膜の周縁領域において、対向する２隅の位置に各接続部を形成した様子を示す概略平面図である。
−本発明の基本骨子−
本発明では、強誘電体キャパシタにスタック型キャパシタ構造を採用するにあたり、強誘電体膜に対する導電性プラグ表面における配向性・段差の影響を除去すべく、下部電極（或いはバリア導電膜）と導電性プラグとの間に層間絶縁膜を形成する。層間絶縁膜は、その表面を平坦化することにより、下部電極やバリア導電膜のような導電膜と異なり、下層の配向性・段差を引き継がないように形成することができる。
本発明では、下部電極、引いては強誘電体膜の中央領域における配向性を良好に確保すべく、平面視において、層間絶縁膜における導電性プラグと下部電極との間に相当する領域、即ち中央領域以外の部位で、導電性プラグと下部電極とを電気的に接続する。詳細には、導電性プラグの上面を覆うように導電膜を形成し、導電膜を覆う層間絶縁膜内で下部電極の周縁領域を含む部位に、導電膜を介して導電性プラグと下部電極とを電気的に接続する接続部を形成する。
ＦｅＲＡＭでは、強誘電体キャパシタを形成した後に、強誘電体膜の特性を回復させるためにアニール処理を行う必要があるが、このアニール処理により強誘電体膜（例えばＰＺＴ等からなる場合）の周縁領域からＰｂ及び酸素が離脱し、当該周縁領域のＰｂ濃度及び酸素濃度が低下する。このＰｂ離脱及び酸素離脱により、強誘電体膜の周縁領域では、その強誘電体特性が不可避的に劣化する。
本発明の場合でも、導電性プラグと下部電極とを接続する接続部は必須であり、下部電極の当該接続部の形成位置では強誘電体膜の強誘電体特性が不可避的に劣化する。本発明では、強誘電体膜における強誘電体特性の劣化の避けられない周縁領域を積極的に利用し、下部電極の当該周縁部位に相当する部位に接続部を設ける。即ち、本来的に劣化の不可避な周縁領域に接続部を形成し、下部電極の中央領域には強誘電体膜の配向性の劣化を惹起する構造物を設けない。この構成では、強誘電体特性の確保に最も有効な強誘電体膜の中央領域では、層間絶縁膜により導電性プラグの影響が遮断され、層間絶縁膜上に形成される積層物の配向性を良好に制御して形成することができる。従って、強誘電体膜を可及的に優れた配向性及び高い強誘電特性を有するように形成することが可能となる。
この点、特許文献１には、下部電極上のバリア導電膜にフレーム形状の凹部を形成する例が開示されている。しかしながら、導電性プラグの直上にバリア導電膜が形成されている以上、以降の積層物は導電性プラグの配向性や段差の影響を引き継ぐことは避けられない。
また、特許文献２には、シリコン酸化膜及びシリコン窒化膜の積層膜内にバリア導電膜を介した下部電極が埋め込み形成された例が開示されている。特許文献１と同様、導電性プラグの直上にバリア導電膜が形成されている以上、以降の積層物は導電性プラグの配向性や段差の影響を引き継ぐことは避けられない。
本発明の具体例を、従来例との比較に基づいて説明する。
図１Ａ，図２Ａは、ＦｅＲＡＭのスタック型の強誘電体キャパシタ付近の様子を示す概略断面図であり、図１Ａが従来例、図２Ａが本発明の一例である。
図１Ａ及び図２Ａ共に、バルクコンタクトとなるＷプラグ１０１が層間絶縁膜１０２内に埋設形成され、下部電極１０３と上部電極１０４とで強誘電体膜１０５を挟持してなる強誘電体キャパシタ１１１が層間絶縁膜１０６内に埋設形成されている。
従来のスタック型の強誘電体キャパシタでは、図１Ａに示すように、Ｗプラグ１０１の直上にこれと接続されるように下部電極１０３が形成され、この下部電極１０３上に強誘電体膜１０５及び上部電極１０４が順次積層形成されている。従って、下部電極１０３はＷプラグ１０１の配向性・段差の影響を引き継ぎ、更には強誘電体膜１０５も同様に当該影響を引き継ぐ。このときの強誘電体膜１０５の平面視による様子を図１Ｂに示す。このように、従来構造では、強誘電体膜１０５の中央領域１０５ａ（図１Ａでは破線で示す領域）のうちの中心部分１０５ｃと周縁領域１０５ｂとで配向性が低く、これらよりも配向性が高いのは中央領域１０５ａのうち中心部分１０５ｃを除く間隙部分１０５ｄのみとされている。
これに対して、本発明のスタック型の強誘電体キャパシタでは、図２Ａに示すように、Ｗプラグ１０１を覆うように導電膜１１２が形成され、この導電膜１１２を覆うように層間絶縁膜１１３が形成されている。層間絶縁膜１１３の表面は平坦化されている。Ｗプラグ１０１上に層間絶縁膜１１３を介して下部電極１０３が形成され、この下部電極１０３上に強誘電体膜１０５及び上部電極１０４が順次積層形成されている。Ｗプラグ１０１と下部電極１０３とは、層間絶縁膜１１３内の強誘電体膜１０５の周縁領域１０５ｂに相当する部位に埋設形成された接続部１１４で導電膜１１２と下部電極１０３とを接続することにより、電気的に接続されている。このときの強誘電体膜１０５の平面視による様子を図２Ｂに示す。このように、本発明の構造では、不可避的に配向性の劣化をもたらす周縁領域１０５ｂ（図２Ａでは破線で示す領域）のみで配向性が低く、強誘電体特性を確保するための最も有効な領域である強誘電体膜１０５の中央領域１０５ａ全体に亘って高い配向性が実現されている。
接続部としては、下部電極の周縁領域に沿ったフレーム形状に形成することが考えられる。接続部をフレーム形状とすることにより、本来的に配向性確保に寄与しない周縁領域を可及的に利用することができ、下部電極との十分な接続を得るとともに、強誘電体膜の中央領域における優れた配向性及び強誘電特性が実現する。
また、接続部としては、下部電極の周縁領域における２隅又は４隅にプラグ形状に形成することが考えられる。接続部をプラグ形状とすることにより、接続部の形成が比較的容易となり、強誘電体膜の中央領域における優れた配向性及び強誘電特性が実現する。
接続部の具体的な形成部位としては、下部電極の周縁領域内の位置に形成することが望ましい。ＦｅＲＡＭでは、強誘電体キャパシタを形成した後に強誘電体膜の特性回復のためにアニール処理を要する。接続部の一部が下部電極外に突出する場合、アニール処理により接続部がＷ等であれば表面酸化してしまい、導電性が著しく劣化する。そこで、上記のように接続部を下部電極の周縁領域内の位置に形成することにより、接続部の酸化を防止することができ、十分な接続が確保される。
接続部を下部電極の周縁領域内の位置に形成する場合、接続部の材料として汎用されているＷや、銅（Ｃｕ）を用いることができる。Ｃｕを用いる場合には、いわゆるメッキ法により接続部となる溝又は開孔をＣｕで埋め込み、ＣＭＰ法で表面を平坦化する。メッキ法では、ＣＶＤ法と異なり、シーム等を発生させることはない。そのため、シームに溜まった不純物に起因する脱ガス発生の懸念がなく、溝又は開孔を充填性良く埋め込むことができる。しかもＣｕは比較的柔らかく層間絶縁膜の研磨速度に近いため、層間絶縁膜との間で段差が生じ難い。従って、Ｃｕを用いることにより、微細な溝又は開孔でも十分に埋め込むことが可能となる。
また、接続部の他の具体的な形成部位としては、下部電極の周縁領域を含む当該下部電極の内外に亘る位置が考えられる。平面視における強誘電体キャパシタの占有面積が更に縮小された場合、上記のように接続部を下部電極の周縁領域内の位置に形成すること、特にフレーム形状の接続部を周縁領域内の位置に形成することは困難となる。そこで、上記のように接続部を下部電極の周縁領域を含む当該下部電極の内外に亘る位置に形成することにより、微細化に対応することができる。この場合、接続部の酸化に対する方策としては、特性回復のアニール処理の温度を低く設定すること、接続部の材料を選別することが考えられる。後者の具体例として、イリジウム（Ｉｒ）やＴｉＡｌＮが挙げられる。Ｉｒは、酸化してＩｒＯ２（導電性酸化物）となっても導電性を失わない金属である。また、ＴｉＡｌＮは耐酸化性に優れた導電性窒化物である。これらを接続部の材料として用いることにより、接続部を下部電極の周縁領域を含む当該下部電極の内外に亘る位置に形成することができ、強誘電体キャパシタの更なる微細化に十分対応することが可能となる。
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
（第１の実施形態）
本実施形態では、スタック型キャパシタ構造を採用したＦｅＲＡＭの構造及びその製造方法について開示する。なお、本実施形態では、ＦｅＲＡＭのメモリセル部近傍のみを示し、ロジック部等の説明及び図示を省略する。ここで説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に述べる。
図３Ａ〜図７Ｂは、第１の実施形態によるＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
先ず、図３Ａに示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０１３／ｃｍ２、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成し、ＭＯＳトランジスタ２０を完成させる。そして、ＭＯＳトランジスタ２０を覆うように保護膜１９を形成する。保護膜１９としては、シリコン酸窒化物（ＳｉＯＮ）を膜厚２００ｎｍ程度に堆積する。なお、図３Ｂ以降では、シリコン半導体基板１０、ウェル１２、素子分離構造１１、ＬＤＤ領域１６、及びソース／ドレイン領域１８の図示を省略する。
続いて、図３Ｂに示すように、ＭＯＳトランジスタ２０を覆う層間絶縁膜２１及びバルクコンタクトとなるＷプラグ２２を形成する。
詳細には、先ずＭＯＳトランジスタ２０を覆うように、層間絶縁膜２１を形成する。ここで、層間絶縁膜２１としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を膜厚６００ｎｍ程度に堆積する。その後、層間絶縁膜２１の表面を例えばＣＭＰ法により平坦化する。
次に、ソース／ドレイン領域１８の表面の一部が露出するまで、層間絶縁膜２１及び保護膜１９をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のコンタクト孔２１ａを形成する。
次に、コンタクト孔２１ａの壁面を覆うように、層間絶縁膜２上にスパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を順次堆積して、下地膜（グルー膜）２３を形成する。
その後、ＣＶＤ法によりグルー膜２３を介してコンタクト孔２１ａを埋め込むようにタングステン（Ｗ）膜を形成する。そして、例えばＣＭＰにより層間絶縁膜２１をストッパーとしてＷ膜及びグルー膜２３を研磨し、コンタクト孔２１ａ内をグルー膜２３を介してＷで埋め込むＷプラグ２２を形成する。
続いて、図３Ｃに示すように、導電膜２４を形成する。
詳細には、スパッタ法により例えばＴｉＮ膜（膜厚１５０ｎｍ程度）、Ａl−Ｃｕ膜（膜厚３００ｎｍ程度）及びＴｉＮ膜（膜厚１５０ｎｍ程度）を順次堆積し、積層構造の導電膜２４を形成する。ここで、ＴｉＮ膜がＡl−Ｃｕ膜に比べて耐熱性に優れていることを考慮して、Ａl−Ｃｕ膜を形成せずに、ＴｉＮ膜を厚く形成するようにしても良い。例えばこの場合、ＴｉＮ膜を膜厚３００ｎｍ〜５００ｎｍ程度に堆積し、単層構造の導電膜２４を形成する。
続いて、図３Ｄに示すように、導電膜２４を加工するためのレジストパターン２６を形成する。
詳細には、導電膜２４上に反射防止膜２５（省略可能）を塗布形成した後、反射防止膜２５上にレジストを塗布形成する。そして、リソグラフィーによりレジストを加工し、レジストパターン２６を形成する。
続いて、図３Ｅに示すように、レジストパターン２６を用いて導電膜２４を加工する。
詳細には、レジストパターン２６をマスクとして、導電膜２４をドライエッチングする。このとき同時に、反射防止膜２５もエッチングされる。導電膜２４は、このドライエッチングによりレジストパターン２６に倣って、層間絶縁膜２１上でＷプラグ２２を覆うようにパターニングされる。その後、レジストパターン２６及びその下層の反射防止膜２５を除去する。
続いて、図３Ｆに示すように、層間絶縁膜２７を形成する。
詳細には、導電膜２４を埋め込むように層間絶縁膜２１上に層間絶縁膜２７を形成する。ここで、層間絶縁膜２７としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を膜厚１３００ｎｍ〜１５００ｎｍ程度に堆積する。その後、導電膜２４を覆うことにより層間絶縁膜２７の表面に形成された段差を除去するため、層間絶縁膜２７が膜厚３００ｎｍ〜４００ｎｍ程度残るように、層間絶縁膜２７の表層を例えばＣＭＰ法により除去する。これにより、層間絶縁膜２７の表面が平坦化される。
ここで、層間絶縁膜２７の表面をＣＭＰ法により平坦化されることにより、層間絶縁膜２７でＷプラグ２２の配向性・段差の影響を引き継ぐことなく当該影響が遮断される、即ち、層間絶縁膜２７はその表面に優れた配向性を有するように形成される。
続いて、図３Ｇに示すように、層間絶縁膜２７に溝を形成するためのレジストパターン２９を形成する。
詳細には、層間絶縁膜２７上に反射防止膜２８（省略可能）を塗布形成した後、反射防止膜２８上にレジストを塗布形成する。そして、リソグラフィーによりレジストを加工し、導電膜２４の周縁領域の位置に整合したフレーム状の溝２９ａを有するレジストパターン２９を形成する。フレーム状の溝２９ａ以外の適用可能な形状については、後述の変形例で説明する。
続いて、図４Ａに示すように、レジストパターン２９を用いて層間絶縁膜２７を加工する。
詳細には、レジストパターン２９をマスクとして、層間絶縁膜２７をドライエッチングする。このとき同時に、反射防止膜２８もエッチングされる。層間絶縁膜２７には、このドライエッチングによりレジストパターン２９の溝２９ａに倣って、導電膜２４の端部に沿って当該端部をフレーム状に露出させる溝２７ａが形成される。層間絶縁膜２７に形成された溝２７ａを平面視した様子を図８Ａに示す。フレーム状の溝２７ａは、サイズが微小であるため、これを形成することは一般的には容易ではない場合がある。そこで、例えば電子線（ＥＢ）露光技術や、レジストキュアの熱で開孔（ここでは溝）スペースを狭くする技術であるレジストフロー技術を用いることにより、微細なフレーム状の溝２７ａを容易に形成することができる。このドライエッチングの後、レジストパターン２９及びその下層の反射防止膜２８を除去する。
続いて、図４Ｂに示すように、溝２７ａを埋め込むように導電材料３２を堆積する。
詳細には、先ず溝２７ａの壁面を覆うように、層間絶縁膜２７上にスパッタ法により例えばＴｉＮ膜を膜厚２０ｎｍ程度に堆積して、下地膜（グルー膜）３１を形成する。次に、ＣＶＤ法によりグルー膜３１を介して溝２７ａを埋め込むように導電材料３２を堆積する。導電材料３２としては、ここではタングステン（Ｗ）膜を膜厚４００ｎｍ程度に形成する。
続いて、図４Ｃに示すように、接続部３３を形成する。
詳細には、例えばＣＭＰにより層間絶縁膜２７をストッパーとして導電材料３２及びグルー膜３１を研磨し、溝２７ａ内をグルー膜３１を介して導電材料３２で埋め込むフレーム形状の接続部３３を形成する。溝２７ａ内に形成された接続部３３を平面視した様子を図８Ｂに示す。その後、比較的低温のＮ２アニール処理によりキュアーを施して層間絶縁膜２７の脱水処理を行う。ここでは、高温でアニール処理すると導電材料３２であるＷの表面が酸化するため、これを防止する観点から比較的低温、例えばＮ２ガスを用いて、３５０℃程度で２分間のアニール処理を行う。
続いて、図４Ｄに示すように、下部電極層３４、強誘電体膜３５及び上部電極層３６を順次形成する。
詳細には、先ず、接続部３３上を含む層間絶縁膜２７上に、スパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造として下部電極層３４を形成する。ここで、先ず層間絶縁膜２７上に導電性バリア膜（不図示）を形成した後、当該導電性バリア膜を介して下部電極層３４を形成するようにしても良い。
次に、ＲＦスパッタ法により、下部電極層３４上に強誘電体である例えばＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３ ０＜ｘ＜１）からなる強誘電体膜３５を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜３５にＲＴＡ処理を施して当該強誘電体膜３５を結晶化する。次に、反応性スパッタ法により、強誘電体膜３５上に例えば導電性酸化物であるＩｒＯ２を材料とする上部電極層３６を膜厚２００ｎｍ程度に堆積する。
ここで、下部電極層３４の材料として、Ｔｉ及びＰｔの積層構造の代わりに、下層から順にＩｒ及びＰｔの積層構造、ＩｒＯ２及びＰｔの積層構造や、Ｉｒ，ＩｒＯ２及びＰｔの３層の積層構造としても良い。また、強誘電体膜３５の材料として、ＰＺＴの代わりに、ＳＢＴ又はＢＬＴを用いても良い。また、上部電極層３６の材料として、ＩｒＯ２の代わりに、Ｉｒ，Ｒｕ，ＲｕＯ２，ＳｒＲｕＯ３その他の導電性酸化物やこれらの積層構造としても良い。
本実施形態において、層間絶縁膜２７は、その表面が平坦化されており、Ｗプラグ２２の配向性・段差の影響を遮断し、その表面に優れた配向性を有している。その一方で、接続部３３の表面では必然的に、その配向性は低く、層間絶縁膜２７の表面との間で若干の段差が生じている。従って、接続部３３の直上の部位を除き、層間絶縁膜２７上に堆積形成される下部電極層３４、強誘電体膜３５及び上部電極層３６の各々は、Ｗプラグ２２の配向性・段差の影響を引き継ぐことなく、優れた配向性を有する。特に、強誘電体膜３５は、接続部３３の直上の部位を除き、優れた配向性及び高い強誘電体特性を有するように形成することができる。
続いて、図５Ａに示すように、下部電極層３４、強誘電体膜３５及び上部電極層３６を加工するためのレジストパターン３８を形成する。
詳細には、上部電極層３６上に反射防止膜３７（省略可能）を塗布形成した後、反射防止膜３７上にレジストを塗布形成する。そして、リソグラフィーによりレジストを加工し、レジストパターン３８を形成する。
続いて、図５Ｂに示すように、レジストパターン３８を用いて上部電極層３６、強誘電体膜３５及び下部電極層３４を加工し、強誘電体キャパシタ構造３０を形成する。
詳細には、レジストパターン３８をマスクとして、上部電極層３６、強誘電体膜３５及び下部電極層３４をドライエッチングする。このとき同時に、反射防止膜３７もエッチングされる。下部電極層３４、強誘電体膜３５及び上部電極層３６は、このドライエッチングによりレジストパターン３８に倣って、強誘電体膜３５がパターニングされてなる強誘電体膜４０を下部電極３９と上部電極４１とで挟持してなる構造の強誘電体キャパシタ構造３０が形成される。その後、レジストパターン３８及びその下層の反射防止膜３７を除去する。
上記のように、本実施形態では、単層のレジストパターン３８を用いて上部電極層３６、強誘電体膜３５及び下部電極層３４を一括でエッチングする場合（単層レジストプロセス）を例示した。単層レジストプロセスを行うには、レジストパターン３８を比較的厚く形成する必要がある。単層レジストプロセスが困難であるときには、第１のレジストパターンで上部電極層３６及び強誘電体膜３５を一括でエッチングした後、第２のレジストパターンで下部電極層３４をエッチングする２層レジストプロセスや、上部電極層３６、強誘電体膜３５、下部電極層３４を第１〜第３のレジストパターンで順次エッチングする３層レジストプロセスを実行しても良い。
更に、２層レジストプロセスや３層レジストプロセスの代わりに、いわゆるハードマスク法を用いても好適である。
図５Ａ，図５Ｂの工程をハードマスク法を用いて実行する様子を図９Ａ〜図１０Ｃに示す。
先ず、図４Ｄの工程を経た後、図９Ａに示すように、上部電極層３６上にＴｉＮ膜９１及びシリコン酸化膜９２を順次積層する。ＴｉＮ膜９１としては、例えばスパッタ法により膜厚２００ｎｍに形成する。シリコン酸化膜９２としては、ＴＥＯＳを用いたＣＶＤ法により、又はプラズマＣＶＤ法により高密度プラズマ（ＨＤＰ）膜として、膜厚８００ｎｍ〜１０００ｎｍ程度に形成する。ここでは、ＴＥＯＳを用いてシリコン酸化膜９２を形成する。なお、以後の図９Ｂ〜図１０Ｃでは、図示の便宜上、下部電極層３４及びその上層部分のみ示す。
続いて、図９Ｂに示すように、キャパシタ形状のレジストパターン９３を形成する。詳細には、シリコン酸化膜９２にレジストを塗布した後、リソグラフィーによりこのレジストをキャパシタ形状に加工して、レジストパターン９３を形成する。
続いて、図１０Ａに示すように、レジストパターン９３をマスクとして用いてシリコン酸化膜９２をドライエッチングする。このドライエッチングにより、レジストパターン９３に倣ってシリコン酸化膜９２がキャパシタ形状にパターニングされる。シリコン酸化膜９２がパターニングされたときに、レジストパターン９３は当該エッチングにより薄くなる。
続いて、図１０Ｂに示すように、残りのレジストパターン９３及びシリコン酸化膜９２をマスクとして用いてＴｉＮ膜９１をドライエッチングする。このドライエッチングにより、シリコン酸化膜９２に倣ってＴｉＮ膜９１がキャパシタ形状にパターニングされる。ＴｉＮ膜９１がパターニングされたときに、レジストパターン９３は当該エッチングにより殆ど（或いは完全に）消失し、シリコン酸化膜９２は当該エッチングにより薄くなる。
続いて、図１０Ｃに示すように、残りのシリコン酸化膜９２及びＴｉＮ膜９１をマスクとして用いて下部電極層３４、強誘電体膜３５及び上部電極層３６をドライエッチングする。このドライエッチングにより、ＴｉＮ膜９１に倣って下部電極層３４、強誘電体膜３５及び上部電極層３６がキャパシタ形状にパターニングされ、強誘電体膜４０を下部電極３９と上部電極４１とで挟持してなる構造の強誘電体キャパシタ構造３０が形成される。シリコン酸化膜９２は当該エッチングにより殆ど（或いは完全に）消失する。
しかる後、ＴｉＮ膜９１を剥離除去する。
本発明において、下部電極３９は、接続部３３と当該下部電極３９の周縁領域を含む部位、本実施形態では当該周縁領域内で接続される。下部電極３９の周縁領域とは、下部電極３９の周縁の内側で当該周縁近傍の領域であり、換言すれば、下部電極３９の下面から、下部電極３９のＷプラグ２２の上方に相当する部位を含む中央領域を除く領域である。図５Ｂに一例として下部電極３９の周縁領域３９ａ及び中央領域３９ｂを示す。
ここで、上述したように、層間絶縁膜２７において、フレーム形状の接続部３３の内側は、表面が高度に平坦化されて配向性に優れた表面を有する部位である。その一方で、接続部３３の表面では必然的に、その配向性は低く、層間絶縁膜２７の表面との間で若干の段差が生じている。そのため、下部電極３９のうち、接続部３３の接続部位である周縁領域３９ａを除き、中央領域３９ｂはＷプラグ２２の表面の影響を受けることなく優れた配向性を有する。この下部電極３９の影響を引き継ぎ、強誘電体膜４０は、周縁領域３９ａに整合した強誘電体膜４０の周縁領域を除き、中央領域３９ｂに整合した強誘電体膜４０の中央領域で優れた配向性及び高い強誘電特性を有する。この強誘電体膜４０の中央領域の割合は大きく、強誘電体膜４０は全体としてみても十分に優れた配向性及び高い強誘電特性を有することになる。
続いて、図５Ｃに示すように、強誘電体キャパシタ構造３０の水素に起因する特性劣化を防止するための水素保護膜４２を形成する。
詳細には、強誘電体キャパシタ構造３０を覆うように、水素保護膜４２を成膜する。水素保護膜４２は、強誘電体キャパシタ構造３０を形成した後の工程により発生する水素の強誘電体キャパシタ構造３０及びその下層構造への浸入を抑止するためのものであり、例えばアルミナ（ＡｌＯ）を材料として例えばスパッタ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。
ここで、後述する強誘電体膜４０の特性回復を目的としたアニール処理時において、十分な特性回復を得るため、上部電極４１の表面の一部を露出させるように水素保護膜４２の一部をパターニング除去しても良い。この除去工程は省略しても良いが、図５Ｃには当該除去工程を実行した場合の様子を示す。
続いて、図５Ｄに示すように、層間絶縁膜４３を形成する。
詳細には、強誘電体キャパシタ構造３０を水素保護膜４２を介して完全に覆うように層間絶縁膜４３を形成する。層間絶縁膜４３としては、強誘電体キャパシタ構造３０の厚みが例えば８００ｎｍ程度であれば、強誘電体キャパシタ構造３０を完全に覆うように、例えばＴＥＯＳを用いたＣＶＤ法によりシリコン酸化膜を膜厚１５００ｎｍ程度に堆積する。その後、強誘電体キャパシタ構造３０を覆うことにより層間絶縁膜４３の表面に形成された段差を除去するため、層間絶縁膜４３が膜厚３００ｎｍ〜４００ｎｍ程度残るように、層間絶縁膜４３の表層を例えばＣＭＰ法により除去する。これにより、層間絶縁膜４３の表面が平坦化される。
続いて、図６Ａに示すように、層間絶縁膜４３にビア孔を形成するためのレジストパターン４５を形成する。
詳細には、層間絶縁膜４３上に反射防止膜４４（省略可能）を塗布形成した後、反射防止膜４４上にレジストを塗布形成する。そして、リソグラフィーによりレジストを加工し、上部電極４１の表面の所定位置に整合した開孔４５ａを有するレジストパターン４５を形成する。
続いて、図６Ｂに示すように、レジストパターン４５を用いて層間絶縁膜４３を加工する。
詳細には、レジストパターン４５をマスクとして、層間絶縁膜４３及び水素保護膜４２の一部をドライエッチングする。このとき同時に、反射防止膜４４もエッチングされる。層間絶縁膜４３及び水素保護膜４２には、このドライエッチングによりレジストパターン４５の開孔４５ａに倣って、上部電極４１の表面の一部を露出させるビア孔４６が形成される。その後、レジストパターン４５及びその下層の反射防止膜４４を除去する。
次に、強誘電体キャパシタ構造３０の形成中及び形成後の諸工程により強誘電体膜４０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、Ｏ２２０リットル／分の酸素雰囲気で６０分間のアニール処理を実行する。このとき、強誘電体膜４０の強誘電体特性が回復する反面、このアニール処理により強誘電体膜４０の周縁領域からＰｂ及び酸素が離脱し、当該周縁領域のＰｂ濃度及び酸素濃度が低下する。このＰｂ離脱及び酸素離脱により、強誘電体膜４０の周縁領域では、その強誘電体特性が不可避的に劣化する。
本実施形態では、強誘電体膜４０における強誘電体特性の劣化の避けられない周縁領域を積極的に利用し、上述のように下部電極３９の周縁部位３９ａに、強誘電体膜４０の強誘電体特性の劣化を不可避的に招来する接続部３３を設ける。この構成により、強誘電体膜４０を可及的に優れた配向性及び高い強誘電特性を有するように形成することが可能となる。
続いて、図７Ａに示すように、上部電極４１と接続されるＷプラグ４８を形成する。
詳細には、ビア孔４６の壁面を覆うように、層間絶縁膜４３上にスパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を順次堆積して、下地膜（グルー膜）４７を形成する。その後、ＣＶＤ法によりグルー膜４７を介してビア孔４６を埋め込むようにタングステン（Ｗ）膜を形成する。そして、例えばＣＭＰにより層間絶縁膜４３をストッパーとしてＷ膜及びグルー膜４７を研磨し、ビア孔４６内をグルー膜４７を介してＷで埋め込むＷプラグ４８を形成する。
ここで、本実施形態においては、Ｗプラグ２２とＷプラグ４８とが導電膜２４、層間絶縁膜２７及び強誘電体キャパシタ構造３０を挟んで、垂直に略一直線上に形成されている。この構成により、強誘電体キャパシタ構造３０を含むメモリセル部の占有面積を可及的に小さく抑えることができる。
続いて、図７Ｂに示すように、多層配線構造５０を形成する。
詳細には、先ず、Ｗプラグ４８と接続される第１配線５１を形成する。
具体的には、Ｗプラグ４８上を含む層間絶縁膜４３上にスパッタ法により例えばＴｉＮを膜厚１５０ｎｍ程度に堆積して、バリア層５１ａを形成する。次に、バリア層５１ａ上にスパッタ法により例えばＡｌ−Ｃｕ合金を膜厚５５０ｎｍ程度に堆積して、配線層５１ｂを形成する。そして、配線層５１ｂ上にスパッタ法により例えばＴｉＮを膜厚１５０ｎｍ程度に堆積して、バリア層５１ｃを形成する。これらバリア層５１ｃ、配線層５１ｂ及びバリア層５１ａを、リソグラフィー及びこれに続くドライエッチングにより所望の配線形状にパターニングすることにより、配線層５１ｂをバリア層５１ａ，５１ｃで挟持してなる第１配線５１が形成される。
次いで、第１配線５１と接続されるＷプラグ５４を形成する。
詳細には、先ず、第１配線５１を覆う層間絶縁膜５２を形成する。ここで、層間絶縁膜５２としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を膜厚２５００ｎｍ程度に堆積する。その後、層間絶縁膜５２の表面を例えばＣＭＰ法により平坦化する。
次に、バリア層５１ｃの表面の一部が露出するまで、層間絶縁膜５２をリソグラフィー及びそれに続くドライエッチングにより加工して、ビア孔５２ａを形成する。そして、ビア孔５２ａの壁面を覆うように、層間絶縁膜５２上にスパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を順次堆積して、下地膜（グルー膜）５３を形成する。
その後、ＣＶＤ法によりグルー膜５３を介してビア孔５２ａを埋め込むようにタングステン（Ｗ）膜を形成する。そして、例えばＣＭＰにより層間絶縁膜５２をストッパーとしてＷ膜及びグルー膜５３を研磨し、ビア孔５２内をグルー膜５３を介してＷで埋め込むＷプラグ５４を形成する。
次いで、Ｗプラグ５４と接続される第２配線５５を形成する。
具体的には、Ｗプラグ５４上を含む層間絶縁膜５２上にスパッタ法により例えばＴｉＮを膜厚１５０ｎｍ程度に堆積して、バリア層５５ａを形成する。次に、バリア層５５ａ上にスパッタ法により例えばＡｌ−Ｃｕ合金を膜厚５５０ｎｍ程度に堆積して、配線層５５ｂを形成する。
そして、配線層５５ｂ上にスパッタ法により例えばＴｉＮを膜厚１５０ｎｍ程度に堆積して、バリア層５５ｃを形成する。これらバリア層５５ｃ、配線層５５ｂ及びバリア層５５ａを、リソグラフィー及びこれに続くドライエッチングにより所望の配線形状にパターニングすることにより、配線層５５ｂをバリア層５５ａ，５５ｃで挟持してなる第２配線５５が形成される。
ここで、層間絶縁膜５６を形成した後、更にＷプラグ及び配線の形成を繰り返し行い、例えば第２０配線まで順次形成し、多層配線構造５０を形成する。図７Ｂでは、図示の都合上、第２配線５５まで記載する。
なお、本実施形態では多層配線構造５０における各配線層の材料としてＡｌを例示したが、例えばＡｌをスパッタ形成する代わりにいわゆるダマシン法によりＣｕを用いても良い。この場合、第１配線５１を例に採れば、先ず層間絶縁膜５２を形成し、その表面を平坦化した後、層間絶縁膜５２に、底面にＷプラグ４８の表面が露出するように所望の配線形状の溝を形成する。そして、溝の壁面に例えばＴａを例えばＭＯＣＶＤ法により堆積してバリア膜を形成し、続いてバリア膜上にメッキシード膜を形成した後、メッキ法により溝内を埋め込むようにＣｕを堆積する。その後、層間絶縁膜５２をストッパーとしてＣｕの表層（及びメッキシード膜）をＣＭＰ法により除去し、Ｃｕにより溝内を充填する第１配線５１を形成する。
しかる後、保護膜やパッド電極等（不図示）の形成工程を経て、本実施形態のＦｅＲＡＭを完成させる。
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０にスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜４０の高い配向性を獲得し、優れた強誘電体特性を得ることを可能とする信頼性の高いＦｅＲＡＭが実現する。
（変形例）
以下、第１の実施形態の緒変形例について説明する。これらの変形例では、第１の実施形態で開示した構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
［変形例１］
本例では、導電膜２４上に形成される接続部をプラグ形状に形成する場合を例示する。
図１１Ａ〜図１１Ｄは、変形例１によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図３Ａ〜図３Ｆの各工程を経て、シリコン半導体基板１０の上方において、導電膜２４を埋め込むように層間絶縁膜２１上に層間絶縁膜２７を形成する。
続いて、図１１Ａに示すように、層間絶縁膜２７に開孔を形成するためのレジストパターン６１を形成する。
詳細には、層間絶縁膜２７上に反射防止膜２８（省略可能）を塗布形成した後、反射防止膜２８上にレジストを塗布形成する。そして、リソグラフィーによりレジストを加工し、導電膜２４の周縁領域の４隅の位置に整合した４つの各開孔６１ａを有するレジストパターン６１を形成する。
続いて、図１１Ｂに示すように、レジストパターン６１を用いて層間絶縁膜２７を加工する。
詳細には、レジストパターン６１をマスクとして、層間絶縁膜２７をドライエッチングする。このとき同時に、反射防止膜２８もエッチングされる。層間絶縁膜２７には、このドライエッチングによりレジストパターン６１の各開孔６１ａに倣って、導電膜２４の端部の一部を露出させる各開孔２７ｂが形成される。層間絶縁膜２７に形成された各開孔２７ｂを平面視した様子を図１２Ａに示す。開孔２７ｂは、比較的単純な形状であるため、これを形成することは容易であるこのドライエッチングの後、レジストパターン６１及びその下層の反射防止膜２８を除去する。
続いて、図１１Ｃに示すように、各開孔２７ｂを埋め込むように導電材料３２を堆積する。
詳細には、先ず各開孔２７ｂの壁面を覆うように、層間絶縁膜２７上にスパッタ法により例えばＴｉＮを膜厚２０ｎｍ程度に堆積して、下地膜（グルー膜）３１を形成する。次に、ＣＶＤ法によりグルー膜３１を介して溝２７ａを埋め込むように導電材料３２を堆積する。導電材料３２としては、ここではタングステン（Ｗ）を膜厚４００ｎｍ程度に形成する。
続いて、図１１Ｄに示すように、接続部６３を形成する。
詳細には、例えばＣＭＰにより層間絶縁膜２７をストッパーとして導電材料３２及びグルー膜３１を研磨し、各開孔２７ｂ内をグルー膜３１を介して導電材料３２で埋め込むプラグ形状の各接続部６２を形成する。各開孔２７ｂ内に形成された各接続部６２を平面視した様子を図１２Ｂに示す。その後、比較的低温のアニール処理によりキュアーを施して層間絶縁膜２７の脱水処理を行う。ここでは、高温でアニール処理すると導電材料３２であるＷの表面が酸化するため、これを防止する観点から比較的低温、例えばＮ２ガスを用いて、３５０℃で２分間のアニール処理を行う。
なお、４つの各接続部６２を形成する代わりに、導電膜２４の周縁領域において、対向する２隅の位置に各接続部６２を形成するようにしても良い。
続いて、第１の実施形態と同様に、図４Ｄ，図５Ａ，図５Ｂの各工程を経て、強誘電体キャパシタ構造３０を形成する。
強誘電体キャパシタ構造３０において、下部電極３９は、接続部６２と当該下部電極３９の周縁領域３９ａを含む部位、本実施形態では当該周縁領域３９ａ内で接続される。下部電極３９のうち、接続部６２の接続部位である周縁領域３９ａを除き、中央領域３９ｂはＷプラグ２２の表面の影響を受けることなく優れた配向性を有する。この下部電極３９の影響を引き継ぎ、強誘電体膜４０は、周縁領域３９ａに整合した強誘電体膜４０の周縁領域を除き、中央領域３９ｂに整合した強誘電体膜４０の中央領域で優れた配向性及び高い強誘電特性を有する。この強誘電体膜４０の中央領域の割合は大きく、強誘電体膜４０は全体としてみても十分に優れた配向性及び高い強誘電特性を有することになる。
しかる後、第１の実施形態と同様に、図５Ｃ，図５Ｄ，図６Ａ，図６Ｂ，図７Ａ，図７Ｂの各工程を経て、本例のＦｅＲＡＭを完成させる。
以上説明したように、変形例１によれば、強誘電体キャパシタ構造３０にスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜４０の高い配向性を獲得し、優れた強誘電体特性を得ることを可能とする信頼性の高いＦｅＲＡＭが実現する。
［変形例２］
本例では、接続部の導電材料３２にＷ以外の導電物を適用する場合を例示する。
図１３Ａ及び図１３Ｂは、変形例２によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図３Ａ〜図３Ｇ，図４Ａの各工程を経て、シリコン半導体基板１０の上方において、層間絶縁膜２７にフレーム状の溝２７ａを形成する。
続いて、図１３Ａに示すように、溝２７ａを埋め込むように導電材料３２を堆積する。
詳細には、先ず溝２７ａの壁面を覆うように、層間絶縁膜２７上にスパッタ法により例えばＴｉＮを膜厚２０ｎｍ程度に堆積して、下地膜（グルー膜）３１を形成する。次に、ＭＯＣＶＤ法によりグルー膜３１を介して溝２７ａを埋め込むように導電材料３２を堆積する。導電材料３２としては、ここでは貴金属のイリジウム（Ｉｒ）を膜厚３００ｎｍ程度に、または導電性窒化膜であるＴｉＡｌＮを膜厚３００ｎｍ程度に形成する。また、導電材料３２として、白金（Ｐｔ）も適用する余地がある。
続いて、図１３Ｂに示すように、接続部６３を形成する。
詳細には、例えばＣＭＰにより層間絶縁膜２７をストッパーとして導電材料３２及びグルー膜３１を研磨し、溝２７ａ内をグルー膜３１を介して導電材料３２で埋め込むフレーム形状の接続部６３を形成する。
次に、アニール処理によりキュアーを施して層間絶縁膜２７の脱水処理を行う。本例では、当該アニール処理を高温で実行することができる。即ち、導電材料３２にＩｒを用いた場合では、接続部６３の表層が酸化されてＩｒＯ２が生成されても、ＩｒＯ２は導電性酸化物であるため、接続部６３は良好な導電性が保持される。また、導電材料３２にＴｉＡｌＮを用いた場合では、ＴｉＡｌＮは耐酸化性に優れた導電性窒化物であるため、接続部６３は良好な導電性が保持される。本例では、当該アニール処理を比較的高温の例えばＮ２ガスを用いて、４００℃で２分間の条件で行う。
しかる後、第１の実施形態と同様に、図４Ｄ，図５Ｃ，図５Ｄ，図６Ａ，図６Ｂ，図７Ａ，図７Ｂの各工程を経て、本例のＦｅＲＡＭを完成させる。
以上説明したように、変形例２によれば、強誘電体キャパシタ構造３０にスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜４０の高い配向性を獲得し、優れた強誘電体特性を得ることを可能とする信頼性の高いＦｅＲＡＭが実現する。
［変形例３］
本例では、接続部の導電材料３２にＷ以外の導電物を適用する場合を例示する。
図１４Ａ及び図１４Ｂは、変形例３によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図３Ａ〜図３Ｇ，図４Ａの各工程を経て、シリコン半導体基板１０の上方において、層間絶縁膜２７にフレーム状の溝２７ａを形成する。
続いて、図１４Ａに示すように、溝２７ａを埋め込むように導電材料３２を堆積する。
詳細には、先ず溝２７ａの壁面を覆うように、層間絶縁膜２７上にＭＯＣＶＤ法により例えばＴａ膜（膜厚１５ｎｍ程度）を堆積して、下地膜（グルー膜）６４を形成する。次に、グルー膜６４上にメッキシード膜（不図示）を形成した後、メッキ法により溝２７ａ内を埋め込むようにＣｕ６５を膜厚６００ｎｍ程度に堆積する。
続いて、図１４Ｂに示すように、接続部６６を形成する。
詳細には、例えばＣＭＰにより層間絶縁膜２７をストッパーとして導電材料３２及びグルー膜６４を研磨し、溝２７ａ内をグルー膜６４を介して導電材料３２で埋め込むフレーム形状の接続部６６を形成する。その後、比較的低温のアニール処理によりキュアーを施して層間絶縁膜２７の脱水処理を行う。ここでは、高温でアニール処理すると導電材料３２であるＣｕの表面が酸化するため、これを防止する観点から比較的低温、例えばＮ２ガスを用いて３５０℃で６０秒間、又はＮＨ３ガスを用いて３５０℃で６０秒間の条件でアニール処理する。
続いて、第１の実施形態と同様に、図４Ｄ，図５Ａ，図５Ｂの各工程を経て、強誘電体キャパシタ構造３０を形成する。
強誘電体キャパシタ構造３０において、下部電極３９は、接続部６６と当該下部電極３９の周縁領域３９ａを含む部位、本実施形態では当該周縁領域３９ａ内で接続される。ここで、メッキ法では、ＣＶＤ法と異なり、シーム等を発生させることなく溝２７ａを充填性良く埋め込むことができ、しかもＣｕは比較的柔らかく層間絶縁膜２７の研磨速度に近いため、層間絶縁膜２７との間で段差が生じ難い。従って、Ｃｕを用いることにより、溝２７ａが微細な場合でも十分に埋め込むことが可能となる。
下部電極３９のうち、接続部６６の接続部位である周縁領域３９ａを除き、中央領域３９ｂはＷプラグ２２の表面の影響を受けることなく優れた配向性を有する。この下部電極３９の影響を引き継ぎ、強誘電体膜４０は、周縁領域３９ａに整合した強誘電体膜４０の周縁領域を除き、中央領域３９ｂに整合した強誘電体膜４０の中央領域で優れた配向性及び高い強誘電特性を有する。この強誘電体膜４０の中央領域の割合は大きく、強誘電体膜４０は全体としてみても十分に優れた配向性及び高い強誘電特性を有することになる。
しかる後、第１の実施形態と同様に、図５Ｃ，図５Ｄ，図６Ａ，図６Ｂ，図７Ａ，図７Ｂの各工程を経て、本例のＦｅＲＡＭを完成させる。
以上説明したように、変形例３によれば、強誘電体キャパシタ構造３０にスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜４０の配向性を獲得し、優れた強誘電体特性を得ることを可能とする信頼性の高いＦｅＲＡＭが実現する。
［変形例４］
本例では、ＦｅＲＡＭにおける積層構造内の複数箇所に水素保護膜を形成する。
図１５Ａ〜図１９は、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図３Ａの工程を経て、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
続いて、図１５Ａに示すように、ＭＯＳトランジスタ２０を覆う層間絶縁膜２１を形成する。
詳細には、例えばＴＥＯＳを用いたＣＶＤ法により、ＭＯＳトランジスタ２０を覆うようにシリコン酸化膜を膜厚６００ｎｍ程度に堆積し、層間絶縁膜２１を形成する。その後、層間絶縁膜２１の表面を例えばＣＭＰ法により平坦化した後、平坦化された層間絶縁膜２１の表面をＮ２雰囲気でアニール処理し、当該表面を窒化させる。
続いて、図１５Ｂに示すように、以降の工程で形成する強誘電体キャパシタ構造３０の水素に起因する特性劣化を防止するための水素保護膜７１を形成する。
詳細には、層間絶縁膜２１上に水素保護膜７１を形成する。水素保護膜７１は、例えば、以降の工程により層間絶縁膜２１等から発生する水素の強誘電体キャパシタ構造３０への浸入を抑止するためのものであり、例えばアルミナ（ＡｌＯ）またはＳｉＯＮ，ＳｉＮ等を材料として例えばスパッタ法により形成する。ＡｌＯの場合には膜厚２０ｎｍ〜５０ｎｍ程度、ＳｉＯＮの場合には膜厚１００ｎｍ程度に形成する。
続いて、図１５Ｃに示すように、水素保護膜７１上に層間絶縁膜７２を形成する。
詳細には、例えばＴＥＯＳを用いたＣＶＤ法により、水素保護膜７１上にシリコン酸化膜を膜厚５０ｎｍ程度に堆積し、層間絶縁膜７２を形成する。その後、層間絶縁膜７２の表面をＮ２雰囲気でアニール処理し、当該表面を窒化させる。
続いて、図１５Ｄに示すように、コンタクト孔を加工するためのレジストパターン７４を形成する。
詳細には、層間絶縁膜７２上に反射防止膜７３（省略可能）を塗布形成した後、反射防止膜７３上にレジストを塗布形成する。そして、リソグラフィーによりレジストを加工し、開孔７４ａを有するレジストパターン７４を形成する。
続いて、図１５Ｅに示すように、レジストパターン７４を用いて層間絶縁膜７２、水素保護膜７１及び層間絶縁膜２１を加工する。
詳細には、レジストパターン７４をマスクとして、層間絶縁膜７２、水素保護膜７１及び層間絶縁膜２１をドライエッチングする。ここで、レジストパターン７４によりパターニングされた層間絶縁膜７２は、水素保護膜７１及び層間絶縁膜２１をエッチングする際のハードマスクとして機能する。このとき同時に、反射防止膜７３もエッチングされる。層間絶縁膜７２、水素保護膜７１及び層間絶縁膜２１には、このドライエッチングによりレジストパターン７４の開孔７４ａに倣って、ソース／ドレイン領域１８の表面の一部を露出させるコンタクト孔７０が形成される。その後、レジストパターン７４及びその下層の反射防止膜７３を除去する。
続いて、図１５Ｆに示すように、バルクコンタクトとなるＷプラグ２２を形成する。
詳細には、先ず、コンタクト孔７０の壁面を覆うように、層間絶縁膜２上にスパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を順次堆積して、下地膜（グルー膜）２３を形成する。
次に、ＣＶＤ法によりグルー膜２３を介してコンタクト孔７０を埋め込むようにタングステン（Ｗ）膜を形成する。そして、例えばＣＭＰにより層間絶縁膜２１をストッパーとしてＷ膜及びグルー膜２３を研磨し、コンタクト孔７０内をグルー膜２３を介してＷで埋め込むＷプラグ２２を形成する。
続いて、第１の実施形態と同様に、図３Ｃ〜図３Ｇ，図４Ａ，図４Ｂの各工程を経て、図１６Ａに示すように、層間絶縁膜２７の溝２７ａを充填して導電膜２４と接続されてなる接続部３３を形成する。
続いて、図１６Ｂに示すように、層間絶縁膜２７の表面から接続部３３の一部を露出させる。
詳細には、層間絶縁膜２７と接続部３３とのエッチング速度の相違を利用して、層間絶縁膜２７の全面を異方性エッチング（エッチバック）する。このとき例えば、接続部３３の上部が３０ｎｍ〜５０ｎｍ程度露出するように、層間絶縁膜２７の表層をエッチングする。
続いて、図１６Ｃに示すように、以降の工程で形成する強誘電体キャパシタ構造３０の水素に起因する特性劣化を防止するための水素保護膜７５を形成する。
詳細には、接続部３３の露出した上部を覆うように、層間絶縁膜２７上に水素保護膜７５を形成する。水素保護膜７５は、例えば、水素保護膜７１と共に、以降の工程により層間絶縁膜２１等から発生する水素の強誘電体キャパシタ構造３０への浸入を抑止するためのものであり、例えばＡｌＯ・ＴｉＯ２を膜厚１００ｎｍ程度に形成する。
続いて、図１６Ｄに示すように、水素保護膜７５の表層を研磨して接続部３３の表面を露出させる。
詳細には、例えばＣＭＰ法により、接続部３３をストッパーとして水素保護膜７５の表層を研磨する。これにより、接続部３３の表面が露出するように水素保護膜７５の表面が露出する。
続いて、図４Ｄ，図５Ａ〜図５Ｄの各工程を経て、強誘電体キャパシタ構造３０を水素保護膜４２を介して完全に覆うように層間絶縁膜４３を形成する。その後、層間絶縁膜４３の表面を例えばＣＭＰ法により平坦化した後、平坦化された層間絶縁膜４３の表面をＮ２雰囲気でアニール処理し、当該表面を窒化させる。
続いて、図１７Ａに示すように、強誘電体キャパシタ構造３０の水素に起因する特性劣化を防止するための水素保護膜７６を形成する。
詳細には、層間絶縁膜４３上に水素保護膜７６を形成する。水素保護膜７６は、強誘電体キャパシタ構造３０を形成した後の工程により発生する水素の強誘電体キャパシタ構造３０及びその下層構造への浸入を抑止するためのものであり、例えばアルミナ（ＡｌＯ）またはＳｉＯＮ，ＳｉＮ等を材料として例えばスパッタ法により形成する。ＡｌＯの場合には膜厚２０ｎｍ〜５０ｎｍ程度、ＳｉＯＮの場合には膜厚１００ｎｍ程度に形成する。その後、水素保護膜７６上に層間絶縁膜７７を形成する。
続いて、図１７Ｂに示すように、Ｗプラグ２２と同様に、ビア孔７８内をグルー膜４７を介してＷで埋め込むＷプラグ４８を形成する。
続いて、図１８Ａに示すように、第１の実施形態の図７Ｂの工程と同様に第１配線５１及び層間絶縁膜５２を形成した後、強誘電体キャパシタ構造３０の水素に起因する特性劣化を防止するための水素保護膜７９を形成する。
詳細には、層間絶縁膜５２上に水素保護膜７９を形成する。水素保護膜７９は、強誘電体キャパシタ構造３０を形成した後の工程により発生する水素の強誘電体キャパシタ構造３０及びその下層構造への浸入を抑止するためのものであり、例えばアルミナ（ＡｌＯ）またはＳｉＯＮ，ＳｉＮ等を材料として例えばスパッタ法により形成する。ＡｌＯの場合には膜厚２０ｎｍ〜５０ｎｍ程度、ＳｉＯＮの場合には膜厚１００ｎｍ程度に形成する。その後、水素保護膜７９上に層間絶縁膜８１を形成する。
続いて、図１８Ｂに示すように、Ｗプラグ２２と同様に、ビア孔８０内をグルー膜５３を介してＷで埋め込むＷプラグ５４を形成する。
続いて、第１の実施形態と同様に、Ｗプラグ５４と接続される第２配線５５を形成した後、更にＷプラグ及び配線の形成を繰り返し行い、例えば第２０配線まで順次形成し、多層配線構造５０を形成する。
ここで、以上の説明では、ＦｅＲＡＭのメモリセル部近傍のみを示してきたが、本変形例では、水素保護膜４２，７１，７５，７６，７８をＦｅＲＡＭの全面に形成することが好ましい。即ち、図１９に示すように、水素保護膜４２，７１，７５，７６，７８を、メモリセル部、ＣＭＯＳトランジスタ等の周辺回路路を構成するロジック部、引き出し電極が設けられてなるパッド部、及びシリコン半導体基板１０から個々の半導体チップを切り出すためのスクライブ部に亘って、ＦｅＲＡＭの全面に形成する。この構成により、強誘電体キャパシタ構造への水素の浸入を最大限に防止することができる。なお、図示の都合上、ロジック部、パッド部及びスクライブ部については、各々の領域のみを示し、ロジック部のトランジスタやパッド部の引き出し電極等の図示を省略する。
しかる後、第１の実施形態と同様に、保護膜やパッド電極等（不図示）の形成工程を経て、本実施形態のＦｅＲＡＭを完成させる。
以上説明したように、変形例４によれば、強誘電体キャパシタ構造３０にスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜４０の高い配向性を獲得することができる。加えて、強誘電体膜４０への水素の浸入を可及的に抑止することにより、優れた強誘電体特性を得ることを可能とする信頼性の高いＦｅＲＡＭが実現する。
［変形例５］
本例では、層間絶縁膜２７に溝を形成することなく、フレーム形状の接続部を形成する場合を例示する。
図２０Ａ〜図２１Ｄは、変形例５によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図３Ａの工程を経て、シリコン半導体基板１０上にＭＯＳトランジスタ２０を形成する。
続いて、図２０Ａに示すように、ＭＯＳトランジスタ２０を覆う層間絶縁膜２１及びストッパー膜９４を順次形成する。
詳細には、先ずＭＯＳトランジスタ２０を覆うように、層間絶縁膜２１を形成する。ここで、層間絶縁膜２１としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を膜厚６００ｎｍ程度に堆積する。その後、層間絶縁膜２１の表面を例えばＣＭＰ法により平坦化する。そして、表面が平坦化された層間絶縁膜２１上にストッパー膜９４を形成する、ストッパー膜９４としては、例えばＳｉＯＮを膜厚５０ｎｍ程度に堆積する。
続いて、図２０Ｂに示すように、バルクコンタクトとなるＷプラグ２２を形成する。
詳細には、先ず、ソース／ドレイン領域１８の表面の一部が露出するまで、ストッパー膜９４、層間絶縁膜２１及び保護膜１９をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のコンタクト孔２１ａを形成する。
次に、コンタクト孔２１ａの壁面を覆うように、層間絶縁膜２上にスパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を順次堆積して、下地膜（グルー膜）２３を形成する。
その後、ＣＶＤ法によりグルー膜２３を介してコンタクト孔２１ａを埋め込むようにタングステン（Ｗ）膜を形成する。そして、例えばＣＭＰによりストッパー膜９４を研磨ストッパーとして用いてＷ膜及びグルー膜２３を研磨し、コンタクト孔２１ａ内をグルー膜２３を介してＷで埋め込むＷプラグ２２を形成する。
続いて、図２０Ｃに示すように、Ｗプラグ２２上を覆うようにストッパー膜９４上に層間絶縁膜９５を形成する。層間絶縁膜９５としては、例えばＣＶＤ法によりシリコン酸化膜を膜厚１００ｎｍ〜２００ｎｍ程度に堆積する。
続いて、図２０Ｄに示すように、層間絶縁膜９５を加工するためのレジストパターン２６を形成する。
詳細には、層間絶縁膜９５上に反射防止膜（不図示：省略可能）を塗布形成した後、反射防止膜上にレジストを塗布形成する。そして、リソグラフィーによりレジストを加工し、開口９６ａを有するレジストパターン９６を形成する。
続いて、図２０Ｅに示すように、レジストパターン９６を用いて層間絶縁膜９５を加工して開口９５ａを形成する。
詳細には、レジストパターン９６をマスクとし、ストッパー膜９４をエッチングストッパーとして用いて、層間絶縁膜９５をドライエッチングする。このとき同時に、反射防止膜もエッチングされる。このドライエッチングにより、層間絶縁膜９５には、レジストパターン９６の開口９６ａに倣ってストッパー膜９４の表面の一部及びＷプラグ２２の表面を露出する例えば矩形状の開口９５ａが形成される。その後、レジストパターン９６及びその下層の反射防止膜を除去する。
続いて、図２１Ａに示すように、導電膜９７を形成する。
詳細には、開口９５ａの内壁面を覆うように、層間絶縁膜９５上に下地膜（グルー膜）を介してＷ膜を積層し、導電膜９７を形成する。グルー膜としては、ＴｉＮを膜厚２０ｎｍ程度に形成する。Ｗ膜としてはＷを膜厚８０ｎｍ程度に形成する。
続いて、図２１Ｂに示すように、導電膜９７を介して開口９５ａを埋め込むように、導電膜９７上に層間絶縁膜９８を形成する。層間絶縁膜９８としては例えばＣＶＤ法によりシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。
続いて、図２１Ｃに示すように、接続部９９を形成する。
詳細には、例えばＣＭＰにより層間絶縁膜９５をストッパーとして層間絶縁膜９８及び導電膜９７を研磨する。このとき、開口９５ａの内壁面を覆う部分のみに残存する導電膜９７により接続部９９が構成される。層間絶縁膜９８は開口９５ａ内で接続部９９を埋め込むように残存する。その後、比較的低温のＮ２アニール処理によりキュアーを施して層間絶縁膜９５，９８の脱水処理を行う。ここでは、高温でアニール処理すると導電材料であるＷの表面が酸化するため、これを防止する観点から比較的低温、例えば３５０℃程度で２分間のアニール処理を行う。
しかる後、図２１Ｄに示すように、図４Ｄと同様に下部電極層３４、強誘電体膜３５及び上部電極層３６を順次形成した後、図５Ａ〜図５Ｄ，図６Ａ，図６Ｂ，図７Ａ，図７Ｂの各工程を経て、本例のＦｅＲＡＭを完成させる。
強誘電体キャパシタ構造３０において、下部電極３９は、接続部９９と当該下部電極３９の周縁領域３９ａを含む部位、本実施形態では当該周縁領域３９ａ内で接続される。下部電極３９のうち、接続部９９の接続部位である周縁領域３９ａを除き、中央領域３９ｂはＷプラグ２２の表面の影響を受けることなく優れた配向性を有する。この下部電極３９の影響を引き継ぎ、強誘電体膜４０は、周縁領域３９ａに整合した強誘電体膜４０の周縁領域を除き、中央領域３９ｂに整合した強誘電体膜４０の中央領域で優れた配向性及び高い強誘電特性を有する。この強誘電体膜４０の中央領域の割合は大きく、強誘電体膜４０は全体としてみても十分に優れた配向性及び高い強誘電特性を有することになる。
第１の実施形態の手法、即ち、層間絶縁膜２７にレーム状の溝２７を形成してＷにより埋め込む手法では、溝２７ａのサイズが微小であるため、これを形成することは一般的には容易ではない場合がある。これに対して本例では、層間絶縁膜に溝を形成することなく、接続部９９の下部電極３９との接続部位のサイズを導電膜９７の膜厚で規定できる（本例では２０ｎｍ＋８０ｎｍで１００ｎｍ程度）ため、極微小サイズの接続部位を有する接続部９９を容易且つ確実に形成することができる。
以上説明したように、変形例５によれば、強誘電体キャパシタ構造３０にスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜４０の高い配向性を獲得し、優れた強誘電体特性を得ることを可能とする信頼性の高いＦｅＲＡＭが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、ＦｅＲＡＭの構造及びその製造方法について開示するが、接続部の態様が異なる点で相違する。なお、第１の実施形態で開示した構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
図２２Ａ〜図２２Ｄは、第２の実施形態によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図３Ａ〜図３Ｆの各工程を経て、シリコン半導体基板１０の上方において、導電膜２４を埋め込むように層間絶縁膜２１上に層間絶縁膜２７を形成する。
続いて、図２２Ａに示すように、層間絶縁膜２７に開孔を形成するためのレジストパターン８２を形成する。
詳細には、層間絶縁膜２７上に反射防止膜２８（省略可能）を塗布形成した後、反射防止膜２８上にレジストを塗布形成する。そして、リソグラフィーによりレジストを加工し、導電膜２４の周縁領域の４隅の位置に整合した４つの各開孔８２ａを有するレジストパターン８２を形成する。本実施形態では、強誘電体キャパシタ構造の更なる微細化により、接続部を下部電極の周縁領域内に形成することが困難となることに対応すべく、レジストパターン８２の各開孔８２ａを、第１の実施形態の変形例１におけるレジストパターン６１の各開孔６１ａよりも大きなサイズに形成する。
続いて、図２２Ｂに示すように、レジストパターン８２を用いて層間絶縁膜２７を加工する。
詳細には、レジストパターン８２をマスクとして、層間絶縁膜２７をドライエッチングする。このとき同時に、反射防止膜２８もエッチングされる。層間絶縁膜２７には、このドライエッチングによりレジストパターン８２の各開孔８２ａに倣って、導電膜２４の端部の一部を露出させる各開孔２７ｃが形成される。層間絶縁膜２７に形成された各開孔２７ｃを平面視した様子を図２３Ａに示す。各開孔２７ｃは、第１の実施形態の変形例１における開孔２７ｂよりもサイズが大きいため、更に微細化された強誘電体キャパシタ構造に対しても、比較的容易に各開孔２７ｃを形成することができる。このドライエッチングの後、レジストパターン８２及びその下層の反射防止膜２８を除去する。
続いて、図２２Ｃに示すように、各開孔２７ｃを埋め込むように導電材料３２を堆積する。
詳細には、先ず各開孔２７ｃの壁面を覆うように、層間絶縁膜２７上にスパッタ法により例えばＴｉＮを膜厚２０ｎｍ程度に堆積して、下地膜（グルー膜）３１を形成する。次に、ＭＯＣＶＤ法によりグルー膜３１を介して各開孔２７ｃを埋め込むように導電材料３２を堆積する。導電材料３２としては、ここでは貴金属のイリジウム（Ｉｒ）を膜厚４００ｎｍ〜６００ｎｍ程度に、または導電性窒化膜であるＴｉＡｌＮを膜厚４００ｎｍ〜６００ｎｍ程度に形成する。また、導電材料３２として、白金（Ｐｔ）も適用する余地がある(孔径が大きいため、少し多めに形成する)。
続いて、図２２Ｄに示すように、接続部８３を形成する。
詳細には、例えばＣＭＰにより層間絶縁膜２７をストッパーとして導電材料３２及びグルー膜３１を研磨し、各開孔２７ｃ内をグルー膜３１を介して導電材料３２で埋め込むプラグ形状の接続部８３を形成する。各開孔２７ｃ内に形成された接続部８３を平面視した様子を図２３Ｂに示す。
次に、アニール処理によりキュアーを施して層間絶縁膜２７の脱水処理を行う。本例では、当該アニール処理を高温で実行することができる。即ち、導電材料３２にＩｒを用いた場合では、接続部８３の表層が酸化されてＩｒＯ２が生成されても、ＩｒＯ２は導電性酸化物であるため、接続部８３は良好な導電性が保持される。また、導電材料３２にＴｉＡｌＮを用いた場合では、ＴｉＡｌＮは耐酸化性に優れた導電性窒化物であるため、接続部８３は良好な導電性が保持される。本例では、当該アニール処理を比較的高温の例えばＮ２ガスを用いて、４００℃で２分間の条件で行う。
続いて、第１の実施形態と同様に、図４Ｄ，図５Ａ，図５Ｂの各工程を経て、強誘電体キャパシタ構造３０を形成する。
強誘電体キャパシタ構造３０において、下部電極３９は、接続部８３と当該下部電極３９の周縁領域３９ａを含む部位、本実施形態では接続部８３の表面が比較的広いため、当該周縁領域３９ａの一部を含む下部電極３９の内外に亘るように（即ち接続部８３の一部が下部電極３９からはみ出るように）接続される。下部電極３９のうち、接続部８３の接続部位である周縁領域３９ａを除き、中央領域３９ｂはＷプラグ２２の表面の影響を受けることなく優れた配向性を有する。この下部電極３９の影響を引き継ぎ、強誘電体膜４０は、周縁領域３９ａに整合した強誘電体膜４０の周縁領域を除き、中央領域３９ｂに整合した強誘電体膜４０の中央領域で優れた配向性及び高い強誘電特性を有する。この強誘電体膜４０の中央領域の割合は大きく、強誘電体膜４０は全体としてみても十分に優れた配向性及び高い強誘電特性を有することになる。
更に、本実施形態では、接続部８３のサイズが比較的大きく、周縁領域３９ａの一部を含む下部電極３９の内外に亘るように形成されているため、下部電極３９の形成時の位置決めマージンを大きくとることができる。即ち、下部電極３９を含む強誘電体キャパシタ構造３０をパターン形成する際に、下部電極３９と各接続部８３とは、図２４Ａに示すように、接続されることが理想的である。この場合、周縁領域３９ａの一部を含む下部電極３９の内外に亘るように、４つの接続部８３について均等な接続状態が実現している。ここで、例えば図２４Ｂに示すように、下部電極３９の形成位置に例えば矢印Ａの方向に若干のズレが生じた場合でも、下部電極３９は接続部８３と接続不良を起こすことなく安定に接続される。
続いて、第１の実施形態と同様に、図５Ｃ，図６Ａ，図６Ｂの各工程を経て、層間絶縁膜４３及び水素保護膜４２にビア孔４６を形成した後、強誘電体キャパシタ構造３０の形成中及び形成後の諸工程により強誘電体膜４０の受けたダメージを回復するためのアニール処理を行う。
このアニール処理により、強誘電体膜４０の周縁領域からＰｂが離脱し、当該周縁領域のＰｂ濃度が低下し、強誘電体膜４０の周縁領域で強誘電体特性が不可避的に劣化する。更に、接続部８３はその一部が下部電極３９からはみ出るように形成されているため、接続部８３の導電材料３２が酸化により導電性を失う性質の材料であれば問題となる。この点、本実施形態では、ＩｒＯ２が導電性酸化物、ＴｉＡｌＮが耐酸化性に優れた導電性窒化物であるため、接続部８３の電気的接続が劣化することが抑止される。従って、当該アニール処理を接続部８３の電気的接続の劣化を懸念することなく、実行することができる。
しかる後、第１の実施形態と同様に、図７Ａ，図７Ｂの各工程を経て、本例のＦｅＲＡＭを完成させる。
なお、４つの各接続部８３を形成する代わりに、図２５に示すように、導電膜２４の周縁領域において、対向する２隅の位置に各接続部８３を形成するようにしても良い。この場合、各接続部８３を図２２Ａの各接続部８３よりも若干大きなサイズに形成し、接続部８３の下部電極３９との接続性を向上させることができる。
また、本実施形態では、プラグ形状の接続部８３を形成する場合を例示したが、周縁領域３９ａの一部を含む下部電極３９の内外に亘るようにフレーム状の接続部を形成することも可能である。
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０にスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜４０の高い配向性を容易に獲得し、優れた強誘電体特性を得ることを可能とする信頼性の高いＦｅＲＡＭが実現する。
本発明によれば、強誘電体キャパシタ３０にスタック型キャパシタ構造を採用して、比較的大きな容量を確保しつつキャパシタの占有面積を縮小するも、プレーナ型キャパシタ構造を採用した場合と同等以上の強誘電体膜４０の配向性を実現し、優れた強誘電体特性を得ることを可能とする信頼性の高いＦｅＲＡＭが実現する。

Claims (20)

  1. 半導体基板と、
    前記半導体基板の上方に形成されてなる導電性プラグと、
    前記導電性プラグの上方に整合した部位に形成され、下部電極と上部電極とにより強誘電特性を有する強誘電体膜を挟持してなるキャパシタ構造と、
    前記導電性プラグと前記キャパシタ構造との間に形成された層間絶縁膜と
    を含み、
    前記層間絶縁膜における前記導電性プラグと前記下部電極との間に相当する領域以外の部位で、前記導電性プラグと前記下部電極とが電気的に接続されていることを特徴とする半導体装置。
  2. 前記層間絶縁膜は、前記下部電極側の表面が平坦化されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記導電性プラグの上面を覆うように形成された導電膜と、
    前記導電膜を覆う前記層間絶縁膜内で前記下部電極の周縁領域を含む部位に形成され、前記導電膜を介して前記導電性プラグと前記下部電極とを電気的に接続する接続部と
    を更に含むことを特徴とする請求項１に記載の半導体装置。
  4. 前記接続部は、平面視において、前記下部電極の前記周縁領域内の位置に形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記接続部は、少なくともＷ或いはＣｕを含む導電材料から形成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記接続部は、平面視において、前記下部電極の前記周縁領域を含む前記下部電極の内外に亘る位置に形成されていることを特徴とする請求項３に記載の半導体装置。
  7. 前記接続部は、少なくともＴｉＡｌＮ或いは貴金属を含む導電材料から形成されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記接続部は、フレーム形状に形成されていることを特徴とする請求項３に記載の半導体装置。
  9. 前記接続部は、複数のプラグ形状に形成されていることを特徴とする請求項３に記載の半導体装置。
  10. 前記強誘電体膜は、平面視において、前記接続部から内側に相当する第１の部分の配向性が高く、前記接続部の上方に相当する第２の部分の配向性が前記第１の部分の配向性よりも低いことを特徴とする請求項１に記載の半導体装置。
  11. 前記強誘電体膜は、平面視において、その中心部分のＰｂ含有量が最も高く、その最外周部分のＰｂ含有量が最も低く、前記中心部分から前記最外周部分へ向かうにつれてＰｂ含有量が低くなる分布を有していることを特徴とする請求項１０に記載の半導体装置。
  12. 前記強誘電体膜は、平面視において、その中心部分の酸素含有量が最も高く、その最外周部分の酸素含有量が最も低く、前記中心部分から前記最外周部分へ向かうにつれて酸素含有量が低くなる分布を有していることを特徴とする請求項１０に記載の半導体装置。
  13. 半導体基板の上方に導電性プラグを形成する工程と、
    前記導電性プラグの上面を覆うように導電膜を形成する工程と、
    前記導電膜を覆うように層間絶縁膜を形成する工程と、
    前記層間絶縁膜内に埋め込まれ、前記導電膜と電気的に接続されるように、導電材料からなる接続部を形成する工程と、
    下部電極が前記接続部と電気的に接続されるように、前記下部電極、強誘電特性を有する誘電体膜及び上部電極が順次堆積されてなるキャパシタ構造を前記導電性プラグの上方に整合した部位に形成する工程と
    を含み、
    平面視において、前記接続部を、前記層間絶縁膜における前記導電性プラグと前記下部電極との間に相当する領域以外の前記下部電極の周縁領域を含む部位に形成することを特徴とする半導体装置の製造方法。
  14. 前記層間絶縁膜を形成した後に、前記層間絶縁膜の表面を平坦化する工程を更に含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記接続部を、平面視において、前記下部電極の前記周縁領域内の位置に形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  16. 前記接続部を、少なくともＷ或いはＣｕを含む導電材料から形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記接続部を、平面視において、前記下部電極の前記周縁領域を含む前記下部電極の内外に亘る位置に形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  18. 前記接続部を、少なくともＴｉＡｌＮ或いは貴金属を含む導電材料から形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記接続部を、フレーム形状に形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  20. 前記接続部を、複数のプラグ形状に形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
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