JP5018771B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、下部電極と上部電極との間に強誘電体を材料とする誘電体膜が挟持されてなる強誘電体キャパシタ構造を有する半導体装置及びその製造方法に関する。
従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を上部及び下部電極間のキャパシタ膜として有する強誘電体キャパシタ構造は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点を有する。従来のロジック技術に、このＦｅＲＡＭを取り入れたロジック混載チップ（ＳＯＣ：System On Chip）が、ＩＣカードなどの用途として検討されている。
特開平１０−１２７３０号公報 特開平９−２３７８３４号公報 特開平２−１５１０３２号公報
近時では、半導体装置の微細化・高集積化が進行している。ＦｅＲＡＭにおける強誘電体キャパシタ構造や配線のデザインルールが０．１８μｍレベルともなれば、既存のシリコン酸化膜等の層間絶縁膜では、隣接する強誘電体キャパシタ構造間又は隣接する配線間を十分に埋め込むことができず、当該間隙の領域に空隙（ボイド）が発生してしまうという問題がある。ボイドの発生により、当該ボイドを通して水分・水素が内部へ浸透し易くなり、キャパシタ膜である強誘電体への悪影響等が懸念され、装置の信頼性上、大きな問題となる。
この問題に対処すべく、層間絶縁膜を高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）により緻密に形成し、優れた埋め込み性により当該層間絶縁膜（以下、ＨＤＰ−ＣＶＤ絶縁膜と称する。）におけるボイドの発生を可及的に抑制する技術が案出されている。ところがＨＤＰ−ＣＶＤ法により層間絶縁膜を形成する場合、発生させた高密度プラズマに起因して、強誘電体キャパシタ構造のキャパシタ膜にダメージが及ぼされ、キャパシタ特性の劣化を招くという問題がある。また、ＨＤＰ−ＣＶＤ絶縁膜は、膜中の含有水分量が多く、強誘電体キャパシタ構造の形成後に必須であるキャパシタ膜の回復アニール等に起因して、形成されたＨＤＰ−ＣＶＤ絶縁膜から水分や水素が発生して、キャパシタ特性の劣化を招くことになる。
本発明は、上記の課題に鑑みてなされたものであり、（第１及び第２の）層間絶縁膜から水分や水素を発生させることなく、ボイドが発生してもキャパシタ構造には悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、高い信頼性を得ることのできる半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造を覆う第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止する第１の水素拡散防止膜とを含み、前記第１の層間絶縁膜の表層部分には第１の空隙があり、前記第１の空隙の上部が前記第１の層間絶縁膜の表面から開口した状態とされており、前記第１の水素拡散防止膜は、前記第１の空隙の少なくとも内壁面上に形成され、かつ、前記第１の空隙上に閉塞部分を有する。
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造を覆うように第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の表層部分に発生した第１の空隙の上部を、前記第１の層間絶縁膜の表面から開口させる工程と、前記第１の層間絶縁膜上に、前記第１の空隙の少なくとも内壁面を覆いつつ、前記第１の空隙を閉塞するように、前記キャパシタ構造の特性劣化を防止する第１の水素拡散防止膜を形成する工程とを含む。
本発明によれば、（第１及び第２の）層間絶縁膜から水分や水素を発生させることなく、ボイドが発生してもキャパシタ構造には悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高い半導体装置が実現する。
図１Ａは、本発明の基本構成を説明するための概略断面図である。 図１Ｂは、本発明の基本構成を説明するための概略断面図である。 図１Ｃは、本発明の基本構成を説明するための概略断面図である。 図２Ａは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図２Ｂは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図２Ｃは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ａは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ｂは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図３Ｃは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図４Ａは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図４Ｂは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図４Ｃは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図５Ａは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図５Ｂは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図５Ｃは、本発明の第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ａは、本発明の第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ｂは、本発明の第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図６Ｃは、本発明の第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ａは、本発明の第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ｂは、本発明の第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図７Ｃは、本発明の第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図８Ａは、本発明の第２の実施形態の変形例によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図８Ｂは、本発明の第２の実施形態の変形例によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。 図８Ｃは、本発明の第２の実施形態の変形例によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
−本発明の基本骨子−
従来では、微細化の進む強誘電体キャパシタ構造や配線を覆うように層間絶縁膜を形成する場合、当該層間絶縁膜におけるボイドの発生を抑止すべく、層間絶縁膜の形成に高密度プラズマＣＶＤ法を用いる等の様々な技術的工夫がなされてきた。
しかしながら、ボイド発生抑止の手法を採用した場合、上述のようにキャパシタ膜である強誘電体膜に大きなダメージを及ぼすという回避し難い問題が生じてしまう。そこで本発明者は、言わば発想を転換し、そもそもボイドは発生するが強誘電体膜へ対して低ダメージの絶縁材料・成膜条件で強誘電体キャパシタ構造又は配線を覆う層間絶縁膜を形成し、発生したボイドを積極的に利用すべく鋭意検討した結果、本発明に想到した。
ＦｅＲＡＭでは、水分及び水素に対する耐性の低い強誘電体膜をキャパシタ膜に用いることから、発生した水分及び水素が強誘電体膜へ拡散しないように、可及的に当該拡散を抑えるべく、アルミ酸化物（アルミナ）に代表される材料からなる水素拡散防止膜を強誘電体キャパシタ構造の周囲（主に上部）に形成することが必須であると考えられている。
本発明では、この水素拡散防止膜を利用して、工程数の増加を招くことなく、むしろ発生したボイドを水分・水素の拡散防止機能の向上に寄与させる。以下、本発明の主要構成について、図１Ａ〜図１Ｃを用いて説明する。
先ず、図１Ａでは、半導体基板上にトランジスタ構造等を形成した後、その上方に、強誘電体キャパシタ構造１を形成した様子の概略を示している。ここでは、隣接する２つの強誘電体キャパシタ構造１を例示し、両者は近接して形成されている。
なお、層間絶縁膜による埋め込み対象物として強誘電体キャパシタ構造１を例示するが、これが配線である場合でもほぼ同様であり、強誘電体キャパシタ構造１を配線１と読み替えても良い。以下、強誘電体キャパシタ構造１を例に採るため、図示の便宜上、トランジスタ構造を含む強誘電体キャパシタ構造１の下層の構造を、下層２として一括して示す。
続いて、図１Ｂに示すように、下層２上で強誘電体キャパシタ構造１を覆うように層間絶縁膜３を形成する。ここで、層間絶縁膜３としては、強誘電体キャパシタ構造１のキャパシタ膜（強誘電体膜）に対して低ダメージとなる材料・条件、例えば含有水分量の抑制されたＰＥ−ＴＥＯＳ−ＳｉＯによりＣＶＤ法で形成する。具体的に、当該含有水分量は、例えば５×１０−３（ｇ／ｃｍ３）以下程度である。
このとき、強誘電体キャパシタ構造１間の領域を層間絶縁膜３で完全に埋め込むことはできず、層間絶縁膜３内の当該領域にボイド４が発生する。本発明では、層間絶縁膜３に内包されるようにボイド４が発生した場合には、層間絶縁膜３の表層を例えばＣＭＰ法により平坦化する際に、後述の水素拡散防止膜５がボイド４内に入り込めるように、当該平坦化によりボイド４の上部を層間絶縁膜３の表面から開口させる。ボイド４の開口部を４ａと記す。
続いて、図１Ｃに示すように、例えばアルミナを材料として、強誘電体キャパシタ構造１のキャパシタ膜の特性劣化を防止する水素拡散防止膜５を、ボイド４の少なくとも内壁面を完全に覆うように、層間絶縁膜３上に形成する。水素拡散防止膜５を上記のように形成することから、その形成法として被覆性に優れたＭＯ−ＣＶＤ法を用いることが好ましい。そして、水素拡散防止膜５上を覆うように、例えばＣＶＤ法により、シリコン酸化膜又はシリコン窒化膜等のキャップ絶縁膜６を形成する。
上記のように水素拡散防止膜５を形成することにより、ボイドの内壁は水素拡散防止膜５により完全に覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部分は、実質的にみれば、水素拡散防止膜５の層間絶縁膜３上の部分に比して厚く膜材料が堆積した状態とされており、キャパシタ膜に対する水分・水素の堅固なブロック機能を果たすことになる。そして、キャップ絶縁膜６により、仮に前記空洞部分の上部が開口されていたとしても、ボイド４の部分は水素拡散防止膜５によりほぼ充填された状態で完全に密閉された状態となり、キャパシタ膜に対する側面方向からの確実な前記ブロック機能が実現する。
なお、特許文献１〜３には、層間絶縁膜を形成する際に、配線間にボイドを形成する技術が開示されているが、層間絶縁膜の誘電率等を調節することに主眼を置いている。これに対して本発明は、飽くまで強誘電体キャパシタ構造を有するＦｅＲＡＭに固有の問題に対処するため、強誘電体キャパシタ構造の高いキャパシタ特性を保持すべく、水素拡散防止膜を利用してボイド内を埋め込む構成を採る。このように、本発明は明らかに特許文献１〜３とは別発明である。
−本発明を適用した具体的な実施形態−
以下、本発明を適用した具体的な緒実施形態として、いわゆるスタック型のＦｅＲＡＭを開示する。ここでは便宜上、ＦｅＲＡＭの構成をその製造方法と共に説明する。
（第１の実施形態）
図２Ａ〜図５Ｃは、第１の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
初めに、図２Ａに示すように、シリコン半導体基板１０上に選択トランジスタとして機能するトランジスタ構造２０ａ，２０ｂを形成する。
詳細には、先ず、シリコン半導体基板１０の表層に例えばＳＴＩ法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ）を例えばドーズ量３．０×１０１３／ｃｍ２、加速エネルギー３００ｋｅＶの条件でイオン注入し、Ｎ活性領域にウェル１２を形成する。
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。このとき、ゲート絶縁膜１３上にゲート電極１４をパターン形成される。
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ）を例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックする。このとき、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜が残り、サイドウォール絶縁膜１７が形成される。
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ）をＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、トランジスタ構造２０ａ，２０ｂを完成させる。このとき同時に、ロジック回路領域でも、ソース／ドレイン領域を適宜形成して、トランジスタ構造を完成させる。
続いて、図２Ｂに示すように、トランジスタ構造２０ａ，２０ｂの保護膜２１及び絶縁膜２２を形成する。その後、ソース／ドレイン領域１８の一方と接続される不図示のプラグを形成する。
詳細には、トランジスタ構造２０ａ，２０ｂを覆うように、保護膜２１及び絶縁膜２２を順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、化学機械研磨（ＣＭＰ）により膜厚が７００ｎｍ程度となるまで研磨する。
次に、ソース／ドレイン領域１８の一方へのビア孔（不図示）を形成する。
詳細には、絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、ソース／ドレイン領域１８の一方の表面の一部を露出させるビア孔を形成する。
次に、ビア孔の内壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、不図示の下地膜（グルー膜）を形成する。そして、ＣＶＤ法によりグルー膜を介してビア孔を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより絶縁膜をストッパーとしてＷ膜及びグルー膜を研磨し、ビア孔内をグルー膜を介してＷで埋め込むプラグ（不図示）を形成する。
続いて、図２Ｃに示すように、酸化防止膜３７及びプラズマＴＥＯＳ膜３８を形成した後、トランジスタ構造２０ａ，２０ｂのソース／ドレイン領域１８の他方と接続される各プラグ４２を形成する。
詳細には、先ず上記のプラグ（不図示）の酸化防止膜３７を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１３０ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚２００ｎｍ程度のプラズマＴＥＯＳ膜３８を形成する。
次に、プラズマＴＥＯＳ膜３８、酸化防止膜３７、絶縁膜２２、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、ソース／ドレイン領域１８の他方の表面の一部を露出させるビア孔３９を形成する。
次に、ビア孔３９の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３９を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰによりプラズマＴＥＯＳ膜３８をストッパーとしてＷ膜及びグルー膜４１を研磨する。以上により、ビア孔３９内をグルー膜４１を介してＷで埋め込むプラグ４２を形成する。
続いて、図３Ａに示すように、後述の強誘電体メモリキャパシタ構造３０ａ，３０ｂを形成するための保護下地膜４３、下部電極層４４、強誘電体膜４５、下層上部電極層４６、及び上層上部電極層４７を順次形成する。
詳細には、先ず、強誘電体膜４５の後述する酸素アニール処理に起因するプラグ４２の異常酸化、及びプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の強誘電体膜４５への影響を共に抑制するため、導電膜である保護下地膜４３を、例えばスパッタ法により膜厚１００ｎｍ程度に形成する。保護下地膜４３の材料としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等、ここではＴｉＮとＴｉＡｌＮとの積層構造とする。
次に、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層４４を形成する。
次に、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層４４上に強誘電体である例えばＰＺＴからなる強誘電体膜４５を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜４５が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜４５を結晶化する。既に強誘電体４５が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
次に、反応性スパッタ法により、強誘電体膜４５上に例えば導電性酸化物であるＩｒＯ２を膜厚１００ｎｍ程度に堆積し、下層上部電極層４６を形成する。
そして、スパッタ法により、下層上部電極層４６上に例えばＩｒを膜厚１００ｎｍ程度に堆積し、上部電極層４７を形成する。
なお、下部電極層４４、強誘電体膜４５、下層上部電極層４６、及び上層上部電極層４７の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ２、ＳｒＲｕＯ３等から選ばれた少なくとも１種がそれぞれ用いられる。
続いて、図３Ｂに示すように、ハードマスク材料４８を形成する。
詳細には、上層上部電極層４７上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料４８を形成する。
続いて、図３Ｃに示すように、強誘電体メモリキャパシタ構造３０ａ，３０ｂを形成する。
詳細には、ハードマスク材料４８を用い、例えば４００℃にて、上層上部電極層４７、下層上部電極層４６、強誘電体膜４５、下部電極層４４、及び保護下地膜４３を一括エッチングする。そして、ハードマスク材料４８をウェットエッチング等で除去する。以上により、素子活性領域にプラグ４２と保護下地膜４３を介し、下部電極層４４からなる下部電極５１と、下層上部電極層４６及び上層上部電極層４７の積層構造である上部電極５２とで強誘電体膜４５を挟持してなる、強誘電体メモリキャパシタ構造３０ａ，３０ｂが完成する。ここで、図示の例では、強誘電体メモリキャパシタ構造３０ａ，３０ｂ間距離は例えば０．１８μｍ程度であり、両者が極めて近接する部分の断面を示している。
続いて、図４Ａに示すように、強誘電体メモリキャパシタ構造３０ａ，３０ｂを覆う水素拡散防止膜５３を形成した後、層間絶縁膜５４を形成する。
詳細には、先ず、強誘電体メモリキャパシタ構造３０ａ，３０ｂを覆うように、プラズマＴＥＯＳ膜３８上に金属酸化膜、例えばＡｌ酸化物（アルミナ）を材料としてスパッタ法により膜厚３０ｎｍ程度に堆積し、水素拡散防止膜５３を形成する。この水素拡散防止膜５３により、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜４５への浸入が抑止され、強誘電体膜４５へのダメージが防止される。水素拡散防止膜５３としては、アルミナの代わりに、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種を用いても良い。
次に、強誘電体膜４５に対して低ダメージとなる材料・条件、例えばＣＶＤ法により含有水分量の抑制されたＰＥ−ＴＥＯＳ−ＳｉＯを用いて、水素拡散防止膜５３を介して強誘電体メモリキャパシタ構造３０ａ，３０ｂを覆うように、ＰＥ−ＴＥＯＳ−ＳｉＯを膜厚１．４μｍ程度に堆積して層間絶縁膜５４を形成する。このとき、強誘電体メモリキャパシタ構造３０ａ，３０ｂが近接して配置されており、強誘電体膜４５に対して低ダメージとなる材料・条件で層間絶縁膜５４を形成したため、強誘電体メモリキャパシタ構造３０ａ，３０ｂ間の領域を層間絶縁膜５４で完全に埋め込むことはできず、層間絶縁膜５４内の当該領域に空隙（ボイド）５５が発生する。
ここで、強誘電体膜４５に対して低ダメージとなる条件、即ちさほど緻密ではなくとも含有水分量を抑制した状態でボイド５５の発生を容認する条件であれば、例えばＨＤＰ−ＣＶＤ法を用いて層間絶縁膜５４を形成しても良い。
続いて、図４Ｂに示すように、層間絶縁膜５４の表層を平坦化する。
詳細には、層間絶縁膜５４の表層を例えばＣＭＰ法により除去し、層間絶縁膜５４の表面を平坦化する。ここで図示のように、層間絶縁膜５４に内包されるようにボイド５５が発生した場合には、ボイド５５の上部を適宜開口させる程度に研磨除去する。このとき、層間絶縁膜５４の表面は、当該表面からボイド５５の上部が開口した状態で平坦化される。ボイド５５の開口部を５５ａと記す。
ここで、層間絶縁膜５４を形成した後に、当該層間絶縁膜５４の脱水処理及び膜質改善を目的として、層間絶縁膜５４にプラズマ処理を施しても好適である。このプラズマ処理は例えば、Ｎ２ガス種又はＮ２Ｏガス種を用いて、２００℃〜４５０℃の温度で実行する。
続いて、図４Ｃに示すように、層間絶縁膜５４上に金属酸化膜、例えばＡｌ酸化物（アルミナ）を材料として、水素拡散防止膜５６を形成する。この水素拡散防止膜５６は、水素拡散防止膜５３と同様に、強誘電体膜４５の特性劣化を防止する機能を有している。即ち、水素拡散防止膜５６により、水素拡散防止膜５３と相俟って、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜４５への浸入がより確実に抑止され、強誘電体膜４５へのダメージが防止される。水素拡散防止膜５６としては、アルミナの代わりに、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種を用いても良い。
本実施形態では、水素拡散防止膜５６を、ボイド５５の少なくとも内壁面を完全に覆う条件で層間絶縁膜５４上に形成する。水素拡散防止膜５６を上記の条件を満たすように形成することから、その形成法として被覆性に優れたＭＯ−ＣＶＤ法を用いる。ここでは、成長温度２００℃〜５００℃、圧力０．２torr〜１．０torrで、流量１０ｓｌｍでＯ２＋Ｏ３の混合ガスと、流量１００ｓｃｃｍのＴＭＡ（Ａｌ（ＣＨ３）３）とをチャンバー内へ交互に供給しながら、水素拡散防止膜５６を膜厚５０ｎｍ程度に成長させる（無ＡＬＤ（Atomic
Layer Deposition）法）。
ここで、水素拡散防止膜５６をＭＯ−ＣＶＤ法により単層膜として形成する代わりに、２層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止膜５６の材料膜を膜厚２０ｎｍ程度に堆積し、続いてＭＯ−ＣＶＤ法により水素拡散防止膜５６の材料膜を膜厚５０ｎｍ程度に堆積する。又は、先ずＭＯ−ＣＶＤ法により水素拡散防止膜５６の材料膜を膜厚５０ｎｍ程度に堆積し、続いてスパッタ法により水素拡散防止膜５６の材料膜を膜厚２０ｎｍ程度に堆積する。
後者の場合では、ＭＯ−ＣＶＤ法の材料膜によりボイド５５の少なくとも内壁が完全に覆われた状態とされ、スパッタ法の材料膜によりボイド５５の開口５５ａが確実に閉塞される。
続いて、図５Ａに示すように、水素拡散防止膜５６上を覆うキャップ絶縁膜５７を形成する。
詳細には、例えばＣＶＤ法により、シリコン酸化膜を膜厚３０ｎｍ程度に堆積し、キャップ絶縁膜５７を形成する。
上記のように水素拡散防止膜５６を形成することにより、ボイド５５の内壁は水素拡散防止膜５６により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部分は、実質的にみれば、水素拡散防止膜５６の層間絶縁膜５４上の部分に比して厚く膜材料が堆積した状態とされており、強誘電体膜４５に対する水分・水素の堅固なブロック機能を果たすことになる。そして、キャップ絶縁膜５７により、仮に前記空洞部分の上部が開口されていたとしても、ボイド５５の部分は水素拡散防止膜５６によりほぼ充填された状態で完全に密閉された状態となり、強誘電体膜４５に対する側面方向からの確実な前記ブロック機能が実現する。
続いて、図５Ｂに示すように、強誘電体メモリキャパシタ構造３０ａ，３０ｂの上部電極５２と接続されるプラグ６０を形成する。
ここでは、先ず、リソグラフィー及びドライエッチングにより、上記のプラグ（不図示）の上方に整合した部位でキャップ絶縁膜５７、水素拡散防止膜５６、層間絶縁膜５４、水素拡散防止膜５３、プラズマＴＥＯＳ膜３８、及び酸化防止膜３７をパターニングする。このパターニングにより、上記のプラグ（不図示）の表面の少なくとも一部を露出させるビア孔（不図示）を形成する。
次に、上記のビア孔（不図示）の内壁面にグルー膜を形成した後、当該ビア孔をグルー膜を介してＷで充填するプラグ（不図示）を形成する。
次に、リソグラフィー及びドライエッチングにより、強誘電体メモリキャパシタ構造３０ａ，３０ｂの上部電極５２の上方に整合した部位で、キャップ絶縁膜５７、水素拡散防止膜５６、層間絶縁膜５４、及び水素拡散防止膜５３をパターニングする。このパターニングにより、各上部電極５２の表面の一部を露出させるビア孔５８を形成する。
その後、強誘電体メモリキャパシタ構造３０ａ，３０ｂのエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。本実施形態では、強誘電体メモリキャパシタ構造３０ａ，３０ｂとプラグ４２との間に保護下地膜４３が設けられているため、この酸素アニール処理を実行してもプラグ４２の異常酸化が防止される。それと共に、保護下地膜４３によりプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の発生が抑止される。
次に、ビア孔５８の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）５９を形成する。そして、ＣＶＤ法によりグルー膜５９を介してビア孔５８を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、キャップ絶縁膜５７をストッパーとしてＷ膜及びグルー膜５９を研磨し、ビア孔５８内をグルー膜５９を介してＷで埋め込むプラグ６０を形成する。
続いて、図５Ｃに示すように、プラグ６０及び上記のプラグ（不図示）と接続される配線６４をそれぞれ形成する。
詳細には、先ず、スパッタ法により、例えばＴｉＮを膜厚６０ｎｍ程度に堆積してバリアメタル膜６１を形成する。
次に、スパッタ法により、例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層６２を形成する。
次に、スパッタ法により、例えばＴｉＮとＴｉの積層膜を膜厚７０ｎｍ程度に堆積してバリアメタル膜６３を形成する。
次に、バリアメタル膜６１、配線層６２、及びバリアメタル膜６３をリソグラフィー及びドライエッチングによりパターニングする。このパターニングにより、プラグ６０と接続される各配線６４が形成される。ここで、配線６４と同時に、上記のプラグ（不図示）と接続される配線が形成される。
しかる後、層間絶縁膜や上層配線、保護絶縁膜等の形成を経て、本実施形態によるスタック型のＦｅＲＡＭが完成する。
以上説明したように、本実施形態によれば、層間絶縁膜５４から水分や水素を発生させることなく、ボイド５５が発生しても強誘電体キャパシタ構造３０ａ，３０ｂには悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高いＦｅＲＡＭが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様にスタック型のＦｅＲＡＭの製造方法を示すが、第１の実施形態の装置構成に加え、配線の層間絶縁膜にも本発明を適用する。
第１の実施形態では説明を省略したが、強誘電体キャパシタ構造３０ａ，３０ｂの各上部電極５２と接続される配線は、例えば、各々層間絶縁膜に形成されたプラグを介して多層、例えば全体で５層に積層され、多層配線構造とされる。ここでは便宜上、配線、当該配線を覆う層間絶縁膜（水素拡散防止膜、キャップ絶縁膜）、及び上層の配線と接続されるプラグからなる構成を、各層の配線構造と称する。第１の実施形態の図５Ｃでは、この多層配線構造のうち、１層目の配線構造の配線６４が形成された様子が示されている。
本実施形態では、上記の多層配線構造のうち、最上層を除く少なくとも１層に本発明を適用する。
図６Ａ〜図７Ｃは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法のうち、その主要工程のみを示す概略断面図である。図示の例では、多層配線構造のうちの最上層を除く或る１層（５層構造であれば、５層目を除く１層目〜４層目のうちの１層）の形成工程を示している。従ってこの場合、当該或る１層が１層目の配線構造であれば、配線下にはプラグ６０等が接続されており、２層目〜４層目のうちの１層であれば、配線下にはその下層の配線構造のプラグ等が接続されている。以下では便宜上、プラグ６０等又は上記のプラグ等を含む下部構造を、単に下部構造１００として示す。
先ず、図６Ａに示すように、第１の実施形態における図６Ｃの配線６４と同様に、プラグ６０等又は上記のプラグ等と接続される配線１０４（バリアメタル膜と同様のバリアメタル膜１０１、配線層６２と同様の配線層１０２、及びバリアメタル膜６３と同様のバリアメタル膜１０３からなる）を形成する。隣接する配線１０４間距離は例えば０．１８μｍ程度であり、両者は極めて近接しているものとする。なお、上述のように、配線１０４が１層目の配線構造のものであれば、配線１０４は配線６４と同一である。
続いて、配線１０４を覆う層間絶縁膜１０５を形成する。
詳細には、強誘電体メモリキャパシタ構造３０ａ，３０ｂの強誘電体膜４５に対して低ダメージとなる材料・条件、例えばＣＶＤ法により含有水分量の抑制されたＰＥ−ＴＥＯＳ−ＳｉＯを用いて、配線１０４を覆うように下部構造１００上に層間絶縁膜１０５を形成する。このとき、各配線１０４が近接して配置されており、強誘電体膜４５に対して低ダメージとなる材料・条件で層間絶縁膜１０５を形成したため、各配線１０４間の領域を層間絶縁膜１０５で完全に埋め込むことはできず、層間絶縁膜１０５内の当該領域に空隙（ボイド）１０６が発生する。
ここで、強誘電体膜４５に対して低ダメージとなる条件、即ちさほど緻密ではなくとも含有水分量を抑制した状態でボイド１０６の発生を容認する条件であれば、例えばＨＤＰ−ＣＶＤ法を用いて層間絶縁膜１０５を形成しても良い。
続いて、図６Ｂに示すように、層間絶縁膜１０５の表層を平坦化する。
詳細には、層間絶縁膜１０５の表層を例えばＣＭＰ法により除去し、層間絶縁膜１０５の表面を平坦化する。ここで図示のように、層間絶縁膜５４に内包されるようにボイド１０６が発生した場合には、ボイド１０６の上部を適宜開口させる程度に研磨除去する。このとき、層間絶縁膜１０５の表面は、当該表面からボイド１０６の上部が開口した状態で平坦化される。ボイド１０６の開口部を１０６ａと記す。
ここで、層間絶縁膜１０５を形成した後に、当該層間絶縁膜１０５の脱水処理及び膜質改善を目的として、層間絶縁膜１０５にプラズマ処理を施しても好適である。このプラズマ処理は例えば、Ｎ２ガス種又はＮ２Ｏガス種を用いて、２００℃〜４５０℃の温度で実行する。
続いて、図６Ｃに示すように、層間絶縁膜１０５上に金属酸化膜、例えばＡｌ酸化物（アルミナ）を材料として水素拡散防止膜１０７を形成する。この水素拡散防止膜１０７は、強誘電体膜４５の特性劣化を防止する機能を有している。即ち、水素拡散防止膜１０７により、例えば外界や後工程により形成される上層の配線構造からの水分・水素の強誘電体膜４５への浸入が抑止され、強誘電体膜４５へのダメージが防止される。本実施形態では、更に水素拡散防止膜５３，５６が形成されており、水素拡散防止膜１０７により、これら水素拡散防止膜５３，５６と相俟って、水分・水素の強誘電体膜４５への浸入がより確実に抑止され、強誘電体膜４５へのダメージが防止される。水素拡散防止膜１０７としては、アルミナの代わりに、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種を用いても良い。
本実施形態では、水素拡散防止膜１０７を、ボイド１０６の少なくとも内壁面を完全に覆う条件で層間絶縁膜１０５上に形成する。水素拡散防止膜１０７を上記の条件を満たすように形成することから、その形成法として被覆性に優れたＭＯ−ＣＶＤ法を用いる。ここでは、成長温度２００℃〜５００℃、圧力０．２torr〜１．０torrで、流量１０ｓｌｍでＯ2＋Ｏ3の混合ガスと、流量１００ｓｃｃｍのＴＭＡ（Ａｌ（ＣＨ3）3）とをチャンバー内へ交互に供給しながら、水素拡散防止膜１０７を膜厚５０ｎｍ程度に成長させる（ＡＬＤ（Atomic Layer Deposition）法）。
ここで、水素拡散防止膜１０７をＭＯ−ＣＶＤ法により単層膜として形成する代わりに、２層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止膜１０７の材料膜を膜厚２０ｎｍ程度に堆積し、続いてＭＯ−ＣＶＤ法により水素拡散防止膜１０７の材料膜を膜厚５０ｎｍ程度に堆積する。又は、先ずＭＯ−ＣＶＤ法により水素拡散防止膜１０７の材料膜を膜厚５０ｎｍ程度に堆積し、続いてスパッタ法により水素拡散防止膜１０７の材料膜を膜厚２０ｎｍ程度に堆積する。
後者の場合では、ＭＯ−ＣＶＤ法の材料膜によりボイド１０６の少なくとも内壁が完全に覆われた状態とされ、スパッタ法の材料膜によりボイド１０６の開口１０６ａが確実に閉塞される。
続いて、図７Ａに示すように、水素拡散防止膜１０７上を覆うキャップ絶縁膜１０８を形成する。
詳細には、例えばＣＶＤ法により、シリコン酸化膜を膜厚３０ｎｍ程度に堆積し、キャップ絶縁膜１０８を形成する。
上記のように水素拡散防止膜１０７を形成することにより、ボイド１０６の内壁は水素拡散防止膜１０７により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部分は、実質的にみれば、水素拡散防止膜１０７の層間絶縁膜１０５上の部分に比して厚く膜材料が堆積した状態とされており、強誘電体膜４５に対する水分・水素の堅固なブロック機能を果たすことになる。そして、キャップ絶縁膜１０８により、仮に前記空洞部分の上部が開口されていたとしても、ボイド１０６の部分は水素拡散防止膜１０７によりほぼ充填された状態で完全に密閉された状態となり、強誘電体膜４５に対する側面方向からの確実な前記ブロック機能が実現する。
続いて、図７Ｂに示すように、配線１０４の表面の一部を露出させるビア孔１１１を形成する。
詳細には、リソグラフィー及びドライエッチングにより、配線１０４の上方に整合した部位で、キャップ絶縁膜１０８、水素拡散防止膜１０７、及び層間絶縁膜１０５をパターニングする。このパターニングにより、各配線１０４の表面の一部を露出させるビア孔１１１を形成する。
続いて、図７Ｃに示すように、配線１０４と接続されるプラグ１１３を形成する。
詳細には、ビア孔１１１の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）１１２を形成する。そして、ＣＶＤ法によりグルー膜１１２を介してビア孔１１１を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単膜又は積層膜、ここではＷ膜を形成する。その後、キャップ絶縁膜１０８をストッパーとしてＷ膜及びグルー膜１１２を研磨し、ビア孔１１１内をグルー膜１１２を介してＷで埋め込むプラグ１１３を形成する。
以上により、配線１０４、層間絶縁膜１０５、水素拡散防止膜１０７、キャップ絶縁膜１０８、及びプラグ１１３からなる配線構造１１０が完成する。
以上説明したように、本実施形態によれば、層間絶縁膜５４，１０５から水分や水素を発生させることなく、ボイド５５，１０６が発生しても強誘電体キャパシタ構造３０ａ，３０ｂには悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高いＦｅＲＡＭが実現する。
なお、本実施形態では、第１の実施形態の装置構成に加えて、多層配線構造を構成する配線構造のうちの少なくとも１層である配線構造１１０に本発明を適用した場合について例示したが、工程数を削減することを考慮して、配線構造１１０のみに本発明を適用するようにしても良い。この場合、強誘電体メモリキャパシタ構造３０ａ，３０ｂの層間絶縁膜５４を例えばＨＤＰ−ＣＶＤ法により、可及的にボイドが発生しない条件で形成し、その後に上述のように配線構造１１０を形成する。この場合でも、層間絶縁膜５４，１０５の双方に本発明を適用した場合に比べれば劣るものの、高いキャパシタ特性を保持し、信頼性の高いＦｅＲＡＭを実現させることができる。
（変形例）
以下、第２の実施形態の変形例について説明する。本例では、第２の実施形態の装置構成に加え、多層配線構造の最上層の配線構造にも本発明を適用する。
図８Ａ〜図８Ｃは、第２の実施形態の変形例によるスタック型のＦｅＲＡＭの製造方法のうち、その主要工程のみを示す概略断面図である。図示の例では、多層配線構造のうちの最上層の配線構造の形成工程を示している。以下では便宜上、最上層の配線構造の下部構造を、単に下部構造２００として示す。
先ず、図８Ａに示すように、第１の実施形態における図６Ｃの配線６４と同様に、プラグ１１３等と接続される配線１２４（バリアメタル膜と同様のバリアメタル膜１２１、配線層６２と同様の配線層１２２、及びバリアメタル膜６３と同様のバリアメタル膜１２３からなる）を形成する。隣接する配線１０４は近接しているものの、下層の配線構造の配線間距離（例えば、隣接する配線１０４間距離）ほど近接するものではない。
続いて、配線１２４を覆う層間絶縁膜１２５を形成する。
詳細には、強誘電体膜４５に対して低ダメージとなる材料・条件、例えばＣＶＤ法により含有水分量の抑制されたＰＥ−ＴＥＯＳ−ＳｉＯを用いて、配線１２４を覆うように下部構造２００上に層間絶縁膜１２５を形成する。このとき、各配線１２４が近接して配置されており、強誘電体メモリキャパシタ構造３０ａ，３０ｂの強誘電体膜４５に対して低ダメージとなる材料・条件で層間絶縁膜１２５を形成したため、各配線１２４間の領域を層間絶縁膜１２５で完全に埋め込むことはできず、層間絶縁膜１２５内の当該領域に空隙１２６が発生する。
通常、最上層の層間絶縁膜は平坦化しない。そこで本例では、層間絶縁膜１２５を成膜した状態で、空隙１２６の上部が開口する条件（言わば、隣接する配線１２４間の領域を完全に埋め込み空隙を層間絶縁膜１２５内に閉じ込めない条件）で、当該層間絶縁膜１２５を形成する。空隙１２６の開口部を１２６ａと記す。
ここで、強誘電体膜４５に対して低ダメージとなる条件、即ちさほど緻密ではなくとも含有水分量を抑制した状態で空隙１２６の発生を容認する条件であれば、例えばＨＤＰ−ＣＶＤ法を用いて層間絶縁膜１２５を形成しても良い。
ここで、層間絶縁膜１０５を形成した後に、当該層間絶縁膜１０５の脱水処理及び膜質改善を目的として、層間絶縁膜１０５にプラズマ処理を施しても好適である。このプラズマ処理は例えば、Ｎ２ガス種又はＮ２Ｏガス種を用いて、２００℃〜４５０℃の温度で実行する。
続いて、図８Ｂに示すように、層間絶縁膜１２５上に金属酸化膜、例えばＡｌ酸化物（アルミナ）を材料として水素拡散防止膜１２７を形成する。この水素拡散防止膜１０７は、強誘電体膜４５の特性劣化を防止する機能を有している。即ち、水素拡散防止膜１２７により、例えば外界からの水分・水素の強誘電体膜４５への浸入が抑止され、強誘電体膜４５へのダメージが防止される。本実施形態では、更に水素拡散防止膜５３，５６，１０７が形成されており、水素拡散防止膜１２７により、これら水素拡散防止膜５３，５６，１０７と相俟って、水分・水素の強誘電体膜４５への浸入がより確実に抑止され、強誘電体膜４５へのダメージが防止される。水素拡散防止膜１２７としては、アルミナの代わりに、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、及びＺｒ酸化物から選ばれた一種を用いても良い。
本例では、水素拡散防止膜１２７を、空隙１２６の少なくとも内壁面を完全に覆う条件で層間絶縁膜１２５上に形成する。水素拡散防止膜１２７を上記の条件を満たすように形成することから、その形成法として被覆性に優れたＭＯ−ＣＶＤ法を用いる。ここでは、成長温度２００℃〜５００℃、圧力０．２torr〜１．０torrで、流量１０ｓｌｍでＯ2＋Ｏ3の混合ガスと、流量１００ｓｃｃｍのＴＭＡ（Ａｌ（ＣＨ3）3）とをチャンバー内へ交互に供給しながら、水素拡散防止膜１２７を膜厚５０ｎｍ程度に成長させる（ＡＬＤ（Atomic Layer Deposition）法）。
ここで、水素拡散防止膜１２７をＭＯ−ＣＶＤ法により単層膜として形成する代わりに、２層膜として形成しても良い。この場合、例えば先ずスパッタ法により水素拡散防止膜１２７の材料膜を膜厚２０ｎｍ程度に堆積し、続いてＭＯ−ＣＶＤ法により水素拡散防止膜１２７の材料膜を膜厚５０ｎｍ程度に堆積する。又は、先ずＭＯ−ＣＶＤ法により水素拡散防止膜１２７の材料膜を膜厚５０ｎｍ程度に堆積し、続いてスパッタ法により水素拡散防止膜１２７の材料膜を膜厚２０ｎｍ程度に堆積する。
後者の場合では、ＭＯ−ＣＶＤ法の材料膜により空隙１２６の少なくとも内壁が完全に覆われた状態とされ、スパッタ法の材料膜により空隙１２６の開口１２６ａが確実に閉塞される。
続いて、図８Ｃに示すように、水素拡散防止膜１２７上を覆うカバー膜１２８を形成する。
詳細には、例えばＰＥ−ＣＶＤ法により、シリコン窒化膜を膜厚３０ｎｍ程度に堆積し、カバー膜１２８を形成する。
上記のように水素拡散防止膜１２７を形成することにより、空隙１２６の内壁は水素拡散防止膜１２７により覆われ、若干の空洞部分が残るとしても殆ど閉塞する。この閉塞部分は、実質的にみれば、水素拡散防止膜１２７の層間絶縁膜１２５上の部分に比して厚く膜材料が堆積した状態とされており、強誘電体膜４５に対する水分・水素の堅固なブロック機能を果たすことになる。そして、カバー膜１２８により、仮に前記空洞部分の上部が開口されていたとしても、空隙１２６の部分は水素拡散防止膜１２７によりほぼ充填された状態で完全に密閉された状態となり、強誘電体膜４５に対する側面方向からの確実な前記ブロック機能が実現する。
以上により、配線１２４、層間絶縁膜１２５、水素拡散防止膜１２７、及びカバー膜１２８からなる最上層の配線構造１３０が完成する。
以上説明したように、本例によれば、層間絶縁膜５４，１０５，１２５から水分や水素を発生させることなく、空隙５５，１０６，１２６が発生しても強誘電体キャパシタ構造３０ａ，３０ｂには悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高いＦｅＲＡＭが実現する。
なお、本例では、第２の実施形態の装置構成に加えて、多層配線構造を構成する配線構造のうちの最上層の配線構造１３０に本発明を適用した場合について例示したが、工程数を削減することを考慮して、以下のように実行しても良い。
（１）第１の実施形態に加えて、配線構造１３０のみに本発明を適用する。
（２）配線構造１１０，１３０のみに本発明を適用する。
（３）配線構造１３０のみに本発明を適用する。
（１）では、強誘電体メモリキャパシタ構造３０ａ，３０ｂの層間絶縁膜５４上に第１の実施形態に従って水素拡散防止膜５６等を形成した後、配線構造１１０の層間絶縁膜１０５を同様に、ＨＤＰ−ＣＶＤ法により、可及的に空隙が発生しない条件で形成する。しかる後、上述のように配線構造１３０を形成する。
（２）では、強誘電体メモリキャパシタ構造３０ａ，３０ｂの層間絶縁膜５４を例えばＨＤＰ−ＣＶＤ法により、可及的に空隙が発生しない条件で形成した後、上述のように配線構造１１０，１３０を順次形成する。
（３）では、強誘電体メモリキャパシタ構造３０ａ，３０ｂの層間絶縁膜５４を例えばＨＤＰ−ＣＶＤ法により、可及的に空隙が発生しない条件で形成した後、配線構造１１０の層間絶縁膜１０５を同様に、ＨＤＰ−ＣＶＤ法により、可及的に空隙が発生しない条件で形成する。しかる後、上述のように配線構造１３０を形成する。
（１）〜（３）の手法でも、層間絶縁膜５４，１０５，１２５の全てに本発明を適用した場合に比べれば劣るものの、高いキャパシタ特性を保持し、信頼性の高いＦｅＲＡＭを実現させることができる。
本発明によれば、（第１及び第２の）層間絶縁膜から水分や水素を発生させることなく、空隙が発生してもキャパシタ構造には悪影響を及ぼすことなく高いキャパシタ特性を確実に保持し、信頼性の高い半導体装置が実現する。

Claims (12)

  1. 半導体基板と、
    前記半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持してなるキャパシタ構造と、
    前記キャパシタ構造を覆う第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止する第１の水素拡散防止膜と
    を含み、
    前記第１の層間絶縁膜の表層部分には第１の空隙があり、前記第１の空隙の上部が前記第１の層間絶縁膜の表面から開口した状態とされており、
    前記第１の水素拡散防止膜は、前記第１の空隙の少なくとも内壁面上に形成され、かつ、前記第１の空隙上に閉塞部分を有することを特徴とする半導体装置。
  2. 前記第１の水素拡散防止膜は、Ａｌ酸化物，Ａｌ窒化物，Ｔａ酸化物，Ｔａ窒化物，Ｔｉ酸化物，及びＺｒ酸化物よりなる群から選ばれた１種を材料として形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の層間絶縁膜は、その上面が平坦化されており、
    当該平坦化により前記第１の空隙の上部が前記第１の層間絶縁膜の表面から開口した状態とされていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の層間絶縁膜は、含有水分量の抑制されたＰＥ−ＴＥＯＳ−ＳｉＯからなることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１の水素拡散防止膜上に形成されたキャップ絶縁膜を更に含むことを特徴とする請求項１に記載の半導体装置。
  6. 前記第１の水素拡散防止膜の上方に形成された配線と、
    前記配線を覆う第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成された、前記キャパシタ構造の特性劣化を防止する第２の水素拡散防止膜と
    を更に含み、
    前記第２の層間絶縁膜の表層部分には第２の空隙が発生し、前記第２の空隙の上部が前記第２の層間絶縁膜の表面から開口した状態とされており、
    前記第２の水素拡散防止膜は、前記第２の空隙の少なくとも内壁面を覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
  7. 半導体基板の上方に、下部電極と上部電極とにより強誘電体を材料とするキャパシタ膜を挟持してなるキャパシタ構造を形成する工程と、
    前記キャパシタ構造を覆うように第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜の表層部分に発生した第１の空隙の上部を、前記第１の層間絶縁膜の表面から開口させる工程と、
    前記第１の層間絶縁膜上に、前記第１の空隙の少なくとも内壁面を覆いつつ、前記第１の空隙を閉塞するように、前記キャパシタ構造の特性劣化を防止する第１の水素拡散防止膜を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  8. 前記第１の水素拡散防止膜を、Ａｌ酸化物，Ａｌ窒化物，Ｔａ酸化物，Ｔａ窒化物，Ｔｉ酸化物，及びＺｒ酸化物よりなる群から選ばれた１種を材料として形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１の水素拡散防止膜を、ＭＯ−ＣＶＤ法により形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. ＭＯ−ＣＶＤ法により下層を成膜する工程と、スパッタ法により上層を成膜する工程とを任意の順序で行って、前記第１の水素拡散防止膜を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記第１の空隙の上部を前記第１の層間絶縁膜の表面から開口させる工程では、前記第１の層間絶縁膜の上面を平坦化し、当該平坦化により前記第１の空隙の上部が前記第１の層間絶縁膜の表面から開口した状態とすることを特徴とする請求項７に記載の半導体装置の製造方法。
  12. 前記第１の水素拡散防止膜の上方に配線を形成する工程と、
    前記配線を覆うように、第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜の表層部分に発生した第２の空隙の上部を、前記第２の層間絶縁膜の表面から開口させる工程と、
    前記第２の層間絶縁膜上に、前記第２の空隙の少なくとも内壁面を覆うように、前記キャパシタ構造の特性劣化を防止する第２の水素拡散防止膜を形成する工程と
    を更に含むことを特徴とする請求項７に記載の半導体装置の製造方法。
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