JP4661006B2 - 強誘電体型不揮発性半導体メモリ及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ(所謂FERAM)及びその製造方法に関する。
【0002】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ(以下、不揮発性メモリと略称する場合がある)は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【0003】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセル(キャパシタ部)と選択用トランジスタ(スイッチング用トランジスタ)とから構成されている。メモリセル(キャパシタ部)は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書き込みや読み出しは、図30に示す強誘電体のP−Eヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は自発分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき+Pr、マイナス方向の外部電界が印加されたとき−Prとなる。ここで、残留分極が+Prの状態(図30の「D」参照)の場合を「0」とし、残留分極が−Prの状態(図30の「A」参照)の場合を「1」とする。
【0004】
「1」あるいは「0」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図30の「C」の状態となる。このとき、データが「0」であれば、強誘電体層の分極状態は、「D」から「C」の状態に変化する。一方、データが「1」であれば、強誘電体層の分極状態は、「A」から「B」を経由して「C」の状態に変化する。データが「0」の場合には、強誘電体層の分極反転は生じない。一方、データが「1」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセル(キャパシタ部)の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を0にすると、データが「0」のときでも「1」のときでも、強誘電体層の分極状態は図30の「D」の状態となってしまう。即ち、読み出し時、データ「1」は、一旦、破壊されてしまう。それ故、データが「1」の場合、マイナス方向の外部電界を印加して、「D」、「E」という経路で「A」の状態とし、データ「1」を再度書き込む。
【0005】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第4873664号において、S.Sheffiledらが提案したものである。この不揮発性メモリは、図31に回路図を示すように、2つの不揮発性メモリセルから構成されている。尚、図31において、1つの不揮発性メモリを点線で囲った。各不揮発性メモリは、例えば、選択用トランジスタTR11,TR12、メモリセル(キャパシタ部)FC11,FC12から構成されている。
【0006】
尚、2桁あるいは3桁の添字、例えば添字「11」は、本来、添字「1,1」と表示すべき添字であり、例えば「111」は、本来、添字「1,1,1」と表示すべき添字であるが、表示の簡素化のため、2桁あるいは3桁の添字で表示する。また、添字「M」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「m」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「N」を、例えば選択用トランジスタやメモリユニットを総括的に表示する場合に使用し、添字「n」を、例えば選択用トランジスタやメモリユニットを個々に表示する場合に使用する。
【0007】
そして、それぞれのメモリセルに相補的なデータを書き込むことにより、1ビットを記憶する。図31において、符号「WL」はワード線を示し、符号「BL」はビット線を示し、符号「PL」はプレート線を意味する。1つの不揮発性メモリに着目すると、ワード線WL1は、ワード線デコーダ/ドライバWDに接続されている。また、ビット線BL1,BL2は、センスアンプSAに接続されている。更には、プレート線PL1は、プレート線デコーダ/ドライバPDに接続されている。
【0008】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線WL1を選択し、更には、プレート線PL1を駆動すると、相補的なデータが、対となったメモリセル(キャパシタ部)FC11,FC12から選択用トランジスタTR11,TR12を介して対となったビット線BL1,BL2に電圧(ビット線電位)として現れる。かかる対となったビット線BL1,BL2の電圧(ビット線電位)を、センスアンプSAで検出する。
【0009】
このような不揮発性メモリをスタック型不揮発性メモリから構成した場合の、スタック型不揮発性メモリの模式的な一部断面図を図32に示す。このスタック型不揮発性メモリは、半導体基板10に形成された選択用トランジスタと、全面に形成された絶縁層216と、絶縁層216上に形成された下部電極221と、下部電極221上に形成された強誘電体層222と、強誘電体層222上に形成された上部電極223と、選択用トランジスタの一方のソース/ドレイン領域14Aと下部電極221とを電気的に接続する接続孔218から構成されている。接続孔218は、絶縁層216に形成された開口部内をポリシリコンやタングステンといった導電材料で埋め込むことによって形成される。接続孔218を形成した後、下部電極221、強誘電体層222、上部電極223の形成を順次行う。図中、参照番号11は素子分離領域、参照番号12はゲート絶縁膜、参照番号13はゲート電極、参照番号14Bはビット線BLと接続された他方のソース/ドレイン領域、参照番号224はプレート線、参照番号226Aはパッシベーション膜である。
【0010】
強誘電体層222を構成する強誘電体材料として、ペロブスカイト構造を有する酸化物[例えば、Pb(Zr,Ti)O3、(Ba,Sr)TiO3等]や、ビスマス系層状ペロブスカイト構造を有する酸化物[例えば、Bi2Sr(Ta,Nb)2O9、(Bi,La)4Ti3O12等]が使用されている。そして、良好な特性を得るためには、高温での酸化熱処理を行い、酸素欠損の無い強誘電体層222を形成する必要がある。
【0011】
【発明が解決しようとする課題】
しかしながら、酸化熱処理を行ったとき、下部電極221を構成する材料の原子と接続孔218を構成する導電材料の原子とが相互拡散したり、これらの材料が酸化され、不揮発性メモリの信頼性の低下、導通不良等が発生する場合がある。尚、このような原子の相互拡散を、以下、単に、相互拡散と表現する。
【0012】
相互拡散防止のため、例えば、TiNやTiAlN等から構成されたバリア層を下部電極221と接続孔218との間に形成することが検討され、あるいは又、酸化防止のため、下部電極221を構成する材料を、高温酸化雰囲気でも安定であり、しかも、酸素バリア性を有するIrやIrO2、SrRuO3等の白金族材料あるいはその酸化物から構成することが検討されている。しかしながら、いずれにせよ、下部電極221の構造が複雑になり、下部電極221に要求される厚さが厚くなるのみならず、下部電極221を白金族材料から構成する場合、バリア層と下部電極221との間の密着性の問題が新たに生じ、また、下部電極221を酸化物から構成する場合、下部電極221形成時のバリア層の酸化の問題が残る等、高い信頼性を有する不揮発性メモリの製造技術が確立されているとは云い難い。
【0013】
このような現状のため、模式的な一部断面図を図33に示すプレーナ型不揮発性メモリが一般に採用している。このプレーナ型不揮発性メモリにあっては、選択用トランジスタの形成、絶縁層216の形成、絶縁層216上への下部電極221の形成、酸化熱処理を含む強誘電体層222の形成を行った後、全面にパッシベーション膜226Aを形成し、その後、パッシベーション膜226A及び絶縁層216に開口部を形成し、選択用トランジスタの一方のソース/ドレイン領域14Aと下部電極221とを接続孔228A,228B及び配線229で接続する。
【0014】
しかしながら、プレーナ型不揮発性メモリは、構造上、集積度を高めることが困難であるといった問題を有する。
【0015】
特開平9−116107号公報には、1つの選択用トランジスタに並列に複数のメモリセルが接続された構造を有する不揮発性メモリが開示されている。しかしながら、この特許公開公報に開示された不揮発性メモリにおいては、基本的に、局所酸化膜上(素子分離領域上)に複数のメモリセルが形成されている。それ故、選択用トランジスタと素子分離領域の面積が集積化の限界を決めており、一層の高集積化に対応し難いといった問題を有する。また、1つの選択用トランジスタに並列に複数のメモリセルが接続された構造を有する不揮発性メモリにおいて、複数のメモリセルを選択用トランジスタの上方に絶縁層を介して形成した場合、スタック型不揮発性メモリと同様の問題が生じる場合がある。
【0016】
従って、本発明の目的は、強誘電体層を形成する際の高温での酸化熱処理によっても信頼性が低下することのない構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法を提供することにある。
【0017】
【課題を解決するための手段】
上記の目的を達成するための本発明の強誘電体型不揮発性半導体メモリの製造方法は、
(A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリの製造方法であって、
(a)選択用トランジスタを形成する工程と、
(b)全面に絶縁層を形成する工程と、
(c)パターニングされた第1の電極を絶縁層上に形成する工程と、
(d)少なくとも第1の電極上に強誘電体層を形成する工程と、
(e)一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成する工程と、
(f)強誘電体層上に第2の電極を形成する工程、
を具備することを特徴とする。尚、この本発明の強誘電体型不揮発性半導体メモリの製造方法を、便宜上、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリの製造方法と呼ぶ。
【0018】
尚、工程(e)と工程(f)の順序を逆とすることもでき、係る態様も本発明の第1の態様に係る強誘電体型不揮発性半導体メモリの製造方法に包含される。
【0019】
本発明の第1の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記接続部は、絶縁層に形成された接続孔、及び、第1の電極の側部又は頂面まで延在した該接続孔の頂部から成る構成とすることができる。
【0020】
本発明の強誘電体型不揮発性半導体メモリの製造方法にあっては、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
前記工程(b)は、全面に下層絶縁層を形成した後、下層絶縁層上に、一方のソース/ドレイン領域と電気的に接続された中間配線層を形成し、次いで、下層絶縁層及び中間配線層上に上層絶縁層を形成する工程から成り、
前記工程(e)においては、一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成する代わりに、中間配線層と第1の電極とを電気的に接続する接続部を形成する構成とすることもできる。このような本発明の強誘電体型不揮発性半導体メモリの製造方法を、便宜上、本発明の第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法と呼ぶ。
【0021】
本発明の第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、
一方のソース/ドレイン領域と中間配線層との電気的な接続は、下層絶縁層に形成された第1の接続孔によってなされ、
前記接続部は、上層絶縁層に形成された第2の接続孔、及び、第1の電極の側部又は頂面まで延在した該第2の接続孔の頂部から成る構成とすることができる。
【0022】
本発明の第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、中間配線層と第1の電極との間の相互拡散防止のために、中間配線層の上面に、例えば、TiNやWN、TaN、TiAlNから成る拡散障壁層を形成してもよい。
【0023】
上記の目的を達成するための本発明の第1の態様に係る強誘電体型不揮発性半導体メモリは、
(A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
選択用トランジスタの一方のソース/ドレイン領域と第1の電極とは、絶縁層に形成された接続孔、及び、第1の電極の側部又は頂面まで延在した該接続孔の頂部を介して電気的に接続されていることを特徴とする。
【0024】
上記の目的を達成するための本発明の第2の態様に係る強誘電体型不揮発性半導体メモリは、
(A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
下層絶縁層上に中間配線層が形成され、
選択用トランジスタの一方のソース/ドレイン領域と中間配線層とは、下層絶縁層に形成された第1の接続孔を介して電気的に接続され、
第1の電極と中間配線層とは、上層絶縁層に形成された第2の接続孔、及び、第1の電極の側部又は頂面まで延在した該第2の接続孔の頂部を介して電気的に接続されていることを特徴とする。
【0025】
本発明の第2の態様に係る強誘電体型不揮発性半導体メモリにあっては、中間配線層と第1の電極との間の相互拡散防止のために、中間配線層の上面に、例えば、TiNやWN、TaN、TiAlNから成る拡散障壁層を形成してもよい。
【0026】
本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法、あるいは又、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリ(以下、これらを総称して、単に本発明と呼ぶ)にあっては、
ビット線と、
M個(但し、M≧2)のメモリセルから構成されたメモリユニットと、
M本のプレート線、
を更に備え、
メモリユニットは絶縁層上に形成されており、
メモリユニットにおいて、メモリセルの第1の電極は共通であり、該共通の第1の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、第m番目のプレート線に接続されている構成とすることができる。尚、このような構成を、便宜上、第1の構成の不揮発性メモリと呼ぶ。
【0027】
あるいは又、本発明にあっては、
ビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個(但し、N≧2)のメモリユニットと、
M×N本のプレート線、
を更に備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、該共通の第1の電極は、選択用トランジスタを介してビット線に接続され、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、第[(n−1)M+m]番目のプレート線に接続されている構成とすることができる。尚、このような構成を、便宜上、第2の構成の不揮発性メモリと呼ぶ。
【0028】
あるいは又、本発明にあっては、
ビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個(但し、N≧2)のメモリユニットと、
M本のプレート線、
を更に備え、
選択用トランジスタをN個備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおける共通の第1の電極は、第n番目の選択用トランジスタを介してビット線に接続され、
第n層目のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、メモリユニット間で共通とされた第m番目のプレート線に接続されている構成とすることができる。尚、このような構成を、便宜上、第3の構成の不揮発性メモリと呼ぶ。
【0029】
あるいは又、本発明にあっては、
N本(但し、N≧2)のビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個のメモリユニットと、
M本のプレート線、
を更に備え、
選択用トランジスタをN個備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおける共通の第1の電極は、第n番目の選択用トランジスタを介して第n番目のビット線に接続され、
第n層目のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、メモリユニット間で共通とされた第m番目のプレート線に接続されている構成とすることができる。尚、このような構成を、便宜上、第4の構成の不揮発性メモリと呼ぶ。
【0030】
第2の構成〜第4の構成の不揮発性メモリにあっては、第1層目のメモリユニットを構成するメモリセルの構造に、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法、あるいは又、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリを適することができる。一方、2層目からN層目までのメモリユニットを構成するメモリセルに、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリの製造方法、あるいは又、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリを適することができる。即ち、2層目からN層目までのメモリユニットを構成するメモリセルを、
▲1▼全面に層間絶縁層を形成する工程
▲2▼パターニングされた第1の電極を層間絶縁層上に形成する工程
▲3▼少なくとも第1の電極上に強誘電体層を形成する工程
▲4▼一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成する工程
▲5▼強誘電体層上に第2の電極を形成する工程
によって製造することができる。尚、工程▲4▼と工程▲5▼の順序を逆にすることもできる。
【0031】
尚、この場合、接続部は、層間絶縁層に形成された接続孔、及び、第1の電極の側部又は頂面まで延在した該接続孔の頂部から成る構成とすることができる。ここで、層間絶縁層に形成された接続孔は、絶縁層に形成された接続孔の上に形成することが構造の簡素化といった観点から望ましい。
【0032】
第1の構成〜第4の構成に係る不揮発性メモリにおいては複数のメモリセルに1つの選択用トランジスタを共有させ、しかも、第2の構成〜第4の構成に係る不揮発性メモリにおいてはメモリユニットを積層構造とすることにより、半導体基板表面を占有するトランジスタの数に制約されることが無くなり、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。尚、ロー方向のアドレス選択は選択用トランジスタとプレート線とによって構成された二次元マトリクスにて行う。例えば、8個の選択用トランジスタとプレート線8本とでロー・アドレスの選択単位を構成すれば、16個のデコーダ/ドライバ回路で、例えば、64ビットのメモリセルを選択することができる。従って、強誘電体型不揮発性半導体メモリの集積度が従来と同等でも、記憶容量は4倍とすることができる。また、アドレス選択における周辺回路や駆動配線数を削減することができる。
【0033】
第1の構成〜第4の構成に係る不揮発性メモリにおいては、M≧2を満足すればよく、実際的なMの値として、例えば、2のべき数(2,4,8,16・・・)を挙げることができる。また、第2の構成〜第4の構成に係る不揮発性メモリにおいては、N≧2を満足すればよく、実際的なNの値として、例えば、2のべき数(2,4,8・・・)を挙げることができる。
【0034】
第1の電極が共通である構造として、具体的には、ストライプ状の第1の電極を形成し、かかるストライプ状の第1の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第1の電極と強誘電体層と第2の電極の重複領域がメモリセルに相当する。第1の電極が共通である構造として、その他、第1の電極の所定の領域及びその近傍の絶縁層上に、それぞれの強誘電体層が形成され、強誘電体層上に第2の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。強誘電体層を得るために、強誘電体薄膜をパターニングしてもよいし、パターニングしなくともよい。また、プレート線は、第2の電極から延在している構成とすることもできるし、第2の電極とは別途に形成され、第2の電極と接続された構成とすることもできる。後者の場合、プレート線を構成する配線材料として、例えばアルミニウムやアルミニウム系合金を例示することができる。
【0035】
第1の電極は、周りを絶縁層で埋め込まれた構造、即ち、所謂ダマシン構造を有していることが、強誘電体層を平坦な下地上、即ち、第1の電極及び絶縁層上に形成することができるが故に、各層の平坦化を図ることができ、一層容易にメモリセルあるいはメモリユニットの多層化を達成することができるといった観点から好ましい。ここで、絶縁層の頂面と、第1の電極の頂面とは、同一平面内にあってもよいし、絶縁層から第1の電極の頂面が突出した状態、あるいは、絶縁層から第1の電極の頂面が沈んだ状態であってもよい。
【0036】
第1の電極上に強誘電体層を形成した後、一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成する際、強誘電体層が多結晶粒から構成されている場合、接続部を構成する導電材料が結晶粒界に入り込み、強誘電体層内部で短絡が発生する虞がある。このような場合には、第1の電極上に強誘電体層を形成した後、強誘電体層上に保護層を形成し、一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を導電材料から形成した後、保護層及びその上の導電材料を、例えば、化学的機械的研磨法(CMP法)やエッチバック法に基づき除去すればよい。
【0037】
強誘電体型不揮発性半導体メモリにおける強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Bi系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Bi系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン(O等)元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Bi系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式(Bi2O2)2+(Am-1BmO3m+1)2-で表すことができる。ここで、「A」は、Bi、Pb、Ba、Sr、Ca、Na、K、Cd等の金属から構成された群から選択された1種類の金属を表し、「B」は、Ti、Nb、Ta、W、Mo、Fe、Co、Crから成る群から選択された1種類、若しくは複数種の任意の比率による組み合わせを表す。また、mは1以上の整数である。
【0038】
あるいは又、強誘電体層を構成する材料は、
(BiX,Sr1-X)2(SrY,Bi1-Y)(TaZ,Nb1-Z)2Od 式(1)
(但し、0.9≦X≦1.0、0.7≦Y≦1.0、0≦Z≦1.0、8.7≦d≦9.3)で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
BiXSrYTa2Od 式(2)
(但し、X+Y=3、0.7≦Y≦1.3、8.7≦d≦9.3)で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式(1)若しくは式(2)で表される結晶相を主たる結晶相として85%以上含んでいることが一層好ましい。尚、式(1)中、(BiX,Sr1-X)の意味は、結晶構造における本来Biが占めるサイトをSrが占め、このときのBiとSrの割合がX:(1−X)であることを意味する。また、(SrY,Bi1-Y)の意味は、結晶構造における本来Srが占めるサイトをBiが占め、このときのSrとBiの割合がY:(1−Y)であることを意味する。式(1)若しくは式(2)で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Biの酸化物、TaやNbの酸化物、Bi、TaやNbの複合酸化物が若干含まれている場合もあり得る。
【0039】
あるいは又、強誘電体層を構成する材料は、
BiX(Sr,Ca,Ba)Y(TaZ,Nb1-Z)2Od 式(3)
(但し、1.7≦X≦2.5、0.6≦Y≦1.2、0≦Z≦1.0、8.0≦d≦10.0)で表される結晶相を含んでいてもよい。尚、「(Sr,Ca,Ba)」は、Sr、Ca及びBaから構成された群から選択された1種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Bi2SrTa2O9、Bi2SrNb2O9、Bi2BaTa2O9、Bi2Sr(Ta,Nb)2O9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Bi4SrTi4O15、Bi3TiNbO9、Bi3TiTaO9、Bi4Ti3O12、Bi2PbTa2O9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【0040】
あるいは又、強誘電体層を構成する材料として、PbTiO3、ペロブスカイト型構造を有するPbZrO3とPbTiO3の固溶体であるチタン酸ジルコン酸鉛[PZT,Pb(Zr1-y,Tiy)O3(但し、0<y<1)]、PZTにLaを添加した金属酸化物であるPLZT、あるいはPZTにNbを添加した金属酸化物であるPNZTといったPZT系化合物を挙げることができる。
【0041】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、使用する強誘電体材料に応じた強誘電体薄膜の酸化熱処理を行い、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、MOCVD法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング(RIE)法にて行うことができる。
【0042】
本発明において、第1の電極及び第2の電極は、白金族から選択された少なくとも1種類の金属、あるいは、その酸化物から構成され、あるいは又、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)及びレニウム(Re)から成る群から選択された少なくとも1種類の金属、あるいは、その酸化物から構成されていることが望ましく、具体的には、例えば、Ir、IrO2-X、IrO2-X/Ir、Ir/IrO2-X、SrIrO3、Ru、RuO2-X、SrRuO3、Pt、Pt/IrO2-X、Pt/RuO2-X、Pd、Pt/Tiの積層構造、Pt/Taの積層構造、Pt/Ti/Taの積層構造を例示することができ、あるいは又、La0.5Sr0.5CoO3(LSCO)、Pt/LSCOの積層構造、YBa2Cu3O7を挙げることができる。ここで、Xの値は、0≦X<2である。尚、積層構造においては、「/」の前に記載された材料が上層を構成し、「/」の後ろに記載された材料が下層を構成する。第1の電極と第2の電極は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第1の電極あるいは第2の電極を形成するためには、第1の電極を構成する第1の導電材料層あるいは第2の電極を構成する第2の導電材料層を形成した後の工程において、第1の導電材料層あるいは第2の導電材料層をパターニングすればよい。第1の導電材料層あるいは第2の導電材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、MOCVD法、あるいはパルスレーザアブレーション法といった第1の導電材料層や第2の導電材料層を構成する材料に適宜適した方法にて行うことができる。また、第1の導電材料層や第2の導電材料層のパターニングは、例えばイオンミーリング法やRIE法、化学的機械的研磨法(CMP法)にて行うことができる。
【0043】
本発明において、絶縁層や層間絶縁層を構成する材料として、酸化シリコン(SiO2)、窒化シリコン(SiN)、SiON、SOG、NSG、BPSG、PSG、BSGあるいはLTOを例示することができる。
【0044】
接続部や接続孔は、強誘電体層の形成時の酸化熱処理温度(一般的に、600゜C〜800゜C)に耐え得る導電材料(例えば、TiNや、不純物を含有したポリシリコン、タングステン等の高融点金属材料)を、絶縁層や層間絶縁層に形成された開口部に埋め込み、また、絶縁層や層間絶縁層上に延在させることによって得ることができる。また、必要に応じて、例えば、TiNやWN、TaN、TiAlNから成る相互拡散防止のための拡散障壁層を接続部や接続孔に形成してもよい。接続部や接続孔の形成方法として、CVD法、スパッタ法やメッキ法を例示することができる。
【0045】
メモリセルの下方の半導体基板に絶縁層を介して形成された選択用トランジスタ(スイッチング用トランジスタ)や各種のトランジスタは、例えば、周知のMIS型FETやMOS型FETから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。
【0046】
第1の構成〜第4の構成に係る不揮発性メモリにおいて、実用的には、かかる不揮発性メモリを一対とし(便宜上、不揮発性メモリ−A、不揮発性メモリ−Bと呼ぶ)、一対の不揮発性メモリを構成するビット線は、同一のセンスアンプに接続されている構成とすることができる。そして、この場合、不揮発性メモリ−Aを構成する選択用トランジスタと、不揮発性メモリ−Bを構成する選択用トランジスタとは、同一のワード線に接続されていてもよいし、異なるワード線に接続されていてもよい。不揮発性メモリ−A及び不揮発性メモリ−Bの構成及び動方法に依り、不揮発性メモリ−Aと不揮発性メモリ−Bとを構成するそれぞれのメモリセルに1ビットを記憶させることもできるし、不揮発性メモリ−Aを構成するメモリセルの1つと、このメモリセルと同じプレート線に接続された不揮発性メモリ−Bを構成するメモリセルの1つとを対として、これらの対となったメモリセルに相補的なデータを記憶させることもできる。
【0047】
本発明においては、強誘電体層を形成した後の工程において、一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成するので、強誘電体層を形成する際の高温での酸化熱処理によっても強誘電体型不揮発性半導体メモリの信頼性が低下することを確実に回避することができる。
【0048】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態(以下、実施の形態と略称する)に基づき本発明を説明する。
【0049】
(実施の形態1)
実施の形態1は、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリ(以下、不揮発性メモリと略称する)及びその製造方法に関し、更に詳しくは、第1の構成及び第2の構成の不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態1の不揮発性メモリを切断したときの模式的な一部断面図を図1に示す。更には、本発明の第2の構成に係る不揮発性メモリの概念的な回路図を図2の(A)及び(B)に示し、図2の(A)の概念的な回路図のより具体的な回路図を図3に示し、図2の(B)の概念的な回路図のより具体的な回路図を図4に示す。尚、図3及び図4には、2つの不揮発性メモリM1,M2を図示するが、これらの不揮発性メモリM1,M2の構造は同一であり、以下においては、不揮発性メモリM1に関しての説明を行う。
【0050】
実施の形態1の不揮発性メモリは、選択用トランジスタTR1、及び、メモリセルMC111〜MC114のそれぞれから構成されている。選択用トランジスタTR1は、半導体基板10に形成され、ソース/ドレイン領域14A,14B及びゲート電極13を備えている。各メモリセルMC111〜MC114は、選択用トランジスタTR1の上方に絶縁層16を介して形成された第1の電極21と、少なくとも第1の電極21上(実施の形態1においては、より具体的には、絶縁層16及び第1の電極21上)に形成され強誘電体層22と、強誘電体層22上に形成された第2の電極23から構成されている。そして、選択用トランジスタTR1の一方のソース/ドレイン領域14Aと第1の電極21とは、絶縁層16に形成された接続孔18、及び、第1の電極21の頂面まで延在した接続孔18の頂部18Aを介して電気的に接続されている。
【0051】
あるいは又、実施の形態1の不揮発性メモリは、
(1)ビット線BL1と、
(2)M’個(但し、M’≧2であり、実施の形態1においては、M’=8)のメモリセルMC111〜MC114,MC121〜MC124から構成されたメモリユニットMU1Nと、
(3)M’本のプレート線、
を更に備えている。
【0052】
そして、メモリセルは、第1の電極21,31と強誘電体層22,32と第2の電極23,33とから成り、メモリユニットは絶縁層16上に形成されており、メモリユニットにおいて、メモリセルの第1の電極21,31は共通であり、該共通の第1の電極21,31は、選択用トランジスタTR1を介してビット線BL1に接続され、メモリユニットにおいて、第m’番目(但し、m’=1,2・・・,M’)のメモリセルの第2の電極23,33は、第m’番目のプレート線に接続されている。
【0053】
あるいは又、実施の形態1の不揮発性メモリは、
(1)ビット線BL1と、
(2)それぞれがM個(但し、M≧2であり、実施の形態1においては、M=4)のメモリセルMC1NMから構成された、N個(但し、N≧2であり、実施の形態1においては、N=2)のメモリユニットMU1Nと、
(3)M×N本のプレート線、
を更に備えている。
【0054】
そして、第1層目のメモリユニットMU11は絶縁層16上に形成されており、N個のメモリユニットMU1Nは、層間絶縁層26を介して積層されており、各メモリセルは、第1の電極21,31と強誘電体層22,32と第2の電極23,33とから成り、各メモリユニットMU1Nにおいて、メモリセルMC1NMの第1の電極は共通であり、該共通の第1の電極は、選択用トランジスタTR1を介してビット線BL1に接続されている。具体的には、メモリユニットMU11において、メモリセルMC11Mの第1の電極21は共通であり(この共通の第1の電極を第1の共通ノードCN11と呼ぶ)、共通の第1の電極21(第1の共通ノードCN11)は、選択用トランジスタTR1を介してビット線BL1に接続されている。また、メモリユニットMU12において、メモリセルMC12Mの第1の電極31は共通であり(この共通の第1の電極を第2の共通ノードCN12と呼ぶ)、共通の第1の電極31(第2の共通ノードCN12)は、選択用トランジスタTR1を介してビット線BL1に接続されている。更には、第n層目(但し、n=1,2・・・,N)のメモリユニットMU1nにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルMC1nmの第2の電極23,33は、第[(n−1)M+m]番目のプレート線PL(n-1)M+mに接続されている。尚、このプレート線PL(n-1)M+mは、不揮発性メモリM2を構成する各メモリセルの第2の電極23,33にも接続されている。実施の形態1においては、より具体的には、各プレート線は、第2の電極23,33から延在している。
【0055】
選択用トランジスタTR1の他方のソース/ドレイン領域14Bはコンタクトホール15を介してビット線BL1に接続されており、選択用トランジスタTR1の一方のソース/ドレイン領域14Aは、絶縁層16に設けられた接続孔18(第1層目の接続孔18と呼ぶ)、及び、第1の電極21の頂面まで延在した接続孔18の頂部18Aを介して、第1層目のメモリユニットMU11における共通の第1の電極21(第1の共通ノードCN11)に接続されている。更には、選択用トランジスタTR1の一方のソース/ドレイン領域14Bは、絶縁層16に設けられた第1層目の接続孔18、パッド部25、層間絶縁層26に設けられた接続孔28(第2層目の接続孔28と呼ぶ)、第1の電極31の頂面まで延在した接続孔28の頂部28Aを介して、第2層目のメモリユニットMU12における共通の第1の電極31(第2の共通ノードCN12)に接続されている。尚、図中、参照番号36Aはパッシベーション層である。
【0056】
ビット線BL1は、センスアンプSAに接続されている。また、プレート線PL(n-1)M+mはプレート線デコーダ/ドライバPDに接続されている。更には、ワード線WL(あるいはワード線WL1,WL2)は、ワード線デコーダ/ドライバWDに接続されている。ワード線WLは、図1の紙面垂直方向に延びている。また、不揮発性メモリM1を構成するメモリセルMC11mの第2の電極23は、図1の紙面垂直方向に隣接する不揮発性メモリM2を構成するメモリセルMC21mの第2の電極と共通であり、プレート線PL(n-1)M+mを兼ねている。更には、不揮発性メモリM1を構成するメモリセルMC12mの第2の電極33は、図1の紙面垂直方向に隣接する不揮発性メモリM2を構成するメモリセルMC22mの第2の電極と共通であり、プレート線PL(n-1)M+mを兼ねている。また、ワード線WLは、不揮発性メモリM1を構成する選択用トランジスタTR1と、図1の紙面垂直方向に隣接する不揮発性メモリM2を構成する選択用トランジスタTR2とで共通である。
【0057】
図2の(A)及び図3に回路図を示す不揮発性メモリM1,M2において、不揮発性メモリM1,M2を構成する選択用トランジスタTR1,TR2は同じワード線WLに接続されている。そして、対となったメモリセルMC1nm,MC2nm(n=1,2・・・,N、及び、m=1,2・・・,M)に相補的なデータが記憶される。例えば、メモリセルMC1nm,MC2nm(ここで、mは1,2,3,4のいずれか)に記憶されたデータを読み出す場合、ワード線WLを選択し、プレート線PLj(m≠j)には、例えば(1/3)Vccの電圧を印加した状態で、プレート線PL(n-1)M+mを駆動する。ここで、Vccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルMC1nm,MC2nmから選択用トランジスタTR1,TR2を介して対となったビット線BL1,BL2に電圧(ビット線電位)として現れる。そして、かかる対となったビット線BL1,BL2の電圧(ビット線電位)を、センスアンプSAで検出する。尚、不揮発性メモリM1,M2を構成する選択用トランジスタTR1,TR2を、それぞれ、異なるワード線WL1,WL2に接続し、メモリセルMC1nm,MC2nmを独立して制御し、対となったビット線BL1,BL2の一方に参照電圧を印加することによって、メモリセルMC1nm,MC2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図2の(B)及び図4を参照のこと。尚、選択用トランジスタTR1,TR2を同時に駆動すれば、図2の(A)及び図3に示した回路と等価となる。このように、各メモリセルMC1nm,MC2nm(n=1,2であり、m=1,2,3,4)のそれぞれに1ビットがデータとして記憶され(図2の(B)及び図4参照)、あるいは又、対となったメモリセルMC1nm,MC2nmに相補的なデータが1ビットとして記憶される(図2の(A)及び図3参照)。実際の不揮発性メモリにおいては、この16ビットあるいは8ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Mの値は4に限定されない。Mの値は、M≧2を満足すればよく、実際的なMの値として、例えば、2のべき数(2,4,8,16・・・)を挙げることができる。また、Nの値は、N≧2を満足すればよく、実際的なNの値として、例えば、2のべき数(2,4,8・・・)を挙げることができる。
【0058】
対となった不揮発性メモリにおける一対の選択用トランジスタTR1及びTR2は、ワード線WL、及び、対となったビット線BL1,BL2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタTR1及びTR2の最小面積は、8F2である。しかしながら、一対の選択用トランジスタTR1,TR2を、M組の対となったメモリセルMC11m,MC12m,MC21m,MC22m(m=1,2・・・,M)で共有するが故に、1ビット当たりの選択用トランジスタTR1,TR2の数が少なくて済み、また、ワード線WLの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、1本のワード線デコーダ/ドライバWDとM本のプレート線デコーダ/ドライバPDでMビットを選択することができる。従って、このような構成を採用することで、セル面積が8F2に近いレイアウトを実現可能であり、DRAM並のチップサイズを実現することができる。
【0059】
以下、半導体基板等の模式的な一部断面図である図5〜図10を参照して、実施の形態1の不揮発性メモリの製造方法の概要を説明する。
【0060】
[工程−100]
先ず、不揮発性メモリにおける選択用トランジスタを構成するトランジスタとして機能するMOS型トランジスタを半導体基板10に形成する。そのために、例えばLOCOS構造を有する素子分離領域11を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、LOCOS構造とトレンチ構造の組合せとしてもよい。その後、半導体基板10の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜12を形成する。次いで、不純物がドーピングされたポリシリコン層をCVD法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極13を形成する。このゲート電極13はワード線を兼ねている。尚、ゲート電極13をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板10にイオン注入を行い、LDD構造を形成する。その後、全面にCVD法にてSiO2層を形成した後、このSiO2層をエッチバックすることによって、ゲート電極13の側面にゲートサイドウオール(図示せず)を形成する。次いで、半導体基板10にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース/ドレイン領域14A,14Bを形成する。
【0061】
[工程−110]
次いで、全面に絶縁層を形成する。具体的には、SiO2及びSiNの積層構造を有する下層絶縁層(厚さ1μm)をCVD法にて形成した後、CMP法にて平坦化処理を行い、下層絶縁層の厚さを0.6μmとする。その後、他方のソース/ドレイン領域14Bの上方の下層絶縁層に開口部をRIE法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をCVD法にて形成する。次いで、850゜C、30分間の活性化アニール処理を行い、ポリシリコン層中の不純物の活性化を行う。これによって、コンタクトホール15が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線BL1を形成する。その後、SiO2から成る上層絶縁層(厚さ0.4μm)をCVD法にて全面に形成し、CMP法にて平坦化処理を行い、上層絶縁層の厚さを0.2μmとする。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層16と呼ぶ。尚、ビット線BL1は、後の工程で形成する接続孔18と短絡しないように形成されている。
【0062】
[工程−120]
次いで、パターニングされた第1の電極21を絶縁層16上に形成する。具体的には、厚さ50nmのSiN膜及び厚さ100nmのSiO2膜をCVD法にて、順次、絶縁層16上に形成した後、リソグラフィ技術及びドライエッチング技術によってSiO2膜に溝部を形成する。図においては、これらの積層膜を参照番号16Aで示す。その後、例えばTiO2から成る厚さ20nmの密着層(図示せず)をスパッタ法にて全面に形成し、更に、第1の電極21を構成する白金(Pt)から成る第1の導電材料層(厚さ150nm)を全面にスパッタ法にて形成する。そして、積層膜16A上の第1の導電材料層及び密着層をCMP法にて除去することで、積層膜16Aに設けられた溝部内に、密着層及び第1の導電材料層から構成されたストライプ状の第1の電極21、即ち、所謂ダマシン構造を有する第1の電極21を得ることができる。尚、密着層を構成する材料はTiO2に限定されず、例えば、TiやTaを用いることもでき、場合によっては密着層の形成を省略することもできる。また、第1の電極21は、ダマシン構造を有していなくともよい。即ち、絶縁層16上に第1の導電材料層を形成し、リソグラフィ技術及びドライエッチング技術に基づき、パターニングされた第1の電極21を形成してもよい。更には、この場合、パターニングされた第1の電極21の間を絶縁材料で埋め込んでもよい。
【0063】
[工程−130]
その後、例えば、MOCVD法によって、Bi系層状構造ペロブスカイト型の強誘電体材料(具体的には、例えば、結晶化温度750゜CのBi2SrTa2O9)から成る強誘電体薄膜を全面に形成する。その後、250゜Cの空気中で乾燥処理を行った後、750゜Cの酸素ガス雰囲気で1時間の酸化熱処理を施し、結晶化を促進させ、強誘電体層22を形成する。こうして、図5に示す構造を得ることができる。
【0064】
[工程−140]
次に、一方のソース/ドレイン領域14Aと第1の電極21(共通ノードCN11)とを電気的に接続する接続部を形成する。具体的には、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース/ドレイン領域14Aの上方の強誘電体層22、積層膜16A及び絶縁層16に開口部17を形成する(図6参照)。ドライエッチングの際、第1の電極21は白金から構成されているが故に、蒸気圧の高い反応生成物を生成し難く、強誘電体層22や密着層はエッチングされるが、第1の電極21はエッチングされ難く、図6に示すような開口部17を形成することができる。尚、第1の電極21を導電性酸化物材料から構成した場合、第1の電極21が若干エッチングされる場合があるが、何ら問題は生じない。その後、CVD法に基づき開口部17内をTiN層にて埋め込み、次いで、強誘電体層22をストッパー層としたCMP法にて、強誘電体層22上のTiN層を除去し、接続孔18、及び、第1の電極21の頂面まで延在した接続孔18の頂部18Aを完成させる(図7参照)。
【0065】
接続孔18をTiN層から構成することによって、第1の電極21と半導体基板10との間の相互拡散の発生を確実に防止することができる。尚、第1の電極21を構成する第1の導電材料層に依っては、TiNの代わりに他の導電材料層を選択してもよい。また、接続孔の形成方法はCVD法に限定されず、スパッタ法やメッキ法を採用することもできる。更には、強誘電体層22上のTiN層の除去は、CMP法に限定されるものではなく、例えば、エッチバック法によって行うこともできる。
【0066】
[工程−150]
その後、強誘電体層22上に第2の電極23を形成する。具体的には、全面に厚さ100nmのSiO2膜16Bを形成し、リソグラフィ技術及びドライエッチング技術によって、第2の電極を形成すべき部分のSiO2膜16Bを除去し、併せて、接続孔18の上方のSiO2膜16Bを除去する。その後、白金(Pt)層をスパッタ法にて全面に形成した後、CMP法にてSiO2膜16B上の白金層を除去し、第2の電極23を形成し、併せて、接続孔18の頂面にパッド部25を形成する。こうして、図8に示す構造を得ることができる。
【0067】
[工程−160]
その後、
▲1▼層間絶縁層26を形成し、平坦化処理する工程
▲2▼ダマシン構造を有し、パターニングされた第1の電極31を層間絶縁層26上に形成する工程
▲3▼少なくとも第1の電極31上に、結晶化温度700゜CのBi2Sr(Ta1.5Nb0.5)O9から成る強誘電体層32を形成する工程
▲4▼一方のソース/ドレイン領域14Aと第1の電極31とを電気的に接続する接続部を形成する工程(図9及び図10参照)
▲5▼強誘電体層32上に第2の電極33を形成する工程
▲6▼パッシベーション層36Aを形成する工程
を、順次、実行する。尚、Bi2Sr(Ta1.5Nb0.5)O9から成る強誘電体層32に対して、結晶化促進のための熱処理を、700゜Cの酸素ガス雰囲気で1時間、行えばよい。
【0068】
尚、この場合、接続部は、層間絶縁層26に形成された開口部27内に設けられた接続孔28、及び、第1の電極31の頂面まで延在した接続孔28の頂部28Aから成る。上記▲4▼の工程である、一方のソース/ドレイン領域14Aと第1の電極31とを電気的に接続する接続部を形成する工程(図9及び図10参照)は、実質的に、[工程−140]と同様の工程とすることができる。また、層間絶縁層26に形成された接続孔28は、絶縁層16に形成された接続孔18の上に形成されたパッド部25の上に形成する。尚、参照番号26A,26Bは、それぞれ、積層膜16A、SiO2膜16Bと同じ機能を有する同種の膜である。
【0069】
[工程−140]において、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース/ドレイン領域14Aの上方の強誘電体層22、積層膜16A及び絶縁層16に開口部17を形成する際の開口部17の大きさ、位置によっては、最終的に形成される接続部が、図11に模式的な一部断面図を示すように、絶縁層16に形成された接続孔18、及び、第1の電極21の側部まで延在した接続孔の頂部18Bから成る構成とすることもでき、あるいは又、層間絶縁層26に形成された接続孔28、及び、第1の電極31の側部まで延在した接続孔の頂部28Bから成る構成とすることもできる。
【0070】
また、各第2の電極はプレート線を兼ねていなくともよい。この場合には、例えば、パッシベーション層36Aの形成完了後、第2の電極23、第2の電極33をビアホールによって接続し、併せて、パッシベーション層36A上に、かかるビヤホールと接続したプレート線を形成すればよい。
【0071】
尚、強誘電体層を構成する材料を適宜選択することによって、上方に位置するメモリセルを構成する強誘電体層の結晶化温度(酸化熱処理温度)を、下方に位置するメモリセルを構成する強誘電体層の結晶化温度よりも低くすることができ、あるいは又、上方に位置するメモリユニットを構成するメモリセルの強誘電体層の結晶化温度を、下方に位置するメモリユニットを構成するメモリセルの強誘電体層の結晶化温度よりも低くすることができる。以下の表1に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【0072】
メモリセルを構成する強誘電体層の結晶化温度は、例えば、X線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体薄膜を形成した後、強誘電体薄膜の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電薄膜のX線回折分析を行い、強誘電体材料に特有の回折パターン強度(回折ピークの高さ)を評価することによって、強誘電体層の結晶化温度を求めることができる。
【0073】
ところで、第2の構成〜第4の構成の強誘電体型不揮発性半導体メモリを製造する場合、強誘電体層を構成する強誘電体薄膜の結晶化のために、酸化熱処理(結晶化熱処理)を積層されたメモリセルやメモリユニットの段数だけ行わなければならない。従って、下段に位置するメモリセルやメモリユニットほど、長時間の結晶化熱処理を受け、上段に位置するほど、メモリセルやメモリユニットは短時間の酸化熱処理を受けることになる。それ故、上段に位置するメモリセルやメモリユニットに対して最適な酸化熱処理を施すと、下段に位置するメモリセルやメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するメモリセルやメモリユニットの特性劣化が生じる虞がある。尚、多段のメモリセルやメモリユニットを作製した後、一度で酸化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。
【0074】
上方に位置するメモリセルやメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するメモリセルやメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたメモリセルやメモリユニットの段数だけ酸化熱処理を行っても、下方に位置するメモリセルやメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるメモリセルやメモリユニットを構成するメモリセルに対して、最適な条件での酸化熱処理を行うことができ、特性の優れた強誘電体型不揮発性半導体メモリを得ることができる。
【0075】
【0076】
例えば、Bi2SrTa2O9から成る強誘電体薄膜の形成条件を以下の表2に例示する。尚、表2中、「thd」は、テトラメチルヘプタンジオネートの略である。また、表2に示したソース原料はテトラヒドロフラン(THF)を主成分とする溶媒中に溶解されている。
【0077】
【0078】
あるいは又、Bi2SrTa2O9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはRFスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成(又は、アニール処理)を繰り返せばよい。
【0079】
【0080】
【0081】
【0082】
強誘電体層を、PZTあるいはPLZTから構成するときの、マグネトロンスパッタ法によるPZTあるいはPLZTの形成条件を以下の表6に例示する。あるいは又、PZTやPLZTを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はMOCVD法にて形成することもできる。
【0083】
【0084】
更には、PZTやPLZTをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表7に例示する。
【0085】
【0086】
(実施の形態2)
実施の形態2は、本発明の第2の態様に係る不揮発性メモリ及びその製造方法に関し、更に詳しくは、第1の構成及び第2の構成の不揮発性メモリに関する。
ビット線の延びる方向と平行な仮想垂直面で実施の形態2の不揮発性メモリを切断したときの模式的な一部断面図を図12に示す。
【0087】
実施の形態2の不揮発性メモリにおいては、絶縁層は、下層絶縁層116Aと上層絶縁層116Bとが積層された構造を有し、下層絶縁層116A上に中間配線層42が形成され、選択用トランジスタTR1の一方のソース/ドレイン領域14Aと中間配線層42とは、下層絶縁層116Aに形成された第1の接続孔41を介して電気的に接続され、第1の電極21と中間配線層42とは、上層絶縁層116Bに形成された第2の接続孔118、及び、第1の電極21の頂面まで延在した該第2の接続孔118Aの頂部を介して電気的に接続されている。その他の構成、構造は実施の形態1にて説明した不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【0088】
以下、実施の形態2の不揮発性メモリの製造方法の概要を説明する。
【0089】
[工程−200]
先ず、実施の形態1の[工程−100]と同様にして、不揮発性メモリにおける選択用トランジスタを構成するトランジスタとして機能するMOS型トランジスタを半導体基板10に形成する。
【0090】
[工程−210]
次いで、全面に下層絶縁層116Aを形成する。具体的には、SiO2及びSiNの積層構造を有する下層絶縁層(厚さ1μm)116AをCVD法にて形成した後、CMP法にて平坦化処理を行い、下層絶縁層116Aの厚さを0.6μmとする。その後、一方のソース/ドレイン領域14Aの上方の下層絶縁層116Aに開口部40をRIE法にて形成し、併せて、他方のソース/ドレイン領域14Bの上方の下層絶縁層116Aに開口部をRIE法にて形成する。そして、これらの開口部内を含む下層絶縁層116A上に不純物がドーピングされたポリシリコン層をCVD法にて形成する。次いで、850゜C、30分間の活性化アニール処理を行い、ポリシリコン層中の不純物の活性化を行う。これによって、第1の接続孔41及びコンタクトホール15が形成される。次に、下層絶縁層116A上のポリシリコン層をパターニングすることによって、中間配線層42及びビット線BL1を下層絶縁層116A上に形成する。こうして、下層絶縁層116A上に一方のソース/ドレイン領域14Aと第1の接続孔41を介して電気的に接続された中間配線層42を形成することができる。その後、SiO2から成る上層絶縁層116B(厚さ0.4μm)をCVD法にて全面に形成し、CMP法にて平坦化処理を行い、上層絶縁層116Bの厚さを0.2μmとする。
【0091】
尚、ポリシリコン層をCVD法にて形成した後、ポリシリコン層の上にスパッタ法にて、例えば、TiNから成る厚さ30nmの拡散障壁層を形成してもよい。これによって、中間配線層42と第1の電極21との間の相互拡散を一層確実に防止することができる。
【0092】
[工程−220]
次いで、実施の形態1の[工程−120]と同様にして、パターニングされた第1の電極21を上層絶縁層116B上に形成する。
【0093】
[工程−230]
その後、実施の形態1の[工程−130]と同様にして、強誘電体層22を形成する。
【0094】
[工程−240]
次に、実施の形態1の[工程−140]と同様にして、中間配線層42と第1の電極21(共通ノードCN11)とを電気的に接続する接続部を形成する。具体的には、リソグラフィ技術及びドライエッチング技術に基づき、中間配線層42の上方の強誘電体層22、積層膜16A及び絶縁層16に開口部17Aを形成する。その後、CVD法に基づき開口部17A内をTiN層にて埋め込み、強誘電体層22をストッパー層としたCMP法にて、強誘電体層22上のTiN層を除去し、第2の接続孔118、及び、第1の電極21の頂面まで延在した接続孔118の頂部118Aを完成させる。
【0095】
[工程−250]
その後、実施の形態1の[工程−150]と同様にして、強誘電体層22上に第2の電極23を形成する。
【0096】
[工程−260]
その後、実施の形態1の[工程−160]と同様にして、
▲1▼層間絶縁層26を形成し、平坦化処理する工程
▲2▼パターニングされた第1の電極31を層間絶縁層26上に形成する工程
▲3▼少なくとも第1の電極31上に、結晶化温度700゜CのBi2Sr(Ta1.5Nb0.5)O9から成る強誘電体層32を形成する工程
▲4▼一方のソース/ドレイン領域14Aと第1の電極31とを電気的に接続する接続部28,28Aを形成する工程
▲5▼強誘電体層32上に第2の電極33を形成する工程
▲6▼パッシベーション層36Aを形成する工程
を、順次、実行する。
【0097】
[工程−240]において、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース/ドレイン領域14Aの上方の強誘電体層22、積層膜16A及び絶縁層16に開口部17を形成する際の開口部17の大きさ、位置によっては、最終的に形成される接続部が、図11に模式的な一部断面図を示したと同様に、絶縁層16に形成された接続孔、及び、第1の電極21の側部まで延在した接続孔の頂部から成る構成とすることもでき、あるいは又、層間絶縁層26に形成された接続孔、及び、第1の電極31の側部まで延在した接続孔の頂部から成る構成とすることもできる。
【0098】
(実施の形態3)
実施の形態3は実施の形態1の変形である。第1の電極21上に強誘電体層22を形成した後、一方のソース/ドレイン領域14Aと第1の電極21とを電気的に接続する接続部を形成する際、強誘電体層22が多結晶粒から構成されている場合、接続部を構成する導電材料が結晶粒界に入り込み、強誘電体層内部で短絡が発生する虞がある場合がある。このような場合、第1の電極21上に強誘電体層22を形成した後、強誘電体層22上に保護層29を形成し、一方のソース/ドレイン領域14Aと第1の電極21とを電気的に接続する接続部を導電材料から形成した後、保護層29及びその上の導電材料を、例えば、CMP法に基づき除去すればよい。
【0099】
以下、半導体基板等の模式的な一部断面図である図13及び図14を参照して、実施の形態3の不揮発性メモリの製造方法の概要を説明する。
【0100】
[工程−300]
先ず、実施の形態1の[工程−100]と同様にして、不揮発性メモリにおける選択用トランジスタを構成するトランジスタとして機能するMOS型トランジスタを半導体基板10に形成する。
【0101】
[工程−310]
次いで、実施の形態1の[工程−110]と同様にして、全面に絶縁層16を形成する。
【0102】
[工程−320]
次いで、実施の形態1の[工程−120]と同様にして、パターニングされた第1の電極21を絶縁層16上に形成する。
【0103】
[工程−330]
その後、実施の形態1の[工程−130]と同様にして、強誘電体層22を形成する。
【0104】
[工程−340]
次に、一方のソース/ドレイン領域14Aと第1の電極21(共通ノードCN11)とを電気的に接続する接続部を形成する。具体的には、強誘電体層22上にCVD法にてSiO2から成る保護層29を形成する(図13参照)。その後、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース/ドレイン領域14Aの上方の保護層29、強誘電体層22、積層膜16A及び絶縁層16に開口部17を形成する(図14参照)。ドライエッチングの際、第1の電極21は白金から構成されているが故に、蒸気圧の高い反応生成物を生成し難く、強誘電体層22や密着層はエッチングされるが、第1の電極21はエッチングされ難く、図14に示すような開口部17を形成することができる。尚、第1の電極21を導電性酸化物材料から構成した場合、第1の電極21が若干エッチングされる場合があるが、何ら問題は生じない。その後、CVD法に基づき開口部17内をTiN層にて埋め込み、強誘電体層22をストッパー層としたCMP法にて、強誘電体層22上のTiN層及び保護層29を除去し、接続孔18を完成させる。こうして、図7に示したと同様の構造を得ることができ、一方のソース/ドレイン領域14Aと第1の電極21とを電気的に接続する接続部が完成する。
【0105】
[工程−350]
その後、実施の形態1の[工程−150]と同様にして、強誘電体層22上に第2の電極23を形成し、更に、[工程−160]と同様の工程を実行する。
【0106】
(実施の形態4)
実施の形態4は、第1の構成及び第3の構成に係る不揮発性メモリに関する。
ビット線の延びる方向と平行な仮想垂直面で実施の形態4の不揮発性メモリを切断したときの模式的な一部断面図を図15に示す。更には、第3の構成に係る不揮発性メモリの概念的な回路図を図16の(A)及び(B)に示し、図16の(A)の概念的な回路図のより具体的な回路図を図17に示し、図16の(B)の概念的な回路図のより具体的な回路図を図18に示す。尚、図17及び図18には、2つの不揮発性メモリM1,M2を図示するが、これらの不揮発性メモリM1,M2の構造は同一であり、以下においては、不揮発性メモリM1に関しての説明を行う。
【0107】
実施の形態4の不揮発性メモリM1は、
(1)ビット線BL1と、
(2)N個(但し、N≧2であり、実施の形態4においては、N=2)の選択用トランジスタTR1Nと、
(3)それぞれがM個(但し、M≧2であり、実施の形態4においては、M=4)のメモリセルMC1NMから構成された、N個のメモリユニットMU1Nと、
(4)M本のプレート線PLM、
から成る。
【0108】
そして、第1層目のメモリユニットMU11は絶縁層16上に形成されており、N個のメモリユニットMU1Nは、層間絶縁層26を介して積層されている。各メモリセルは、第1の電極と強誘電体層と第2の電極とから成る。具体的には、第1層目のメモリユニットMU11を構成する各メモリセルMC11Mは、第1の電極21と強誘電体層22と第2の電極23とから成り、第2層目のメモリユニットMU12を構成する各メモリセルMC12Mは、第1の電極31と強誘電体層32と第2の電極33とから成る。更には、各メモリユニットMU1nにおいて、メモリセルMC1nmの第1の電極21,31は共通である。具体的には、第1層目のメモリユニットMU11において、メモリセルMC11Mの第1の電極21は共通である。この共通の第1の電極21を第1の共通ノードCN11と呼ぶ場合がある。また、第2層目のメモリユニットMU12において、メモリセルMC12Mの第1の電極31は共通である。この共通の第1の電極31を第2の共通ノードCN12と呼ぶ場合がある。更には、第n層目(但し、n=1,2・・・,N)のメモリユニットMU1nにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極23,33は、メモリユニットMU1n間で共通とされた第m番目のプレート線PLmに接続されている。実施の形態4においては、より具体的には、各プレート線は、第2の電極23,33から延在している。
【0109】
第n層目(但し、n=1,2・・・,N)のメモリユニットMU1nにおける共通の第1の電極は、第n番目の選択用トランジスタTR1nを介してビット線BL1に接続されている。具体的には、各選択用トランジスタTR11,TR12の他方のソース/ドレイン領域14Bはビット線BL1に接続され、第1番目の選択用トランジスタTR11の一方のソース/ドレイン領域14Aは、絶縁層16に設けられた第1層目の接続孔18、及び、第1の電極21の側部又は頂面まで延在した接続孔の頂部18Aを介して、第1層目のメモリユニットMU11における共通の第1の電極21(第1の共通ノードCN11)に接続されている。また、第2番目の選択用トランジスタTR12の一方のソース/ドレイン領域14Aは、絶縁層16に設けられた第1層目の接続孔18、パッド部25、層間絶縁層26に設けられた第2層目の接続孔28、及び、第1の電極31の側部又は頂面まで延在した接続孔の頂部28Aを介して、第2層目のメモリユニットMU12における共通の第1の電極31(第2の共通ノードCN12)に接続されている。
【0110】
ビット線BL1は、センスアンプSAに接続されている。また、プレート線PLMはプレート線デコーダ/ドライバPDに接続されている。更には、ワード線WL1,WL2(あるいはワード線WL11,WL12,WL21,WL22)は、ワード線デコーダ/ドライバWDに接続されている。ワード線WL1,WL2は、図15の紙面垂直方向に延びている。また、不揮発性メモリM1を構成するメモリセルMC11mの第2の電極23は、図15の紙面垂直方向に隣接する不揮発性メモリM2を構成するメモリセルMC21mの第2の電極と共通であり、プレート線PLmを兼ねている。更には、不揮発性メモリM1を構成するメモリセルMC12mの第2の電極33は、図15の紙面垂直方向に隣接する不揮発性メモリM2を構成するメモリセルMC22mの第2の電極と共通であり、プレート線PLmを兼ねている。これらのプレート線PLmは、図示しない領域において接続されている。また、ワード線WL1は、不揮発性メモリM1を構成する選択用トランジスタTR11と、図15の紙面垂直方向に隣接する不揮発性メモリM2を構成する選択用トランジスタTR21とで共通である。更には、ワード線WL2は、不揮発性メモリM1を構成する選択用トランジスタTR12と、図15の紙面垂直方向に隣接する不揮発性メモリM2を構成する選択用トランジスタTR22とで共通である。
【0111】
図16の(A)及び図17に回路図を示す不揮発性メモリM1,M2において、不揮発性メモリM1,M2を構成する選択用トランジスタTR1n,TR2nは同じワード線WLnに接続されている。そして、対となったメモリセルMC1nm,MC2nm(n=1,2、及び、m=1,2・・・,M)に相補的なデータが記憶される。例えば、メモリセルMC11m,MC21m(ここで、mは1,2,3,4のいずれか)に記憶されたデータを読み出す場合、ワード線WL1を選択し、プレート線PLj(m≠j)には、例えば(1/3)Vccの電圧を印加した状態で、プレート線PLmを駆動する。これによって、相補的なデータが、対となったメモリセルMC11m,MC21mから選択用トランジスタTR11,TR21を介して対となったビット線BL1,BL2に電圧(ビット線電位)として現れる。そして、かかる対となったビット線BL1,BL2の電圧(ビット線電位)を、センスアンプSAで検出する。尚、不揮発性メモリM1,M2を構成する選択用トランジスタTR11,TR12,TR21,TR22を、それぞれ、異なるワード線WL11,WL12,WL21,WL22に接続し、メモリセルMC1nm,MC2nmを独立して制御し、対となったビット線BL1,BL2の一方に参照電圧を印加することによって、メモリセルMC1nm,MC2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図16の(B)及び図18を参照のこと。尚、選択用トランジスタTR11,TR21を同時に駆動し、選択用トランジスタTR12,TR22を同時に駆動すれば、図16の(A)及び図17に示した回路と等価となる。このように、各メモリセルMC1nm,MC2nm(n=1,2であり、m=1,2,3,4)のそれぞれに1ビットがデータとして記憶され(図16の(B)及び図18参照)、あるいは又、対となったメモリセルMC1nm,MC2nmに相補的なデータが1ビットとして記憶される(図16の(A)及び図17参照)。実際の不揮発性メモリにおいては、この16ビットあるいは8ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Mの値は4に限定されない。Mの値は、M≧2を満足すればよく、実際的なMの値として、例えば、2のべき数(2,4,8,16・・・)を挙げることができる。また、Nの値は、N≧2を満足すればよく、実際的なNの値として、例えば、2のべき数(2,4,8・・・)を挙げることができる。
【0112】
実施の形態4の不揮発性メモリは、実質的に、実施の形態1、実施の形態2あるいは実施の形態3にて説明した不揮発性メモリの製造方法によって製造することができるので、詳細な説明は省略する。
【0113】
(実施の形態5)
実施の形態5は、第1の構成及び第4の構成に係る不揮発性メモリに関する。
ビット線の延びる方向と平行な仮想垂直面で実施の形態5の不揮発性メモリを切断したときの模式的な一部断面図を図19に示す。更には、第4の態様に係る不揮発性メモリの概念的な回路図を図20の(A)及び(B)に示し、具体的な回路図を図21に示す。尚、図20の(A)及び(B)には、2つの不揮発性メモリM1,M2を図示するが、これらの不揮発性メモリM1,M2の構造は同一であり、以下においては、不揮発性メモリM1に関しての説明を行う。
【0114】
実施の形態5の不揮発性メモリM1は、
(1)N本(但し、N≧2であり、実施の形態5においては、N=2)のビット線BL1Nと、
(2)N個の選択用トランジスタTR1Nと、
(3)それぞれがM個(但し、M≧2であり、実施の形態5においては、M=4)のメモリセルMC1NMから構成された、N個のメモリユニットMU1Nと、
(4)M本のプレート線PLM、
から成る。
【0115】
尚、図20、図21中、ビット線BL11と、選択用トランジスタTR11と、メモリセルMC11Mから構成されたメモリユニットMU11を、サブユニットSU11で表し、ビット線BL12と、選択用トランジスタTR12と、メモリセルMC12Mから構成されたメモリユニットMU12を、サブユニットSU12で表す。
【0116】
そして、第1層目のメモリユニットMU11は絶縁層16上に形成されており、N個のメモリユニットMU1Nは、層間絶縁層26を介して積層されている。各メモリセルは、第1の電極と強誘電体層と第2の電極とから成る。具体的には、第1層目のメモリユニットMU11を構成する各メモリセルMC11Mは、第1の電極21と強誘電体層22と第2の電極23とから成り、第2層目のメモリユニットMU12を構成する各メモリセルMC12Mは、第1の電極31と強誘電体層32と第2の電極33とから成る。更には、各メモリユニットMU1nにおいて、メモリセルMC1nmの第1の電極21,31は共通である。具体的には、第1層目のメモリユニットMU11において、メモリセルMC11Mの第1の電極21は共通である。この共通の第1の電極21を第1の共通ノードCN11と呼ぶ場合がある。また、第2層目のメモリユニットMU12において、メモリセルMC12Mの第1の電極31は共通である。この共通の第1の電極31を第2の共通ノードCN12と呼ぶ場合がある。更には、第n層目(但し、n=1,2・・・,N)のメモリユニットMU1nにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極23,33は、メモリユニットMU1n間で共通とされた第m番目のプレート線PLmに接続されている。実施の形態5においては、より具体的には、各プレート線は、第2の電極23,33から延在している。
【0117】
第n層目(但し、n=1,2・・・,N)のメモリユニットMU1nにおける共通の第1の電極は、第n番目の選択用トランジスタTR1nを介して第n番目のビット線BL1nに接続されている。具体的には、第n番目の選択用トランジスタTR1nの他方のソース/ドレイン領域14Bは第n番目のビット線BL1nに接続され、第1番目の選択用トランジスタTR11の一方のソース/ドレイン領域14Aは、絶縁層16に設けられた第1層目の接続孔18、及び、第1の電極21の側部又は頂面まで延在した接続孔の頂部18Aを介して、第1層目のメモリユニットMU11における共通の第1の電極21(第1の共通ノードCN11)に接続されている。また、第2番目の選択用トランジスタTR12の一方のソース/ドレイン領域14Aは、絶縁層16に設けられた第1層目の接続孔18、パッド部25、層間絶縁層26に設けられた第2層目の接続孔28、及び、第1の電極31の側部又は頂面まで延在した接続孔の頂部28Aを介して、第2層目のメモリユニットMU12における共通の第1の電極31(第2の共通ノードCN12)に接続されている。
【0118】
ビット線BL1nは、センスアンプSAに接続されている。また、プレート線PLMはプレート線デコーダ/ドライバPDに接続されている。更には、ワード線WL1,WL2(あるいはワード線WL11,WL12,WL21,WL22)は、ワード線デコーダ/ドライバWDに接続されている。ワード線WL1,WL2は、図19の紙面垂直方向に延びている。また、不揮発性メモリM1を構成するメモリセルMC11mの第2の電極23は、図19の紙面垂直方向に隣接する不揮発性メモリM2を構成するメモリセルMC21mの第2の電極と共通であり、プレート線PLmを兼ねている。更には、不揮発性メモリM1を構成するメモリセルMC12mの第2の電極33は、図19の紙面垂直方向に隣接する不揮発性メモリM2を構成するメモリセルMC22mの第2の電極と共通であり、プレート線PLmを兼ねている。これらのプレート線PLmは、図示しない領域において接続されている。また、ワード線WL1は、不揮発性メモリM1を構成する選択用トランジスタTR11と、図19の紙面垂直方向に隣接する不揮発性メモリM2を構成する選択用トランジスタTR21とで共通である。更には、ワード線WL2は、不揮発性メモリM1を構成する選択用トランジスタTR12と、図19の紙面垂直方向に隣接する不揮発性メモリM2を構成する選択用トランジスタTR22とで共通である。
【0119】
図20の(A)及び図21に回路図を示す不揮発性メモリM1,M2においては、不揮発性メモリM1,M2を構成する選択用トランジスタTR11,TR21は同じワード線WL1に接続され、選択用トランジスタTR12,TR22は同じワード線WL2に接続されている。そして、対となったメモリセルMC1nm,MC2nm(n=1,2、及び、m=1,2・・・,M)に相補的なデータが記憶される。例えば、メモリセルMC11m,MC21m(ここで、mは1,2,3,4のいずれか)に記憶されたデータを読み出す場合、ワード線WL1を選択し、プレート線PLj(m≠j)には、例えば(1/3)Vccの電圧を印加した状態で、プレート線PLmを駆動する。これによって、相補的なデータが、対となったメモリセルMC11m,MC21mから選択用トランジスタTR11,TR21を介して対となったビット線BL11,BL21に電圧(ビット線電位)として現れる。そして、かかる対となったビット線BL11,BL21の電圧(ビット線電位)を、センスアンプSAで検出する。尚、不揮発性メモリM1,M2を構成する選択用トランジスタTR11,TR12,TR21,TR22を、それぞれ、異なるワード線WL11,WL12,WL21,WL22に接続し、メモリセルMC1nm,MC2nmを独立して制御し、対となったビット線BL11,BL21、あるいは、対となったビット線BL12,BL22の一方に参照電圧を印加することによって、メモリセルMC1nm,MC2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図20の(B)及び図21を参照のこと。尚、選択用トランジスタTR11,TR21を同時に駆動し、選択用トランジスタTR12,TR22を同時に駆動すれば、図20の(A)に示した回路と等価となる。このように、各メモリセルMC1nm,MC2nm(n=1,2であり、m=1,2,3,4)のそれぞれに1ビットがデータとして記憶され(図20の(B)参照)、あるいは又、対となったメモリセルMC1nm,MC2nmに相補的なデータが1ビットとして記憶される(図20の(A)参照)。実際の不揮発性メモリにおいては、この16ビットあるいは8ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Mの値は4に限定されない。Mの値は、M≧2を満足すればよく、実際的なMの値として、例えば、2のべき数(2,4,8,16・・・)を挙げることができる。また、Nの値は、N≧2を満足すればよく、実際的なNの値として、例えば、2のべき数(2,4,8・・・)を挙げることができる。
【0120】
あるいは又、図20の(A)及び図21に回路図を示す不揮発性メモリM1において、例えば、対となったメモリセルMC11m,MC12m(m=1,2・・・,M)に相補的なデータを記憶してもよい。例えば、メモリセルMC11m,MC12m(ここで、mは1,2,3,4のいずれか)に記憶されたデータを読み出す場合、ワード線WL1,WL2を選択し、プレート線PLj(m≠j)には、例えば(1/3)Vccの電圧を印加した状態で、プレート線PLmを駆動する。これによって、相補的なデータが、対となったメモリセルMC11m,MC12mから選択用トランジスタTR11,TR12を介して対となったビット線BL11,BL12に電圧(ビット線電位)として現れる。そして、かかる対となったビット線BL11,BL12の電圧(ビット線電位)を、センスアンプSAで検出する。尚、メモリセルMC11m,MC12mを独立して制御し、対となったビット線BL11,BL12の一方に参照電圧を印加することによって、メモリセルMC11m,MC12mのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図20の(B)及び図21を参照のこと。
【0121】
実施の形態5の不揮発性メモリは、実質的に、実施の形態1、実施の形態2あるいは実施の形態3にて説明した不揮発性メモリの製造方法によって製造することができるので、詳細な説明は省略する。
【0122】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【0123】
一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成する工程と、強誘電体層上に第2の電極を形成する工程との順序を逆にすることもできる。この場合には、例えば、実施の形態3において、[工程−330]に引き続き、[工程−350]を実行し、その後、全面に絶縁膜を形成し、次いで、一方のソース/ドレイン領域14Aと第1の電極21(共通ノードCN11)とを電気的に接続する接続部を形成すればよい。具体的には、全面にCVD法にてSiO2から成る絶縁膜を形成する。その後、リソグラフィ技術及びドライエッチング技術に基づき、一方のソース/ドレイン領域14Aの上方の絶縁膜、強誘電体層22、積層膜16A及び絶縁層16に開口部17を形成する。その後、CVD法に基づき開口部17内をTiN層にて埋め込み、絶縁膜をストッパー層としたCMP法にて、絶縁膜上のTiN層を除去すればよい。
【0124】
強誘電体層の応力が強く、強誘電体層が絶縁層や層間絶縁層から剥離するといった問題が生じる場合には、強誘電体薄膜を所望の形状にパターニングすればよい。これによって、強誘電体層の応力緩和を図ることができる。尚、エッチングによって、強誘電体層にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、熱処理を行えばよい。
【0125】
本発明の第1の態様あるいは第2の態様に係る不揮発性メモリ及びその製造方法を、図29の(A)及び(B)に模式的な一部断面図で示すように、スタック型不揮発性メモリに適用することもできる。
【0126】
一般に、単位ユニットの駆動用の信号線の合計本数をA本、その内のワード線本数をB本、プレート線の本数をC本とすると、A=B+Cである。ここで、合計本数Aを一定とした場合、単位ユニットの総アドレス数(=B×C)が最大となるには、B=Cを満足すればよい。従って、最も効率良く周辺回路を配置するためには、単位ユニットにおけるワード線本数Bとプレート線の本数Cとを等しくすればよい。また、ロー・アドレスのアクセス単位ユニットにおけるワード線本数は、例えば、メモリセルの積層段数(N)に一致し、プレート線本数はメモリユニットを構成するメモリセルの数(M)に一致するが、これらのワード線本数、プレート線本数が多いほど、実質的な不揮発性メモリの集積度は向上する。そして、ワード線本数とプレート線本数の積がアクセス可能なアドレス回数である。ここで、一括して、且つ、連続したアクセスを前提とすると、その積から「1」を減じた値がディスターブ回数である。従って、ワード線本数とプレート線本数の積の値は、メモリセルのディスターブ耐性、プロセス要因等から決定される。ここで、ディスターブとは、非選択のメモリセルを構成する強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【0127】
第3の構成に係る不揮発性メモリを、図22に示す構造のように変形することもできる。尚、回路図を図23に示す。
【0128】
この不揮発性メモリは、センスアンプSAに接続されているビット線BL1と、MOS型FETから構成されたN個(但し、N≧2であり、この例においてはN=4)の選択用トランジスタTR11,TR12,TR13,TR14と、N個のメモリユニットMU11,MU12,MU13,MU14と、プレート線から構成されている。第1層目のメモリユニットMU11は、M個(但し、M≧2であり、この例においてはM=8)のメモリセルMC11m(m=1,2,・・・,8)から構成されている。また、第2層目のメモリユニットMU12も、M個(M=8)のメモリセルMC12m(m=1,2・・・,8)から構成されている。更には、第3層目のメモリユニットMU13も、M個(M=8)のメモリセルMC13m(m=1,2・・・,8)から構成され、第4層目のメモリユニットMU14も、M個(M=8)のメモリセルMC14m(m=1,2・・・,8)から構成されている。プレート線の数は、M本(この例においては8本)であり、PLm(m=1,2・・・,8)で表している。選択用トランジスタTR1nのゲート電極に接続されたワード線WL1nは、ワード線デコーダ/ドライバWDに接続されている。一方、各プレート線PLmは、プレート線デコーダ/ドライバPDに接続されている。
【0129】
また、第1層目のメモリユニットMU11を構成する各メモリセルMC11mは、第1の電極21Aと強誘電体層22Aと第2の電極23とから成り、第2層目のメモリユニットMU12を構成する各メモリセルMC12mは、第1の電極21Bと強誘電体層22Bと第2の電極23とから成り、第3層目のメモリユニットMU13を構成する各メモリセルMC13mは、第1の電極31Aと強誘電体層32Aと第2の電極33とから成り、第4層目のメモリユニットMU14を構成する各メモリセルMC14mは、第1の電極31Bと強誘電体層32Bと第2の電極33とから成る。そして、各メモリユニットMU11,MU12,MU13,MU14において、メモリセルの第1の電極21A,21B,31A,31Bは共通である。この共通の第1の電極21A,21B,31A,31Bを、便宜上、共通ノードCN11,CN12,CN13,CN14と呼ぶ。
【0130】
ここで、第1層目のメモリユニットMU11における共通の第1の電極21A(第1の共通ノードCN11)は、第1番目の選択用トランジスタTR11を介してビット線BL1に接続されている。また、第2層目のメモリユニットMU12における共通の第1の電極21B(第2の共通ノードCN12)は、第2番目の選択用トランジスタTR12を介してビット線BL1に接続されている。更には、第3層目のメモリユニットMU13における共通の第1の電極31A(第3の共通ノードCN13)は、第3番目の選択用トランジスタTR13を介してビット線BL1に接続されている。また、第4層目のメモリユニットMU14における共通の第1の電極31B(第4の共通ノードCN14)は、第4番目の選択用トランジスタTR14を介してビット線BL1に接続されている。
【0131】
また、第1層目のメモリユニットMU11を構成するメモリセルMC11mと、第2層目のメモリユニットMU12を構成するメモリセルMC12mは、第2の電極23を共有しており、この共有された第m番目の第2の電極23はプレート線PLmに接続されている。更には、第3層目のメモリユニットMU13を構成するメモリセルMC13mと、第4層目のメモリユニットMU14を構成するメモリセルMC14mは、第2の電極33を共有しており、この共有された第m番目の第2の電極33はプレート線PLmに接続されている。具体的には、この共有された第m番目の第2の電極23の延在部からプレート線PLmが構成され、この共有された第m番目の第2の電極33の延在部からプレート線PLmが構成されており、各プレート線PLmは図示しない領域で接続されている。
【0132】
この不揮発性メモリにおいては、メモリユニットMU11,MU12とメモリユニットMU13,MU14は、層間絶縁層26を介して積層されている。メモリユニットMU14はパッシベーション層36Aで被覆されている。また、メモリユニットMU11は、半導体基板10の上方に絶縁層16を介して形成されている。半導体基板10には素子分離領域11が形成されている。また、選択用トランジスタTR11,TR12,TR13,TR14は、ゲート絶縁膜12、ゲート電極13、ソース/ドレイン領域14A,14Bから構成されている。そして、第1の選択用トランジスタTR11、第2の選択用トランジスタTR12、第3の選択用トランジスタTR13、第4の選択用トランジスタTR14の他方のソース/ドレイン領域14Bはコンタクトホール15を介してビット線BL1に接続されている。また、第1の選択用トランジスタTR11の一方のソース/ドレイン領域14Aは、絶縁層16に形成された開口部中に設けられた接続孔18、及び、第1の電極21Aの側部又は頂面まで延在した接続孔の頂部18Aを介して第1の共通ノードCN11に接続されている。更には、第2の選択用トランジスタTR12の一方のソース/ドレイン領域14Aは、接続孔18、及び、第1の電極21Bの側部又は頂面まで延在した接続孔の頂部18Cを介して第2の共通ノードCN12に接続されている。また、第3の選択用トランジスタTR13の一方のソース/ドレイン領域14Aは、接続孔18、パッド部25、層間絶縁層26に形成された開口部中に設けられた接続孔28、及び、第1の電極31の側部又は頂面まで延在した接続孔の頂部28Aを介して第3の共通ノードCN13に接続されている。更には、第4の選択用トランジスタTR14の一方のソース/ドレイン領域14Aは、接続孔18、パッド部25、接続孔28、及び、第1の電極の側部31又は頂面まで延在した接続孔の頂部28Cを介して第4の共通ノードCN14に接続されている。
【0133】
また、第1の構成〜第4の構成に係る不揮発性メモリを、所謂ゲインセル型とすることもできる。このような不揮発性メモリの回路図を図24に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図25に示し、不揮発性メモリの模式的な一部断面図を図26及び図27に示す。尚、図25において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図26に示す不揮発性メモリの模式的な一部断面図は、図25の線A−Aに沿った模式的な一部断面図であり、図27に示す不揮発性メモリの模式的な一部断面図は、図25の線B−Bに沿った模式的な一部断面図である。
【0134】
第3の構成に係る不揮発性メモリにゲインセル型を適用した場合を、以下に説明する。この不揮発性メモリは、例えば、ビット線BLと、書込用トランジスタ(第1の構成〜第4の構成に係る不揮発性メモリにおける選択用トランジスタである)TRWと、M個(但し、M≧2であり、例えば、M=8)のメモリセルMCMから構成され、例えば層間絶縁層を介して積層されたN個のメモリユニットMUと、M本のプレート線PLMから成るメモリユニットMUから構成されている。尚、図面においては、第1層目のメモリユニットのみを図示した。そして、各メモリセルMCMは、第1の電極21と強誘電体層22と第2の電極23とから成り、メモリユニットMUを構成するメモリセルMCMの第1の電極21は、メモリユニットMUにおいて共通であり、この共通の第1の電極(共通ノードCN)は、書込用トランジスタTRWを介してビット線BLに接続され、各メモリセルMCmを構成する第2の電極23はプレート線PLmに接続されている。メモリセルMCMは層間絶縁層26によって被覆されている。尚、不揮発性メモリのメモリユニットMUを構成するメモリセルの数(M)は8個に限定されず、一般には、M≧2を満足すればよく、2のべき数(M=2,4,8,16・・・)とすることが好ましい。
【0135】
更には、共通の第1の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタTRS、及び、読出用トランジスタTRRを備えている。信号検出回路は、検出用トランジスタTRS及び読出用トランジスタTRRから構成されている。そして、検出用トランジスタTRSの一端は所定の電位Vccを有する配線(例えば、不純物層から構成された電源線)に接続され、他端は読出用トランジスタTRRを介してビット線BLに接続され、各メモリセルMCmに記憶されたデータの読み出し時、読出用トランジスタTRRが導通状態とされ、各メモリセルMCmに記憶されたデータに基づき共通の第1の電極(共通ノードCN)に生じた電位により、検出用トランジスタTRSの動作が制御される。
【0136】
具体的には、各種のトランジスタはMOS型FETから構成されており、書込用トランジスタ(選択用トランジスタ)TRWの他方のソース/ドレイン領域は絶縁層16に形成されたコンタクトホール15を介してビット線BLに接続され、一方のソース/ドレイン領域は、絶縁層16に形成された開口部中に設けられた接続孔18、及び、第1の電極21の側部又は頂面まで延在した接続孔の頂部18Aを介して共通の第1の電極(共通ノードCN)に接続されている。また、検出用トランジスタTRSの一方のソース/ドレイン領域は、所定の電位Vccを有する配線に接続され、他方のソース/ドレイン領域は、読出用トランジスタTRRの一方のソース/ドレイン領域に接続されている。より具体的には、検出用トランジスタTRSの他方のソース/ドレイン領域と読出用トランジスタTRRの一方のソース/ドレイン領域とは、1つのソース/ドレイン領域を占めている。更には、読出用トランジスタTRRの他方のソース/ドレイン領域はコンタクトホール15を介してビット線BLに接続され、更に、共通の第1の電極(共通ノードCN、あるいは、書込用トランジスタTRWの一方のソース/ドレイン領域)は、開口部中に設けられたコンタクトホール18D、ワード線WLSを介して検出用トランジスタTRSのゲート電極に接続されている。また、書込用トランジスタTRWのゲート電極に接続されたワード線WLW及び読出用トランジスタTRRのゲート電極に接続されたワード線WLRは、ワード線デコーダ/ドライバWDに接続されている。一方、各プレート線PLmは、プレート線デコーダ/ドライバPDに接続されている。更には、ビット線BLはセンスアンプSAに接続されている。
【0137】
この不揮発性メモリのメモリセルMC1からデータを読み出す場合、選択プレート線PL1にVccを印加する。このとき、選択メモリセルMC1にデータ「1」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードCNの電位が上昇する。一方、選択メモリセルMC1にデータ「0」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードCNの電位は殆ど上昇しない。即ち、共通ノードCNは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線PLjにカップリングされているので、共通ノードCNの電位は0ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルMC1に記憶されたデータに依存して共通ノードCNの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。そして、ビット線BLを浮遊状態とし、読出用トランジスタTRRをオン状態とする。一方、選択メモリセルMC1に記憶されたデータに基づき共通の第1の電極(共通ノードCN)に生じた電位により、検出用トランジスタTRSの動作が制御される。具体的には、選択メモリセルMC1に記憶されたデータに基づき共通の第1の電極(共通ノードCN)に高い電位が生じれば、検出用トランジスタTRSは導通状態となり、検出用トランジスタTRSの一方のソース/ドレイン領域は所定の電位Vccを有する配線に接続されているので、かかる配線から、検出用トランジスタTRS及び読出用トランジスタTRRを介してビット線BLに電流が流れ、ビット線BLの電位が上昇する。即ち、信号検出回路によって共通の第1の電極(共通ノードCN)の電位変化が検出され、この検出結果がビット線BLに電圧(電位)として伝達される。ここで、検出用トランジスタTRSの閾値をVth、検出用トランジスタTRSのゲート電極の電位(即ち、共通ノードCNの電位)をVgとすれば、ビット線BLの電位は概ね(Vg−Vth)となる。尚、検出用トランジスタTRSをディプレッション型のNMOSFETとすれば、閾値Vthは負の値をとる。これにより、ビット線BLの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタTRSをPMOSFETから構成することもできる。
【0138】
尚、検出用トランジスタの一端が接続された配線の所定の電位はVccに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を0ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位(Vcc)がビット線に現れた場合、再書き込み時には、ビット線の電位を0ボルトとし、選択メモリセルにおけるデータの読み出し時に0ボルトがビット線に現れた場合、再書き込み時には、ビット線の電位をVccとする必要がある。そのためには、図28に例示するような、トランジスタTRIV-1,TRIV-2,TRIV-3,TRIV-4から構成された一種のスイッチ回路(反転回路)をビット線間に配設し、データの読み出し時には、トランジスタTRIV-2,TRIV-4をオン状態とし,データの再書き込み時には、トランジスタTRIV-1,TRIV-3をオン状態とすればよい。
【0139】
本発明の不揮発性メモリのキャパシタ構造を、強誘電体層を用いた不揮発性メモリ(所謂FERAM)のみならず、DRAMに適用することもできる。この場合には、強誘電体層の常誘電的な電界応答(強誘電双極子の反転を伴わない応答)のみを利用する。
【0140】
【発明の効果】
本発明においては、強誘電体層を形成した後の工程において、一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成するので、強誘電体層を形成する際の高温での酸化熱処理によっても、相互拡散が発生することがなく、不揮発性メモリの信頼性が低下することを確実に回避することができる。また、第1の電極を構成する第1の導電材料に酸素バリア性を要求する必要がなくなり、高温酸化雰囲気中で安定した材料であればよく、白金やペロブスカイト構造を有する酸化物等を第1の導電材料として使用することが可能となり、一般に、下地の影響を受け易い強誘電体薄膜を制御性良く成膜することができる。
【0141】
また、従来のスタック型不揮発性メモリにあっては、材料の耐熱性の問題のために、メモリセルに十分な特性を付与できず、メモリセルの微細化を進めるに当たって情報の判定に必要な信号量を確保できなくなるといった問題を、本発明においては、メモリセルの特性を最大限に引き出すことができるが故に、確実に回避することができる。また、不揮発性メモリにおいて、第1の構成〜第4の構成を採用することによって、一層の高集積化を図ることができる。
【図面の簡単な説明】
【図1】発明の実施の形態1の強誘電体型不揮発性半導体メモリをビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図2】本発明の第2の態様に係る不揮発性メモリの概念的な回路図である。
【図3】図2の(A)に示す概念的な回路図のより具体的な回路図である。
【図4】図2の(B)に示す概念的な回路図のより具体的な回路図である。
【図5】発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図6】図5に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図7】図6に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図8】図7に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図9】図8に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図10】図9に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図11】発明の実施の形態1の強誘電体型不揮発性半導体メモリの変形例をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図12】発明の実施の形態2の強誘電体型不揮発性半導体メモリをビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図13】発明の実施の形態3の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図14】図13に引き続き、発明の実施の形態3の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図15】発明の実施の形態4の強誘電体型不揮発性半導体メモリを含む半導体装置をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図16】本発明の第3の態様に係る不揮発性メモリの概念的な回路図である。
【図17】図16の(A)に示す概念的な回路図のより具体的な回路図である。
【図18】図16の(B)に示す概念的な回路図のより具体的な回路図である。
【図19】発明の実施の形態5の強誘電体型不揮発性半導体メモリを含む半導体装置をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図20】本発明の第4の態様に係る不揮発性メモリの概念的な回路図である。
【図21】図20に示す概念的な回路図のより具体的な回路図である。
【図22】発明の実施の形態4にて説明した強誘電体型不揮発性半導体メモリの変形例を示す模式的な一部断面図である。
【図23】図22に示す強誘電体型不揮発性半導体メモリの回路図である。
【図24】ゲインセル型の強誘電体型不揮発性半導体メモリの回路図である。
【図25】図24に示した強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図26】図24に示した強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図27】図24に示した強誘電体型不揮発性半導体メモリの、図26とは異なる断面で見たときの模式的な一部断面図である。
【図28】検出用トランジスタの一端が接続された配線の所定の電位を0ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図29】スタック型強誘電体型不揮発性半導体メモリに本発明を適用した場合の模式的な一部断面図である。
【図30】強誘電体のP−Eヒステリシスループ図である。
【図31】米国特許第4873664号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図32】従来のスタック型強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図33】従来のプレーナ型強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【符号の説明】
10・・・シリコン半導体基板、11・・・素子分離領域、12・・・ゲート絶縁膜、13・・・ゲート電極、14A,14B・・・ソース/ドレイン領域、15・・・コンタクトホール、16,116A,116B・・・絶縁層、16A,26A・・・積層膜、16B,26B・・・SiO2膜、17,27,40・・・開口部、18,118,28,41・・・接続孔、18A,118A,28A・・・接続孔の頂部、21,21A,21B,,31,31A,31B・・・第1の電極、22,22A,22B,32,32A,32B・・・強誘電体層、23,33・・・第2の電極、25・・・パッド部、26・・・層間絶縁層、36A,226A・・・パッシベーション層、42・・・中間配線層、TR・・・選択用トランジスタ、TRW・・・書込用トランジスタ、TRR・・・読出用トランジスタ、TRS・・・検出用トランジスタ、TRSW・・・スイッチング用のトランジスタ、WL・・・ワード線、BL・・・ビット線、PL・・・プレート線、WD・・・ワード線デコーダ/ドライバ、SA・・・センスアンプ、PD・・・プレート線デコーダ/ドライバ、CN・・・共通ノード
Claims (14)
- (A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリの製造方法であって、
(a)選択用トランジスタを形成する工程と、
(b)全面に絶縁層を形成する工程と、
(c)パターニングされた第1の電極を絶縁層上に形成する工程と、
(d)少なくとも第1の電極上に強誘電体層を形成する工程と、
(e)一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成する工程と、
(f)強誘電体層上に第2の電極を形成する工程、
を具備することを特徴とする強誘電体型不揮発性半導体メモリの製造方法。 - 前記接続部は、絶縁層に形成された接続孔、及び、第1の電極の側部又は頂面まで延在した該接続孔の頂部から成ることを特徴とする請求項1に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
前記工程(b)は、全面に下層絶縁層を形成した後、下層絶縁層上に、一方のソース/ドレイン領域と電気的に接続された中間配線層を形成し、次いで、下層絶縁層及び中間配線層上に上層絶縁層を形成する工程から成り、
前記工程(e)においては、一方のソース/ドレイン領域と第1の電極とを電気的に接続する接続部を形成する代わりに、中間配線層と第1の電極とを電気的に接続する接続部を形成することを特徴とする請求項1に記載の強誘電体型不揮発性半導体メモリの製造方法。 - 一方のソース/ドレイン領域と中間配線層との電気的な接続は、下層絶縁層に形成された第1の接続孔によってなされ、
前記接続部は、上層絶縁層に形成された第2の接続孔、及び、第1の電極の側部又は頂面まで延在した該第2の接続孔の頂部から成ることを特徴とする請求項3に記載の強誘電体型不揮発性半導体メモリの製造方法。 - ビット線と、
M個(但し、M≧2)のメモリセルから構成されたメモリユニットと、
M本のプレート線、
を更に備え、
メモリユニットは絶縁層上に形成されており、
メモリユニットにおいて、メモリセルの第1の電極は共通であり、該共通の第1の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、第m番目のプレート線に接続されていることを特徴とする請求項1乃至請求項4のいずれか1項に記載の強誘電体型不揮発性半導体メモリの製造方法。 - ビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個(但し、N≧2)のメモリユニットと、
M×N本のプレート線、
を更に備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、該共通の第1の電極は、選択用トランジスタを介してビット線に接続され、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、第[(n−1)M+m]番目のプレート線に接続されていることを特徴とする請求項1乃至請求項4のいずれか1項に記載の強誘電体型不揮発性半導体メモリの製造方法。 - ビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個(但し、N≧2)のメモリユニットと、
M本のプレート線、
を更に備え、
選択用トランジスタをN個備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおける共通の第1の電極は、第n番目の選択用トランジスタを介してビット線に接続され、
第n層目のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、メモリユニット間で共通とされた第m番目のプレート線に接続されていることを特徴とする請求項1乃至請求項4のいずれか1項に記載の強誘電体型不揮発性半導体メモリの製造方法。 - N本(但し、N≧2)のビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個のメモリユニットと、
M本のプレート線、
を更に備え、
選択用トランジスタをN個備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおける共通の第1の電極は、第n番目の選択用トランジスタを介して第n番目のビット線に接続され、
第n層目のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、メモリユニット間で共通とされた第m番目のプレート線に接続されていることを特徴とする請求項1乃至請求項4のいずれか1項に記載の強誘電体型不揮発性半導体メモリの製造方法。 - (A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
選択用トランジスタの一方のソース/ドレイン領域と第1の電極とは、絶縁層に形成された接続孔、及び、第1の電極の側部又は頂面まで延在した該接続孔の頂部を介して電気的に接続されており、
ビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個(但し、N≧2)のメモリユニットと、
M×N本のプレート線、
を更に備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、該共通の第1の電極は、選択用トランジスタを介してビット線に接続され、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、第[(n−1)M+m]番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。 - (A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
下層絶縁層上に中間配線層が形成され、
選択用トランジスタの一方のソース/ドレイン領域と中間配線層とは、下層絶縁層に形成された第1の接続孔を介して電気的に接続され、
第1の電極と中間配線層とは、上層絶縁層に形成された第2の接続孔、及び、第1の電極の側部又は頂面まで延在した該第2の接続孔の頂部を介して電気的に接続されており、
ビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個(但し、N≧2)のメモリユニットと、
M×N本のプレート線、
を更に備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、該共通の第1の電極は、選択用トランジスタを介してビット線に接続され、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、第[(n−1)M+m]番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。 - (A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
選択用トランジスタの一方のソース/ドレイン領域と第1の電極とは、絶縁層に形成された接続孔、及び、第1の電極の側部又は頂面まで延在した該接続孔の頂部を介して電気的に接続されており、
ビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個(但し、N≧2)のメモリユニットと、
M本のプレート線、
を更に備え、
選択用トランジスタをN個備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおける共通の第1の電極は、第n番目の選択用トランジスタを介してビット線に接続され、
第n層目のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、メモリユニット間で共通とされた第m番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。 - (A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
下層絶縁層上に中間配線層が形成され、
選択用トランジスタの一方のソース/ドレイン領域と中間配線層とは、下層絶縁層に形成された第1の接続孔を介して電気的に接続され、
第1の電極と中間配線層とは、上層絶縁層に形成された第2の接続孔、及び、第1の電極の側部又は頂面まで延在した該第2の接続孔の頂部を介して電気的に接続されており、
ビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個(但し、N≧2)のメモリユニットと、
M本のプレート線、
を更に備え、
選択用トランジスタをN個備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおける共通の第1の電極は、第n番目の選択用トランジスタを介してビット線に接続され、
第n層目のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、メモリユニット間で共通とされた第m番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。 - (A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
選択用トランジスタの一方のソース/ドレイン領域と第1の電極とは、絶縁層に形成された接続孔、及び、第1の電極の側部又は頂面まで延在した該接続孔の頂部を介して電気的に接続されており、
N本(但し、N≧2)のビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個のメモリユニットと、
M本のプレート線、
を更に備え、
選択用トランジスタをN個備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおける共通の第1の電極は、第n番目の選択用トランジスタを介して第n番目のビット線に接続され、
第n層目のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、メモリユニット間で共通とされた第m番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。 - (A)半導体基板に形成され、ソース/ドレイン領域及びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成された第1の電極と、少なくとも該第1の電極上に形成され強誘電体層と、該強誘電体層上に形成された第2の電極から成るメモリセル、
を有する強誘電体型不揮発性半導体メモリであって、
絶縁層は、下層絶縁層と上層絶縁層とが積層された構造を有し、
下層絶縁層上に中間配線層が形成され、
選択用トランジスタの一方のソース/ドレイン領域と中間配線層とは、下層絶縁層に形成された第1の接続孔を介して電気的に接続され、
第1の電極と中間配線層とは、上層絶縁層に形成された第2の接続孔、及び、第1の電極の側部又は頂面まで延在した該第2の接続孔の頂部を介して電気的に接続されており、
N本(但し、N≧2)のビット線と、
それぞれがM個(但し、M≧2)のメモリセルから構成された、N個のメモリユニットと、
M本のプレート線、
を更に備え、
選択用トランジスタをN個備え、
第1層目のメモリユニットは絶縁層上に形成されており、
N個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリユニットにおいて、メモリセルの第1の電極は共通であり、
第n層目(但し、n=1,2・・・,N)のメモリユニットにおける共通の第1の電極は、第n番目の選択用トランジスタを介して第n番目のビット線に接続され、
第n層目のメモリユニットにおいて、第m番目(但し、m=1,2・・・,M)のメモリセルの第2の電極は、メモリユニット間で共通とされた第m番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
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