JPS6348473A - 欠陥画素検査装置 - Google Patents
欠陥画素検査装置Info
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- JPS6348473A JPS6348473A JP61193321A JP19332186A JPS6348473A JP S6348473 A JPS6348473 A JP S6348473A JP 61193321 A JP61193321 A JP 61193321A JP 19332186 A JP19332186 A JP 19332186A JP S6348473 A JPS6348473 A JP S6348473A
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Links
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表示デバイス用アレイ基板の欠陥画素検査装
置に係る。
置に係る。
従来の技術
表示デバイス用アレイ基板としては例えば液晶パネル用
薄膜トランジスタアレイ基板がある(以下TFTアレイ
基板と称す)。第2図に液晶パネルの一画素付近の断面
図、第3図にアレイ基板上の各画素の配置バター/の一
例を示す。また第4図にTFTアレイ基板の駆動原理を
あられす回路図を示す。
薄膜トランジスタアレイ基板がある(以下TFTアレイ
基板と称す)。第2図に液晶パネルの一画素付近の断面
図、第3図にアレイ基板上の各画素の配置バター/の一
例を示す。また第4図にTFTアレイ基板の駆動原理を
あられす回路図を示す。
ゲートライン” 6(”1+ G2+ G5 + G4
+””・・”n)を線順次に走査し、−ゲートライン
上のTPTを一斉に開いた状態で、ホールド回路71か
らソースライ/72(81,52,85・・・・・・S
m)を通じて信号−電荷を各画素6oの第2透明導電膜
63に導通したドレイン電極56に供給する。画素60
の表面に供給された電荷は、次のフレームの走査時まで
保たれ、対向透明電極53との間に生じた電界により液
晶65を励起し続ける。以上の様にして各画素ごとに信
号電荷に応じて液晶65の旋光性を変化させ、二枚の偏
光板5oを通して透過する光量を変え、画像を得る。
+””・・”n)を線順次に走査し、−ゲートライン
上のTPTを一斉に開いた状態で、ホールド回路71か
らソースライ/72(81,52,85・・・・・・S
m)を通じて信号−電荷を各画素6oの第2透明導電膜
63に導通したドレイン電極56に供給する。画素60
の表面に供給された電荷は、次のフレームの走査時まで
保たれ、対向透明電極53との間に生じた電界により液
晶65を励起し続ける。以上の様にして各画素ごとに信
号電荷に応じて液晶65の旋光性を変化させ、二枚の偏
光板5oを通して透過する光量を変え、画像を得る。
したがって、各画素に所定の信号電荷が供給されない場
合、その画素に対応して画像に乱れが生じ画質を低下さ
せてしまう。例えば、ソースライン72S1とゲートラ
イン76 Gj が短絡している場合、Si、Gjに対
応した画素が全て線状に異常をきたす。この様に線状に
異常な欠陥画素ラインを以後線欠陥と称す。また、画素
(i、j)において、例えば、第1透明導電膜66と第
2透明導電膜63とが短絡している場合、所定の電荷が
画素に保持されず、常にOvに近い電位となってしまい
、画像としてはその画素が黒い点として見えてしまう。
合、その画素に対応して画像に乱れが生じ画質を低下さ
せてしまう。例えば、ソースライン72S1とゲートラ
イン76 Gj が短絡している場合、Si、Gjに対
応した画素が全て線状に異常をきたす。この様に線状に
異常な欠陥画素ラインを以後線欠陥と称す。また、画素
(i、j)において、例えば、第1透明導電膜66と第
2透明導電膜63とが短絡している場合、所定の電荷が
画素に保持されず、常にOvに近い電位となってしまい
、画像としてはその画素が黒い点として見えてしまう。
逆に、画素(i、j)において例えば、ソース電極57
とドレイン電極56が短絡している場合、その画素のト
ランジスタは常VCON状態となシ、その画素は異常点
として見えてしまう。これらの様に点状の欠陥画素を以
後点欠陥と称す。
とドレイン電極56が短絡している場合、その画素のト
ランジスタは常VCON状態となシ、その画素は異常点
として見えてしまう。これらの様に点状の欠陥画素を以
後点欠陥と称す。
これらの欠陥画素を含む液晶パネルは、従来、線欠陥に
ついては、TFTアレイ基板ができ上がった段階で、プ
ローバーによシミ気的に絶縁検査をして、短絡の有無を
確認、選別しているが、点欠陥については、電気的な検
査方法によシ、全製造パネルに対して、すべての点欠陥
モードを確認、選別するのは、スループットやS/Nレ
ベルの点で、非常に困難であった。したがって従来、点
欠陥の検査、選別は、TPTプレイ基板ができ上がった
段階では行っておらず、第2図の断面図で示されるよう
な、次工程である液晶パネルとして組み立てが終った段
階で実際に信号を入力してTPTプレイ基板を駆動させ
た状態で目視によシ選別していた。
ついては、TFTアレイ基板ができ上がった段階で、プ
ローバーによシミ気的に絶縁検査をして、短絡の有無を
確認、選別しているが、点欠陥については、電気的な検
査方法によシ、全製造パネルに対して、すべての点欠陥
モードを確認、選別するのは、スループットやS/Nレ
ベルの点で、非常に困難であった。したがって従来、点
欠陥の検査、選別は、TPTプレイ基板ができ上がった
段階では行っておらず、第2図の断面図で示されるよう
な、次工程である液晶パネルとして組み立てが終った段
階で実際に信号を入力してTPTプレイ基板を駆動させ
た状態で目視によシ選別していた。
発明が解決しようとする問題点
前述の様に、従来の点欠陥検査方法では、最終のパネル
組立工程を経た後でなければ、欠陥画素の選別ができな
いため、たとえすでにTFTアレイ基板製造工程で点欠
陥画素が生じていても、その良、不良を判定するには、
配向膜54形成、対向ガラス基板51装着、液晶56注
入等多くの後工程を経ねばならなかった。一方、液晶パ
ネル全体の不良の中で、TFTアレイ基板に原因を有す
るものの割合は多い。以上により、従来の検査方法では
、結果的に、無駄となる工程が多く、コストダウンの大
きな障害となっていた。
組立工程を経た後でなければ、欠陥画素の選別ができな
いため、たとえすでにTFTアレイ基板製造工程で点欠
陥画素が生じていても、その良、不良を判定するには、
配向膜54形成、対向ガラス基板51装着、液晶56注
入等多くの後工程を経ねばならなかった。一方、液晶パ
ネル全体の不良の中で、TFTアレイ基板に原因を有す
るものの割合は多い。以上により、従来の検査方法では
、結果的に、無駄となる工程が多く、コストダウンの大
きな障害となっていた。
問題点を解決するための手段
表示デバイス用パネル製造工程において、TFTアレイ
基板を作成した段階で、その薄膜トランジスタを表示デ
バイス用パネル実際の駆動条件に類似した所定の条件で
駆動させ、画素に電子ビームを照射して、その表面電位
を検出する。
基板を作成した段階で、その薄膜トランジスタを表示デ
バイス用パネル実際の駆動条件に類似した所定の条件で
駆動させ、画素に電子ビームを照射して、その表面電位
を検出する。
作用
上記手段によシ、TFTアレイ基板の段階で、各画素表
面の電位のばらつきを簡便かつ短時間に、非破壊で検出
する。したがって、最終の組立工程を経ないで、TPT
プレイ基板の良、不良を確実に判定することができる。
面の電位のばらつきを簡便かつ短時間に、非破壊で検出
する。したがって、最終の組立工程を経ないで、TPT
プレイ基板の良、不良を確実に判定することができる。
実施例
本願発明の一実施例を以下に述べる。第1図にその構成
の概略図を示す。電子銃1で生成した熱電子を電子レン
ズ系2を通して加速、偏向させ、TFTアレイ基板5表
面で収束させる。電子ビームグローブ3の電流は10
”〜10−8転加速電圧I KV〜15KVである。本
実施例は3吋TFTアレイ基板全面を電子ビームプロー
ブ3が走査する必要上、即ち走査領域を62 、W X
47 ffffの範囲にするため、ワーキングディス
タンスは300羽とっである。
の概略図を示す。電子銃1で生成した熱電子を電子レン
ズ系2を通して加速、偏向させ、TFTアレイ基板5表
面で収束させる。電子ビームグローブ3の電流は10
”〜10−8転加速電圧I KV〜15KVである。本
実施例は3吋TFTアレイ基板全面を電子ビームプロー
ブ3が走査する必要上、即ち走査領域を62 、W X
47 ffffの範囲にするため、ワーキングディス
タンスは300羽とっである。
電子ビームプローブ3で、TFTアレイ基板5の表面を
走査しながら照射してやることにより、第2図における
各画素eOの画素部絶縁膜62表面の電位に応じて2次
電子4が放出される。即ち、相対的に負電位の場所から
の2次電子量は正電位部よシも多く、この2次電子信号
によシ表面電位を検出することができる。2次電子4は
対峙して配置された2つの2次電子増倍管6に加速され
捕捉される。2次電子信号は増幅器24で増幅され、所
定の時間間隔でサンプリング回路26によりサンプリン
グされ、メモリー26に記録される。記録された2次電
子像は必要に応じて処理されモニター27にあられされ
る。半自動的に処理する必要と、TPTプレイの駆動と
電子ビームグローブ3の走査を同期させる必要から、サ
ンプリング回路26.電子ビーム走査回路23.TPT
駆動用電源22及び位置コントローラー21はメインコ
ントローラー20により制御される。電子銃部の真空度
はメンテナンス軽減のため、イオンポンプ14によるオ
イルフリー排気で10−’TOrr オーダーに保た
れる。検査室11の真空度は、拡散ポンプ15.ロータ
リーポンプ18によシ高速で1O−5TQrrオーダー
に達する。スループット向上のため予備排気を行う予備
室12の真空度はロータリーポンプ16によシ高速で1
O−5Torrオーダージ9を動かす。搬送の便宜をは
かるため、TPTアレイ基板は専用のカセット了に設置
される。
走査しながら照射してやることにより、第2図における
各画素eOの画素部絶縁膜62表面の電位に応じて2次
電子4が放出される。即ち、相対的に負電位の場所から
の2次電子量は正電位部よシも多く、この2次電子信号
によシ表面電位を検出することができる。2次電子4は
対峙して配置された2つの2次電子増倍管6に加速され
捕捉される。2次電子信号は増幅器24で増幅され、所
定の時間間隔でサンプリング回路26によりサンプリン
グされ、メモリー26に記録される。記録された2次電
子像は必要に応じて処理されモニター27にあられされ
る。半自動的に処理する必要と、TPTプレイの駆動と
電子ビームグローブ3の走査を同期させる必要から、サ
ンプリング回路26.電子ビーム走査回路23.TPT
駆動用電源22及び位置コントローラー21はメインコ
ントローラー20により制御される。電子銃部の真空度
はメンテナンス軽減のため、イオンポンプ14によるオ
イルフリー排気で10−’TOrr オーダーに保た
れる。検査室11の真空度は、拡散ポンプ15.ロータ
リーポンプ18によシ高速で1O−5TQrrオーダー
に達する。スループット向上のため予備排気を行う予備
室12の真空度はロータリーポンプ16によシ高速で1
O−5Torrオーダージ9を動かす。搬送の便宜をは
かるため、TPTアレイ基板は専用のカセット了に設置
される。
TFTアレイの駆動は、各ソースライン72.ゲートラ
イン76にそれぞれ共通の電位を与える。
イン76にそれぞれ共通の電位を与える。
したがって、駆動用の端子は、全ソース、全ゲート、第
1透明導電膜用の3端子で十分であシ、第4図における
TFTアレイ基板端部の電極数シ出し部77に導電ゴム
製のパッドをあてて、外部に引き出す。これらの端子は
プローブ8を介してTPT駆動用電源22につながって
いる。
1透明導電膜用の3端子で十分であシ、第4図における
TFTアレイ基板端部の電極数シ出し部77に導電ゴム
製のパッドをあてて、外部に引き出す。これらの端子は
プローブ8を介してTPT駆動用電源22につながって
いる。
TPTプレイ基板においておこる点欠陥モードは、基本
的には、(i)ゲートを閉じた状態で、ドレイ/の電位
が通常なら保持されていなければならない時間内に変化
してしまうもの(以後オフ不良モードと称す)と、(1
1)通常の動作状態でゲートを開いている時間内にソー
スからドレインに十分な電荷が供給されず所定のドレイ
ン電位に遠さないもの(以後オン不足モードと称す)と
に大別される。(1)オフ不良モードには、前述の第1
透明導電膜66と第2透明導電膜63の短絡やソース、
ドレイン間の短絡の他に、ゲートがしまシきらずオフ状
態でもソースドレイン間に電流が流れてしまうトランジ
スタの不良モード(以後Trオフ不足と称す)等がある
。また、(ii)オン不足モードには、ソース−トラン
ジスタ間、ドレイ/−トランジスタ間もしくはドレイン
−第2透明導電膜間の断線もしくは接触不良(以後コン
タクト不良と称す)や、ゲートに所定の電位を与えても
、トランジスタが開ききらず、ソースドレイン間に十分
な電流が流れない状態(以後Trオン不足と称す)等が
ある。
的には、(i)ゲートを閉じた状態で、ドレイ/の電位
が通常なら保持されていなければならない時間内に変化
してしまうもの(以後オフ不良モードと称す)と、(1
1)通常の動作状態でゲートを開いている時間内にソー
スからドレインに十分な電荷が供給されず所定のドレイ
ン電位に遠さないもの(以後オン不足モードと称す)と
に大別される。(1)オフ不良モードには、前述の第1
透明導電膜66と第2透明導電膜63の短絡やソース、
ドレイン間の短絡の他に、ゲートがしまシきらずオフ状
態でもソースドレイン間に電流が流れてしまうトランジ
スタの不良モード(以後Trオフ不足と称す)等がある
。また、(ii)オン不足モードには、ソース−トラン
ジスタ間、ドレイ/−トランジスタ間もしくはドレイン
−第2透明導電膜間の断線もしくは接触不良(以後コン
タクト不良と称す)や、ゲートに所定の電位を与えても
、トランジスタが開ききらず、ソースドレイン間に十分
な電流が流れない状態(以後Trオン不足と称す)等が
ある。
以上のような点欠陥モードの中で、実動作中の液晶パネ
ルの状態で見える点欠陥を確実且つ十分に検出するため
、即ち、不良な点欠陥は欠陥として確実に検出し、許容
範囲内の特性のばらつきは検出しないようにするため、
できるだけ実動作に近い時間間隔で、TFTアレイ基板
の駆動と電子ビームプローブの走査との同期をとってい
る。
ルの状態で見える点欠陥を確実且つ十分に検出するため
、即ち、不良な点欠陥は欠陥として確実に検出し、許容
範囲内の特性のばらつきは検出しないようにするため、
できるだけ実動作に近い時間間隔で、TFTアレイ基板
の駆動と電子ビームプローブの走査との同期をとってい
る。
まず、トランジスタの駆動は以下の様に行う。
前記の2種類の点欠陥モード、即ち(i)オフ不足モー
ド、(11)オン不足モードそれぞれ第6図に示す様な
周期的ゲートパルスを与えてやれば、それぞれ正常な画
素の表面電位Vonと欠陥画素の表面電位vDdとには
図に示す様な違いがでてくる。ここで、できるだけ実動
作状態に近い表面電位を検出するため、まず第5図人に
示す検査用モードiでは、ゲートパルス間隔は実動作の
1フレ一ム周期に等しく1e、emsecにし、電子ビ
ームプローブによる表面電位の測定はゲートパルスを閉
じた後、約8m5ec後から16m東後0間に行う。ま
た第5図Bに示す検査用モードiiでは、200μ気程
度の時間をかけて十分ドレイン側の電位をリセットした
後、丁度実駆動状態のゲートパルス幅に等しい63.4
μ気間だけゲートを開き、表面電位を検出する。この場
合ゲート間隔は8m5eC程度でもかまわない。第6図
において点線ではさんだ矢印の期間が電子ビームプロー
ブにより表面電位を検出する期間である。以上2モード
の駆動によシ、実際の液晶パネル、駆動時に現れるTF
Tアレイ基板の点欠陥のすべてを過不足無く検出するこ
とができる。
ド、(11)オン不足モードそれぞれ第6図に示す様な
周期的ゲートパルスを与えてやれば、それぞれ正常な画
素の表面電位Vonと欠陥画素の表面電位vDdとには
図に示す様な違いがでてくる。ここで、できるだけ実動
作状態に近い表面電位を検出するため、まず第5図人に
示す検査用モードiでは、ゲートパルス間隔は実動作の
1フレ一ム周期に等しく1e、emsecにし、電子ビ
ームプローブによる表面電位の測定はゲートパルスを閉
じた後、約8m5ec後から16m東後0間に行う。ま
た第5図Bに示す検査用モードiiでは、200μ気程
度の時間をかけて十分ドレイン側の電位をリセットした
後、丁度実駆動状態のゲートパルス幅に等しい63.4
μ気間だけゲートを開き、表面電位を検出する。この場
合ゲート間隔は8m5eC程度でもかまわない。第6図
において点線ではさんだ矢印の期間が電子ビームプロー
ブにより表面電位を検出する期間である。以上2モード
の駆動によシ、実際の液晶パネル、駆動時に現れるTF
Tアレイ基板の点欠陥のすべてを過不足無く検出するこ
とができる。
次に、前記表面電位検出期間に電子ビームプローブを走
査して画素表面電位を検出する方法は以下の様である。
査して画素表面電位を検出する方法は以下の様である。
本実施例では電子ビームプローブ径は30〜50μφで
、3吋のTFTアレイ基板62ffX47ff上をゲー
トラインに平行な方向に水平走査する。(水平走査の方
向は任意でも良い。)走査線数は1000本で、水平走
査時間は1m5e:/1ineである。第6図はTFT
7L/イのトランジスタの駆動と電子ビームプローブ走
査との同期タイミングである。本例で図示したゲートパ
ルス間隔は、前記の検査モード1(第6図ム)に対応す
る。電子ビームプローブの偏向信号は図のような側波で
良い。
、3吋のTFTアレイ基板62ffX47ff上をゲー
トラインに平行な方向に水平走査する。(水平走査の方
向は任意でも良い。)走査線数は1000本で、水平走
査時間は1m5e:/1ineである。第6図はTFT
7L/イのトランジスタの駆動と電子ビームプローブ走
査との同期タイミングである。本例で図示したゲートパ
ルス間隔は、前記の検査モード1(第6図ム)に対応す
る。電子ビームプローブの偏向信号は図のような側波で
良い。
TFTアレイの16m5eCのゲートパルス間隙毎に、
まず図のようなホールド時間amSa:保持して、この
間は電子ビームプローブは画素部には照射されないよう
にする。Bzsecのホールド時間後、次のゲートパル
スまでの残りamSeC間に図示の様に電子ビームプロ
ーブを走査する。即ち走査速度1m5ec/ dine
で一走査時間内に8ライン分走査する。これを8ライン
毎順次繰シ返して、ホールド時間、走査時間合せて計2
秒で1フレーム100゜ライン分を走査し終る。第6図
に示したタイミングはTFTアレイ検査モードiに対し
てであるが、検査モードiiに対しては8m5eCのホ
ールド時間ヲ設ける必要は無く、走査タイミングは、例
えば16ライン走査毎に、即ち15m5eC毎に第5図
Bに示したゲートパルスを加えてやることになる。
まず図のようなホールド時間amSa:保持して、この
間は電子ビームプローブは画素部には照射されないよう
にする。Bzsecのホールド時間後、次のゲートパル
スまでの残りamSeC間に図示の様に電子ビームプロ
ーブを走査する。即ち走査速度1m5ec/ dine
で一走査時間内に8ライン分走査する。これを8ライン
毎順次繰シ返して、ホールド時間、走査時間合せて計2
秒で1フレーム100゜ライン分を走査し終る。第6図
に示したタイミングはTFTアレイ検査モードiに対し
てであるが、検査モードiiに対しては8m5eCのホ
ールド時間ヲ設ける必要は無く、走査タイミングは、例
えば16ライン走査毎に、即ち15m5eC毎に第5図
Bに示したゲートパルスを加えてやることになる。
従ってこの場合、1フレーム走査し終えるのに必要な時
間は1秒となる。
間は1秒となる。
電子ビームプローブ3の走査により得た2次電子信号は
サンプリング回路25により、サンプリング周波数2M
)−1zでサンプリングされる。1画素のサイズは16
0μmX190μmであシ、1ラインについて1画素あ
たりサンプリングする点は6〜6点/点画1となる。f
た1画素を横切る走査線の本数は4〜5本/本面1であ
るから、合計サンプリング点は1画素当り20〜30点
となる。
サンプリング回路25により、サンプリング周波数2M
)−1zでサンプリングされる。1画素のサイズは16
0μmX190μmであシ、1ラインについて1画素あ
たりサンプリングする点は6〜6点/点画1となる。f
た1画素を横切る走査線の本数は4〜5本/本面1であ
るから、合計サンプリング点は1画素当り20〜30点
となる。
ところで、電子ビームプローブの走査はスループットを
あげる必要から1回のフレーム走査のみでサンプリング
する。全画素数は約9万個である。
あげる必要から1回のフレーム走査のみでサンプリング
する。全画素数は約9万個である。
したがって、メモリー26の容量は1検査モードにつき
3Mバイト、2検査モードで計6Mバイトを必要とする
。いったんメモリー26に蓄えられた2次電子信号はモ
ニター27に呼び出され、20吋程度のCRTに画素表
面電位を反映した2次電子像として写し出される。CR
T上に写し出された像の目視によυ、点欠陥の有無、位
置、個数を識別し、そのTFTアレイ基板の良、不良を
判定する。即ち、前記の点欠陥モードはすべて1゜ii
いずれかの検査モードにおいて、正常画素に比べて表面
電位が低く、したがって2次電子放出量が多い。つまυ
C1−IT像としては点欠陥が白く浮き上がって見える
ことになる。
3Mバイト、2検査モードで計6Mバイトを必要とする
。いったんメモリー26に蓄えられた2次電子信号はモ
ニター27に呼び出され、20吋程度のCRTに画素表
面電位を反映した2次電子像として写し出される。CR
T上に写し出された像の目視によυ、点欠陥の有無、位
置、個数を識別し、そのTFTアレイ基板の良、不良を
判定する。即ち、前記の点欠陥モードはすべて1゜ii
いずれかの検査モードにおいて、正常画素に比べて表面
電位が低く、したがって2次電子放出量が多い。つまυ
C1−IT像としては点欠陥が白く浮き上がって見える
ことになる。
以上の検査方法は以下の利点がある。まず、第1に点欠
陥の判別が前記の様に、過不足無く確実に行なえる。第
2に、高いスループットが得られる。電子ビームプロー
ブによる検査時間は2モードでわずか3秒である。カセ
ット7に3吋のTFTアレイ4個が形成された基板をセ
ットして移動させれば、TFTアレイ1個あたシの総移
動時間は約26秒、真空度上昇の待ち時間は約15秒で
、計TFTアレイ1個あたす約45秒以内で点欠陥の判
別ができる。
陥の判別が前記の様に、過不足無く確実に行なえる。第
2に、高いスループットが得られる。電子ビームプロー
ブによる検査時間は2モードでわずか3秒である。カセ
ット7に3吋のTFTアレイ4個が形成された基板をセ
ットして移動させれば、TFTアレイ1個あたシの総移
動時間は約26秒、真空度上昇の待ち時間は約15秒で
、計TFTアレイ1個あたす約45秒以内で点欠陥の判
別ができる。
第3に、構成が複雑でない。即ち本実施例では、TFT
アレイ基板の高精度な位置決めは必要ない。
アレイ基板の高精度な位置決めは必要ない。
また、電子ビームプローブのリニアリティも1/100
0 程度以下あれば十分である。また、電気検査のよう
に全電極からプローブを取り出す必要はなく、前述の様
に3端子で良い。
0 程度以下あれば十分である。また、電気検査のよう
に全電極からプローブを取り出す必要はなく、前述の様
に3端子で良い。
また、本実施例では、電子ビームプローブの加速電圧は
15KV以下、一画素あたシの総照射電荷量は1o−1
5〜1o−150で、TPT7レイ基板LD損傷は無視
できる。したがって本検査方式によシ、TFTアレイ基
板表面を汚染することなく、非破壊で、確実に点欠陥が
判別できるため、検査工程による不良の発生は無い。
15KV以下、一画素あたシの総照射電荷量は1o−1
5〜1o−150で、TPT7レイ基板LD損傷は無視
できる。したがって本検査方式によシ、TFTアレイ基
板表面を汚染することなく、非破壊で、確実に点欠陥が
判別できるため、検査工程による不良の発生は無い。
発明の効果
表示デバイス用パネルの製造工程において、表示デバイ
ス用アレイ基板の作成段階で、その欠陥画素を高速かつ
確実に検出することができる。したがって、その後のパ
ネル組立工程を経る前に不良な表示デバイス用アレイ基
板を選別でき、大幅なコストダウンが実現される。
ス用アレイ基板の作成段階で、その欠陥画素を高速かつ
確実に検出することができる。したがって、その後のパ
ネル組立工程を経る前に不良な表示デバイス用アレイ基
板を選別でき、大幅なコストダウンが実現される。
第1図は、本発明の欠陥画素検査装置の一実施例におけ
る構成を示す断面図、第2図は、液晶パネルの構成の断
面図、第3図は、TFTアレイ基板上の各画素の配置図
、第4図は、τFTアレイ基板の駆動原理をあられす回
路図、第6図人は、本発明の一実施例におけるオフ不足
モードの検査に用いるTFTアレイの駆動タイミングを
示す波形図、第5図Bは、同じくオン不足モードの検査
に用いるTPTプレイの駆動タイミングを示す波形図、
第6図はTFTアレイは同期させて走査する電子ビーム
プローブの偏向信号のタイミングを示す波形図である。 3・・・・・・電子ビームプローブ、4・・・・・・2
次電子、)、、’ :→、・・・・・TFTアレイ基板
、6・・・・・・2次電子増倍管、6o・・・・・・画
素、61・・・・・・薄膜トランジスタ、72・・・・
・・ソースライン、76・・・・・・ゲートライン。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1−
m−電子銃 !3− シマツタ第1図 5θ−5扁光Fit、 sq−ゲート電極5
8−アモルファスシリコン @2図 s6−−−ドレイン髄 57−−°ンーズ電極 60−−一画素 乙7−°・魂I夷トランジスタ 第3図 70−・走査面酪 71−一一ホールF′画路 72 =−ンースライン 73−m−簿膜トランジスタ フ4−−−補助容量 75− 液晶容量 76−・−ゲートライン 77−(E!取り出し部 第 4 区 第5図 検査モード(1) 第5図 検査モード(11)
る構成を示す断面図、第2図は、液晶パネルの構成の断
面図、第3図は、TFTアレイ基板上の各画素の配置図
、第4図は、τFTアレイ基板の駆動原理をあられす回
路図、第6図人は、本発明の一実施例におけるオフ不足
モードの検査に用いるTFTアレイの駆動タイミングを
示す波形図、第5図Bは、同じくオン不足モードの検査
に用いるTPTプレイの駆動タイミングを示す波形図、
第6図はTFTアレイは同期させて走査する電子ビーム
プローブの偏向信号のタイミングを示す波形図である。 3・・・・・・電子ビームプローブ、4・・・・・・2
次電子、)、、’ :→、・・・・・TFTアレイ基板
、6・・・・・・2次電子増倍管、6o・・・・・・画
素、61・・・・・・薄膜トランジスタ、72・・・・
・・ソースライン、76・・・・・・ゲートライン。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1−
m−電子銃 !3− シマツタ第1図 5θ−5扁光Fit、 sq−ゲート電極5
8−アモルファスシリコン @2図 s6−−−ドレイン髄 57−−°ンーズ電極 60−−一画素 乙7−°・魂I夷トランジスタ 第3図 70−・走査面酪 71−一一ホールF′画路 72 =−ンースライン 73−m−簿膜トランジスタ フ4−−−補助容量 75− 液晶容量 76−・−ゲートライン 77−(E!取り出し部 第 4 区 第5図 検査モード(1) 第5図 検査モード(11)
Claims (4)
- (1)薄膜トランジスタとこれに接続された画素をマト
リックス状に配列した表示デバイス用アレイ基板を減圧
された検査室内に配置し、前記薄膜トランジスタを所定
の条件で駆動し、前記画素表面の電位を電子ビームプロ
ーブを用いて検出するよう構成したことを特徴とする欠
陥画素検査装置。 - (2)薄膜トランジスタに印加する所定電圧と同期して
電子ビームを走査することを特徴とする特許請求の範囲
第1項記載の欠陥画素検査装置。 - (3)薄膜トランジスタに所定電圧を印加し、一定時間
後に電子ビームを走査することを特徴とする特許請求の
範囲第1項又は第2項記載の欠陥画素検査装置。 - (4)周期的な電圧印加モードに対して、所定のパルス
間の間隙に電子ビームが走査する範囲が、全画素のうち
の、分割されたある画素列群であることを特徴とする特
許請求の範囲第1項記載の欠陥画素検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61193321A JPS6348473A (ja) | 1986-08-19 | 1986-08-19 | 欠陥画素検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61193321A JPS6348473A (ja) | 1986-08-19 | 1986-08-19 | 欠陥画素検査装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6348473A true JPS6348473A (ja) | 1988-03-01 |
Family
ID=16305960
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61193321A Pending JPS6348473A (ja) | 1986-08-19 | 1986-08-19 | 欠陥画素検査装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6348473A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004109376A1 (ja) * | 2003-06-04 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板の検査方法 |
WO2004109374A1 (ja) * | 2003-06-04 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板の検査方法およびアレイ基板の検査装置 |
WO2004109375A1 (ja) * | 2003-06-06 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | 基板の検査方法 |
WO2006120861A1 (ja) * | 2005-05-02 | 2006-11-16 | Shimadzu Corporation | Tftアレイ基板検査装置 |
JP2008304398A (ja) * | 2007-06-08 | 2008-12-18 | Shimadzu Corp | 基板検査装置 |
JP2010276662A (ja) * | 2009-05-26 | 2010-12-09 | Shimadzu Corp | Tftアレイ検査装置 |
-
1986
- 1986-08-19 JP JP61193321A patent/JPS6348473A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004109376A1 (ja) * | 2003-06-04 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板の検査方法 |
WO2004109374A1 (ja) * | 2003-06-04 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板の検査方法およびアレイ基板の検査装置 |
WO2004109375A1 (ja) * | 2003-06-06 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | 基板の検査方法 |
WO2006120861A1 (ja) * | 2005-05-02 | 2006-11-16 | Shimadzu Corporation | Tftアレイ基板検査装置 |
JP2008304398A (ja) * | 2007-06-08 | 2008-12-18 | Shimadzu Corp | 基板検査装置 |
JP2010276662A (ja) * | 2009-05-26 | 2010-12-09 | Shimadzu Corp | Tftアレイ検査装置 |
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