JPH0758950B2 - フレームアライナ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ伝送に係り、特に２系統のクロツク系
を持つフレームアライナ回路に関するものである。

〔従来の技術〕

従来のフレームアライナ回路の一例を第３図に示し説明
する。

図において、21は伝送路信号、22および23はこの伝送路
信号21を入力とするフレームアライナ、24および25はク
ロツクおよびフレームパルス、26および27はクロツクお
よびフレームパルスである。

そして、従来、この種のフレームアライナは、この第３
図に示すように、クロツク24およびフレームパルス25と
クロツク26およびフレームパルス27の２系統のクロツク
・フレームパルスに対し、フレームアライナ22およびフ
レームアライナ23のように２系統のフレームアライナを
有する構成となつていた。

〔発明が解決しようとする課題〕

上述した従来のフレームアライナは、２系統のクロツク
・フレームパルスに対しそれぞれ１つずつのフレームア
ライナを持つている。ここで、伝送路信号のクロツクと
装置内のクロツクの乗せ替えをスタツフイング操作など
によつて行う場合、フレームアライナは複雑なフレーム
アライメント処理が要求される。このフレームアライナ
を二つ持つ従来の方式では、回路規模が大きくなりすぎ
るという課題があつた。

〔課題を解決するための手段〕

本発明のフレームアライナ回路は、第１のクロツクと第
２のクロツクの何れかを選択しかつ第１のフレームパル
スと第２のフレームパルスの何れかを選択するセレクタ
と、このセレクタに接続されそのセレクタ出力のクロツ
クおよびフレームパルスから所望の位相のクロツクおよ
びフレームパルスを作成するパルス発生回路と、このパ
ルス発生回路に接続され伝送路信号を入力とする第１の
フレームアライナと、この第１のフレームアライナおよ
び上記パルス発生回路に接続され上記第１のクロツクお
よび上記第１のフレームパルスを入力とする第２のフレ
ームアライナと、上記第１のフレームアライナおよび上
記パルス発生回路に接続され上記第２のクロツクおよび
上記第２のフレームパルスを入力とする第３のフレーム
アライナを有するものである。

〔作用〕

本発明においては、複雑な処理機能を有するメインのフ
レームアライナを選択されたクロツク系で動作させ、２
系統のクロツクおよびフレームパルスに対応する２つの
フレームアライナでクロツクの乗せ替えを行う。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるフレームアライナ回路の一実施例
を示すブロツク図である。

図において、１は伝送路信号、５はクロツク７とクロツ
ク９の何れかを選択しかつフレームパルス８とフレーム
パルス10の何れかを選択するセレクタ、６はこのセレク
タ５に接続されそのセレクタ出力のクロツクおよびフレ
ームパルスから所望の位相のクロツクおよびフレームパ
ルスを作成するパルス発生回路、２はこのパルス発生回
路６に接続され伝送路信号１を入力とするフレームアラ
イナ、３はこのフレームアライナ２およびパルス発生回
路６に接続されクロツク７およびフレームパルス８を入
力とするフレームアライナ、４はフレームアライナ２お
よびパルス発生回路６に接続されクロツク９およびフレ
ームパルス10を入力とするフレームアライナである。

つぎにこの第１図に示す実施例の動作を説明する。

まず、セレクタ５は２つのクロツク系のうちのクロツク
７およびフレームパルス８、またはクロツク９およびフ
レームパルス10のどちらかを選択し、パルス発生回路６
へ送出する。そして、パルス発生回路６は、選択された
クロツクおよびフレームパルスから所望の位相のクロツ
クおよびフレームパルスを作成する。

つぎに、フレームアライナ２は、スタツフイング操作等
による伝送路クロツクからパルス発生回路６の出力クロ
ツクおよび出力フレームパルスへの伝送路信号１の乗せ
替えや、フレーム同期の確立およびオーバヘツドの終端
などの複雑な処理を行う。また、フレームアライナ３
は、パルス発生回路６の出力クロツクおよび出力フレー
ムパルスを書き込み位相とし、クロツク７およびフレー
ムパルス８を読み出し位相として、フレームアライナ２
の出力アライメントを行う。フレームアライナ４は、パ
ルス発生回路６の出力クロツクおよび出力フレームパル
スを書き込み位相とし、クロツク９およびフレームパル
ス10を読み出し位相として、フレームアライナ２の出力
のアライメントを行う。そして、このフレームアライナ
３とフレームアライナ４は、２つのクロツク系の間の僅
かな位相差を吸収するための、回路規模の小さなフレー
ムアライナである。

第２図は第１図におけるフレームパルス８とフレームパ
ルス10およびパルス発生回路６の出力フレームパルスの
位相を表わした説明図で、セレクタ５でクロツク７およ
びフレームパルス８が選択された場合における、フレー
ムパルス８とフレームパルス10とパルス発生回路６の出
力フレームパルス間の位相関係を表わしたものである。

この第２図において、（ａ）はフレームパルス８の位相
を示したものであり、（ｂ）はパルス発生回路６の出力
フレームパルス位相、（ｃ）はフレームパルス10の位相
を示したものである。そして、11はフレームパルス10の
位相許容範囲を示す。

パルス発生回路６の出力フレームパルスは、フレームパ
ルス８のｍビツト前に位相が設定されており、さらにフ
レームアライナ３が、2mビツトのメモリ容量を持つよう
にすれば、フレームパルス８の位相は、メモリ容量の丁
度中心になる。また、ｍの値をフレームパルス８とフレ
ームパルス10の位相差よりもおおきくとつておけば、フ
レームアライナ４でビツトの読み誤りは生じない。これ
は、セレクタ５がクロツク９およびフレームパルス10を
選択した場合も同様である。

このようにして、フレームパルス８とフレームパルス10
の位相差の２倍以上のメモリを、フレームアライナ３と
フレームアライナ４の各々が持つことにより、回路規模
が最も大きくなるフレームアライナ２を１つで済ませる
ことができ、フレームアライナ全体の回路規模を小さく
することができる。

〔発明の効果〕

以上説明したように本発明は、複雑な処理機能を有する
メインのフレームアライナを選択されたクロツク系で動
作させ、２系統のクロツクおよびフレームパルスに対応
する２つのフレームアライナでクロツクの乗せ替えを行
うことにより、従来のようにフレームアライナ全体を２
つ持つ必要がなく、回路規模を小さくすることができる
効果がある。

【図面の簡単な説明】

第１図は本発明によるフレームアライナ回路の一実施例
を示すブロツク図、第２図は第１図におけるフレームパ
ルスおよびパルス発生回路の出力フレームパルスの位相
を表わした説明図、第３図は従来のフレームアライナ回
路の一例を示すブロツク図である。 １……伝送路信号、２〜４……フレームアライナ、５…
…セレクタ、６……パルス発生回路、７……クロツク、
８……フレームパルス、９……クロツク、10……フレー
ムパルス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のクロツクと第２のクロツクの何れか
   を選択しかつ第１のフレームパルスと第２のフレームパ
   ルスの何れかを選択するセレクタと、このセレクタに接
   続され該セレクタ出力のクロツクおよびフレームパルス
   から所望の位相のクロツクおよびフレームパルスを作成
   するパルス発生回路と、このパルス発生回路に接続され
   伝送路信号を入力とする第１のフレームアライナと、こ
   の第１のフレームアライナおよび前記パルス発生回路に
   接続され前記第１のクロツクおよび前記第１のフレーム
   パルスを入力とする第２のフレームアライナと、前記第
   １のフレームアライナおよび前記パルス発生回路に接続
   され前記第２のクロツクおよび前記第２のフレームパル
   スを入力とする第３のフレームアライナを有することを
   特徴とするフレームアライナ回路。