JPH06188850A - データ転送方式及びデータ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 通信装置におけるアラーム，ステータス等の
データを転送する方式に関し、指定された装置がデータ
送信元となり、他装置は総てこのデータを受取るように
することによって従装置も主装置、他の従装置のステー
タス，アラーム等のデータを受信できるようにしたデー
タ転送方法を提供することを目的とする。 【構成】 主装置MAが発生する同期信号に従って主装置
MA, 従装置SA0, SA1…SAX 間でデータ転送を行う方式に
おいて、主装置MAがデータ送出元となるべき装置を特定
する情報を出力し、該情報に該当する装置が、該装置が
有するデータを送出し、他の装置がこのデータを取込む
ことで装置MA, SA0, SA1…SAX 間でのデータ転送を行う
構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主装置により複数の従装
置が制御されるような、たとえばデジタル交換機のよう
な装置において各装置間でアラーム，ステータス等のデ
ータを転送する方式及び装置に関する。

【０００２】

【従来の技術】図１は本発明が適用されるたとえばデジ
タル交換機等の通信装置の外観の模式図である。図１に
示されている通信装置は、１台の主装置MAと４台の従装
置SA0, SA1, SA2, SA3とで構成されており、主装置MAに
より各従装置SA0, SA1, SA2, SA3が制御されて電話回線
の交換を行う。なお、主装置MAにはケーブルCBを介して
コンピュータMAc が、また各従装置SA0, SA1, SA2, SA3
にもそれぞれコンピュータが接続されている。

【０００３】図２は上述の図１に示されているような通
信装置において、主装置MA及び各従装置SA0, SA1…SAX
間で従来行われていたデータの転送方式を説明するため
の装置構成のブロック図である。主装置MAと各従装置SA
0, SA1…SAX とは信号線L1, L2, L3で接続されている。
主装置MAから各従装置SA0, SA1…SAX へは信号線L1を介
してクロックCLK が、信号線L2を介してフレームパルス
FPがそれぞれ与えられている。また、各従装置SA0, SA1
…SAX から主装置MAへは信号線L3を介して転送データTD
が送られる。

【０００４】従装置SA0, SA1…SAX はそれぞれを特定す
る番号のデータID0, ID1…IDX がたとえばデジタルスイ
ッチ等により付与されており、またそれぞれの状態を表
すステータス及び状況によって異常発生を報じるアラー
ム等のデータD0, D1…DXを記憶している。主装置MAは従
装置SA0, SA1…SAX が有するアラーム，ステータス等の
データD0, D1…DXを転送データTDとして取込んでデータ
メモリMAa に格納し、またこのデータメモリMAa 内のデ
ータをコンピュータMAc へ送出する。コンピュータMAc
は主装置MAから取込んだデータを使用して、あるいはそ
れに従って所要の処理を行う。

【０００５】図３は図２に示されている装置構成により
実施される従来方式のタイムチャートであり、たとえば
特開平3-143047号公報にも従来技術として開示されてい
る手法である。前述の如く、主装置MAはクロックCLK
と、このクロックCLK の所定周期を１周期とするフレー
ムパルスFPとをそれぞれ信号線L1, L2を介して従装置SA
0, SA1…SAX に与えている。

【０００６】各従装置SA0, SA1…SAX はフレームパルス
FPの１周期(1フレーム) において、予め設定されたタイ
ミングでそれぞれが有するステータス，アラーム等のデ
ータD0, D1…DXを信号線L3へ送出する。具体的にはフレ
ームパルスFPの立上がりを基準タイミングとし、以後ク
ロックCLK の所定数（所定クロックサイクル）がそれぞ
れの従装置SA0, SA1…SAX のデータ出力期間として割り
当てられている。各従装置SA0, SA1…SAX はそれぞれに
割り当てられているクロックCLK のタイミングにおいて
自身のデータD0, D1…DXを信号線L3へ送出する。このよ
うな手法により、主装置MAへは各従装置SA0, SA1…SAX
から送出されたデータD0, D1…DXが時分割多重された転
送データTDとして１フレームパルスFPの周期に一度ずつ
入力される。

【０００７】

【発明が解決しようとする課題】従来のデータ転送方式
は以上のような手法を採っているため、主装置MAから従
装置SA0, SA1…SAX へのデータ転送又は従装置SA0, SA1
…SAX 相互間のデータ転送は行えず、従って従装置SA0,
SA1…SAX 側では主装置MAのステータス，アラーム等を
参照できず、また従装置SA0, SA1…SAX は他の従装置の
ステータス，アラーム等を参照することができないとい
う問題があった。

【０００８】また、フレームパルスFPの１周期において
各従装置SA0, SA1…SAX から主装置MAへそれぞれ１回ず
つ固定した順序でデータが送られるため、たとえば従装
置SA0, SA1…SAX に優先順位を付与してデータの送信順
序を変更する場合、あるいは従装置SA0, SA1…SAX の重
要度が異なっていてある従装置から２回データが必要な
間に他の従装置から１回でよい場合等には対処出来な
い。

【０００９】前述の特開平3-143047号公報には、従装置
に優先順位を設定しておき、送信要求がある従装置の内
で最も優先順位が高い従装置に主装置への送信を許可す
る手法が開示されている。しかし、主装置での従装置の
優先順位の判定及び従装置での送信許可が与えられたか
否かの判断をソフトウェアで行っているためそれぞれに
応答時間が必要になる。

【００１０】本発明はこのような不都合を解消するため
になされたものであり、第１の発明は、主装置をも含む
全ての装置の内の指定された装置がデータ送信元とな
り、他の装置は総てこのデータを受取ることが可能なよ
うに構成することにより、従装置も主装置及び他の従装
置のステータス，アラーム等を受信できるようにしたデ
ータ転送方法の提供を目的とする。

【００１１】第２の発明は、従装置からの送信要求を主
装置でハードウェアにより予め定められた優先順位に従
って許可することにより、応答時間無しで送信許可を従
装置に与えてデータ転送することが可能なデータ転送装
置の提供を目的とする。

【００１２】

【課題を解決するための手段】本発明に係る第１の発明
のデータ転送方式は、同期信号に従って主装置をも含む
各装置間でデータ転送を行う方式において、主装置がデ
ータ送出元となるべき装置を特定する情報を出力し、該
情報に該当する装置が、該装置が有するデータを送出
し、他の装置がこのデータを取込むことで装置間でのデ
ータ転送を行うことを特徴とする。

【００１３】また第２の発明のデータ転送装置は、各従
装置からの送信要求を表す送信要求信号をそれぞれ記憶
する複数の記憶回路と、これらの複数の記憶回路の記憶
内容及び予め定められている優先順位に従って一つの従
装置にのみ送信を許可することを表す送信許可信号を発
生する送信許可信号発生回路と、送信許可信号発生回路
により送信が許可された従装置からの送信要求信号を記
憶している記憶回路の記憶内容を送信要求がない状態に
書き換える送信要求書き換え回路と、複数の記憶回路全
ての記憶内容が送信要求がない状態に書き換えられた所
定の状態を検出する検出回路と、送信要求書き換え回路
による書き換え動作、または複数の従装置からの送信要
求信号を複数の記憶回路に記憶させる信号入力動作のい
ずれかを選択する選択回路と、所定の状態が検出されて
いる場合にのみ信号入力動作を、所定の状態が検出され
ていない場合は書き換え動作を、それぞれ選択回路に選
択させる制御回路とを備えたことを特徴とする。

【００１４】

【作用】第１の発明では、主装置が送信元となる装置を
指定することで当該装置から他装置へのデータ転送が行
える。従って従装置を指定することで従装置間のデータ
転送が、また主装置自らを指定することで主装置から従
装置へのデータ転送が行える。

【００１５】第２の発明では、各従装置からの送信要求
を表す送信要求信号が複数の記憶回路にそれぞれ記憶さ
れ、それらの記憶内容及び予め定められている優先順位
に従って一つの従装置にのみ送信が許可される送信許可
信号が送信許可信号発生回路により発生されると共に、
送信が許可された従装置からの送信要求信号を記憶して
いる記憶回路の記憶内容が送信要求書き換え回路により
送信要求がない状態に書き換えられる。そして、複数の
記憶回路全ての記憶内容が送信要求がない状態に書き換
えられた所定の状態が検出回路により検出されると、複
数の従装置からの送信要求信号が複数の記憶回路に記憶
させる信号入力動作が選択回路により選択され、所定の
状態が検出されない場合には送信要求書き換え回路によ
る書き換え動作が選択回路により選択される。

【００１６】

【実施例】図４は第１の発明のデータ転送方式を説明す
るための装置構成のブロック図である。主装置MAは送受
すべきデータを格納するデータメモリMAa 及びデータ転
送元となる装置を指定する番号の信号（以下、送信番号
という) を発生する送信番号発生部MAb を備える。な
お、データメモリMAa はたとえばデュアルポートRAM 等
で構成され、送信番号発生部MAb はたとえばROM あるい
はレジスタと32分周カウンタとで構成される。

【００１７】主装置MAと各従装置SA0, SA1…SAX との間
は信号線L1, L2, L3で接続されている。主装置MAから各
従装置SA0, SA1…SAX へは信号線L1を介してクロックCL
K が、信号線L2を介してフレームパルスFPがそれぞれ与
えられている。また、主装置MA, 各従装置SA0, SA1…SA
X 間では信号線L3を介して転送データTDの送受が行われ
る。

【００１８】信号線L3から主装置MAへはバッファMAB を
介してデータ信号が入力され、また主装置MAから信号線
L3へはローアクティブの制御信号DIRMにより制御される
ゲートMAG を介してデータ信号が出力される。一方、信
号線L3から各従装置SA0, SA1…SAX へはそれぞれバッフ
ァSA0B, SA1B…SAXBを介してデータ信号が入力され、ま
た各従装置SA0, SA1…SAX から信号線L3へはそれぞれロ
ーアクティブの制御信号DIRSにより制御されるゲートSA
0G, SA1G…SAXGを介してデータ信号が出力される。

【００１９】従装置SA0, SA1…SAX はそれぞれたとえば
デュアルポートRAM からなるデータメモリSA0a, SA1a…
SAXaを有している。また、従装置SA0, SA1…SAX 及び主
装置MAには送信番号、即ちそれぞれを特定する番号０，
１…Ｘ及びＸ＋１のデータID0, ID1…IDX 及びIDX+1
が、たとえばディジタルスイッチ等を用いて設定されて
いるまた更に、主装置MA及び従装置SA0, SA1…SAX には
それぞれコンピュータMAc,SA0c, SA1c …SAXcが接続さ
れている。

【００２０】図５は第１の発明のデータ転送方式のタイ
ムチャートである。この例では、各データメモリMAa, S
A 0a, SA1a…SAXaは８×32ビットのRAM で構成されてお
り、主装置MAの送信番号発生部MAb は５×32ビットのRO
M 及び32分周カウンタで構成され、32個の送信番号を記
憶することが出来る。また、主装置MAに付与されている
送信番号はＸ＋１＝31、即ちIDX+1 ＝31であるとする。

【００２１】なお、送信番号発生部MAb の ROMには、32
分周カウンタのカウント値CV32をアドレスとして図６に
示されているようなデータID0, ID1…IDX 及びIDX+1 、
即ち従装置SA0, SA1…SAX を指定する送信番号が予め格
納されているとする。

【００２２】図５のタイミングチャートに示されている
ように、32分周カウンタのカウント値CV32が０，１，２
…30, 31，０，１…とインクリメントされ且つ反復され
るに伴って、主装置MAの送信番号発生部MAb はこの32分
周カウンタのカウント値CV32をアドレスとして図６に示
されている送信番号発生部MAb のROM の内容である”00
000 ”, ”00001 ”…”11111 ”を送信番号として順次
出力する。なお、主装置MAが送信番号を出力する間は制
御信号DIRMがローレベルになっていて信号線L3へ出力さ
れる送信番号の信号を有効にする。

【００２３】主装置MAを含む各装置MA, SA0, SA1…SAX
は、信号線L3を伝播してきた送信番号の信号を入力し、
それが自身を特定する番号ID0, ID1, ID31と一致する場
合に自身のデータメモリMA, SA0a, SA1a…SAXaの内容を
信号線L3へ出力する。図５の例では、主装置MAから送信
番号が”00000 ”、即ちID0 が出力されると従装置SA0
のデータメモリSA0aの８ビットの内容”11100001”が信
号線L3へ出力され、次に主装置MAから送信番号が”0000
1 ”、即ちID1 が出力されると従装置SA1 のデータメモ
リSA1aの内容”10001101”が信号線L3へ出力される。

【００２４】なお、従装置SA0, SA1…SAX がデータを出
力する間は制御信号DIRSがローレベルになっていて信号
線L3へ出力されるデータの信号を有効にする。

【００２５】一方、主装置MAから出力された送信番号に
該当しない主装置MAあるいは従装置SA0, SA1…SAX では
信号線L3へ出力されているデータ”11100001”, ”1000
1101”を取込んでデータメモリMAa あるいはSA0a, SA1a
…SAXaに格納する。32分周カウンタのカウント値CV32が
31である場合の送信番号”11111 ”、即ちID31が主装置
MAから出力された場合には主装置MAが指定されたことに
なるので、主装置MAのデータメモリMAa の内容が信号線
L3へ送出されて従装置SA0, SA1…SAX のデータメモリSA
0a, SA1a…SAXaに格納される。従って主装置MA及び各従
装置SA0, SA1…SAX のデータメモリMAa, SA0a, SA1a …
SAXaを適宜のタイミングでそれぞれのコンピュータMAc,
SA0c , SA1c…SAXcにアクセスさせれば、任意の装置か
らの転送データをそれぞれの装置が参照することができ
る。

【００２６】なお、上述の実施例では図６に示されてい
るように送信番号の発生順を昇順に固定しているが、任
意の順に設定することも勿論可能であり、更に重要な従
装置からのデータ出力を他の従装置からのデータ出力に
比して高頻度とすることも可能である。たとえば、図７
に示されているように、送信番号発生部MAb のROM のア
ドレス０から15までには昇順にデータを記憶させ、アド
レス16にデータ”00000 ”を記憶させ、以降のアドレス
17から31にはデータ”10000 ”から”11110 ”を昇順に
記憶させておけば、主装置MAからのデータ出力は出来な
い代わりに従装置SA0 からのデータ出力を他の従装置SA
1 …SAX に比して２倍の頻度にすることが可能になる。

【００２７】なお、上述の実施例では送信番号を予め送
信番号発生部MAb の ROMに記憶させているが、ROM に変
えてRAM を使用し、コンピュータMAc によって必要な番
号を随時送信番号発生部MAb のRAM に書き込むようにし
てもよい。また、上述の実施例ではクロックCLK 及びフ
レームパルスFPを主装置MA内で発生して各従装置SA0, S
A1…SAX に与えるように構成しているが、外部から主装
置MA及び従装置SA0, SA1…SAX に与えるように構成して
もよいことは言うまでもない。

【００２８】次に、第２の発明のデータ転送装置につい
て説明する。図８は第２の発明のデータ転送装置の一実
施例の構成を示すブロック図である。図８において、参
照符号MAは主装置を、SA0 乃至SAX は従装置を、MAc は
主装置MAに接続されたコンピュータを、SA0c乃至SAXcは
従装置SA0, SA1…SAX に接続されたコンピュータをそれ
ぞれ示していることは、前述の第１の発明と同様であ
る。

【００２９】なお、図８においては、クロックCLK 及び
フレームパルスFPは外部からそれぞれ信号線L1, L2を介
して主装置MA及び各従装置SA0, SA1…SAX に与えられて
いるが、それらを主装置MAで発生して各従装置SA0, SA1
…SAX に与えるような構成を採ってもよいことはいうま
でもない。

【００３０】各装置MA, SA0, SA1…SAX からはデータ出
力信号Doと制御信号DIRM, DIRSがNANDゲートMAN, SA0N,
SA1N …SAXNを介して信号線L3へ出力され、また各装置
MA,SA0, SA1…SAX へは信号線L3からハイインピーダン
スのバッファMAB, SA0B, SA1B …SAXBを介してデータ入
力信号Diが入力される。

【００３１】図９は主装置MAの構成を示すブロック図で
ある。主装置MAには、データシリアル／パラレル変換回
路（データS/P 回路) 11, 送信要求信号読み込み回路1
2, 送信許可信号発生回路13, カウンタ14, 送信許可信
号パラレル／シリアル変換回路（送信許可信号P/S 回
路) 15等が備えられている。

【００３２】データS/P 回路11にはデータ入力信号Di及
びクロックCLK が与えられている。データS/P 回路11
は、シリアル信号であるデータ入力信号Diの各ビットを
クロックCLK に同期して入力し、それに含まれるデータ
をパラレル信号に変換してコンピュータMAc へ出力す
る。

【００３３】送信要求信号読み込み回路12にはデータ入
力信号Di及びクロックCLK が主装置MAの外部から与えら
れる他、後述するカウンタ14からクリアパルスCP, ロー
ドパルスLP及び要求処理確認パルスRPが与えられてい
る。送信要求信号読み込み回路12は、データ入力信号Di
の各ビットをクロックCLK に同期して入力し、それに含
まれる送信要求信号を読み込んで後述する処理を施した
パラレル信号を送信許可信号発生回路13へ出力する。な
お、この送信要求信号読み込み回路12に関しては詳細は
後述する。

【００３４】送信許可信号発生回路13は上述の送信要求
信号読み込み回路12から出力される信号に従って送信許
可信号を発生するが、詳細は後述する。カウンタ14には
フレームパルスFP及びクロックCLK が入力される。カウ
ンタ14はクロックCLK をフレームパルスFPを基準として
カウントすることにより、制御信号DIRMを発生する他、
上述のクリアパルスCP, ロードパルスLP及び要求処理確
認パルスRPを生成して送信要求信号読み込み回路12に与
え、また P/S変換信号PSを生成して送信許可信号P/S 回
路15等に与える。

【００３５】送信許可信号P/S 回路15にはクロックCLK
及びカウンタ14からの P/S変換信号PSが与えられる他、
前述の送信許可信号発生回路13から出力される送信許可
信号がパラレル信号として与えられる。送信許可信号P/
S 回路15は、送信許可信号発生回路13から与えられる送
信許可信号をカウンタ14から P/S変換信号PSが与えられ
ることによりシリアル信号に変換し、データ出力信号Do
の一部として信号線L3へ出力する。

【００３６】図10は上述の図９に示されている送信要求
信号読み込み回路12の構成を示す回路図である。なお、
図10に示されている回路は、主装置MAに４個の従装置SA
0, SA1 SA3, SA3 が接続されている場合の構成例であ
り、また参照符号13で示されている送信許可信号発生回
路以外の部分は送信要求信号読み込み回路12を構成する
要素である。

【００３７】図10に示されている送信要求信号読み込み
回路12は、４個の従装置SA0, SA1,SA2, SA3に対応し
て、送信要求書き換え回路51〜54と、選択回路としての
セレクタSEL1〜SEL4と、記憶回路としてのフリップフロ
ップFF1 〜FF4 とが備えられており、更に制御回路とし
てのNANDゲートNAND1 と、検出回路50を備えている。

【００３８】なお、各送信要求書き換え回路51〜54はい
ずれも同じ構成であり、一方が負論理入力で他方が正論
理入力である２入力の ANDゲートAND1(AND2, AND3, AND
4)と、各 ANDゲートAND1〜AND4の出力を一方の入力とす
る２入力のORゲートOR1(OR2, OR3 ,OR4)とで構成されて
いる。また、検出回路50は、 ANDゲートAND5とフリップ
フロップFF5 とで構成されている。

【００３９】送信許可信号発生回路13も４個の従装置SA
0, SA1, SA2, SA3に対応して４入力端子A, B, C, D及び
４出力端子QA, QB, QC, QDを有するレジスタ, ROM ある
いはRAM 等の記憶装置が使用されている。

【００４０】図10に示されている送信要求信号読み込み
回路12は、前述の如く４個の従装置SA0, SA1, SA2, SA3
に対応して４段構成になっている。即ち、各１段はそれ
ぞれANDゲートAND1(AND2, AND3, AND4)と、ORゲートOR1
(OR2, OR3, OR4)と、セレクタSEL1(SEL2, SEL3, SEL4)
と、フリップフロップFF1(FF2, FF3, FF4)とで構成され
ている。

【００４１】各段において、 ANDゲートAND1(AND2, AND
3, AND4)の正論理の入力端子にはクリアパルスCPが入力
され、出力はORゲートOR1(OR2, OR3, OR4)の一方の入力
端子に入力されている。ORゲートOR1(OR2, OR3, OR4)の
他方の入力端子にはフリップフロップFF1(FF2, FF3, FF
4)のＱ出力が入力されており、出力はセレクタSEL1(SEL
2, SEL3, SEL4)の”１”側の入力端子に入力されてい
る。また、フリップフロップFF1(FF2, FF3, FF4)のＤ入
力端子にはセレクタSEL1(SEL2, SEL3, SEL4)の出力が、
負論理のCK入力端子にはクロックCLK が入力されてい
る。以上の構成は各段に共通である。

【００４２】各段の ANDゲートAND1, AND2, AND3, AND4
の負論理の入力端子には上述の送信許可信号発生回路13
の出力端子QA, QB, QC, QDがそれぞれ接続されている。
各セレクタSEL1〜SEL4の”０”側の入力端子には、セレ
クタSEL1ではデータ入力信号Diが、セレクタSEL2ではフ
リップフロップFF1 のＱ出力が、セレクタSEL3ではフリ
ップフロップFF2 のＱ出力が、セレクタSEL4ではフリッ
プフロップFF3のＱ出力がそれぞれ入力されている。

【００４３】なお、セレクタSEL1〜SEL4は後述する信号
S2が”１”である場合には”１”側入力端子からの入力
を、”０”である場合に”０”側入力端子からの入力を
それぞれ選択して出力する。

【００４４】フリップフロップFF1 〜FF4 のＱ出力は上
述の他に、送信許可信号発生回路13の入力端子D, C, B,
Aにそれぞれ入力され、更に４入力の ANDゲートAND5に
入力されている。この ANDゲートAND5の出力はフリップ
フロップFF5 のＤ入力端子に入力されている。

【００４５】フリップフロップFF5 の負論理のCK入力端
子にはクロックCLK が、Ｅ入力端子には要求処理確認パ
ルスRPがそれぞれ入力されている。また、このフリップ
フロップFF5 のＱ出力が信号S1としてNANDゲートNAND1
の一方の入力端子に入力されている。なお、フリップフ
ロップFF5 のＥ(Enable)入力端子は、ハイレベルの信号
が入力されている場合にのみフリップフロップFF5 を動
作状態とし、ローレベルの信号が入力された場合にはそ
の時点の信号出力の状態を維持したままで非動作状態
（フリーズ状態）にするための端子である。

【００４６】NANDゲートNAND1 の他方の入力端子にはロ
ードパルスLPが入力されている。このNANDゲートNAND1
の出力が信号S2であり、前述の如く、各セレクタSEL1〜
SEL4にそれぞれの選択動作を制御するための制御信号と
して与えられている。

【００４７】なお、送信許可信号発生回路13の各出力端
子QA, QB, QC, QDからの出力は前述の如く各 ANDゲート
AND4, AND3, AND2, AND1の負論理の入力端子にそれぞれ
入力される他、送信許可信号P/S 回路15へ４ビットのパ
ラレル信号として出力されている。送信許可信号P/S 回
路15では、上述のように送信許可信号発生回路13から出
力された４ビットのパラレル信号をカウンタ14から P/S
変換信号PSが与えられるとシリアル信号に変換してデー
タ出力信号Doとして信号線L3へ出力する。

【００４８】以上の図10に示されている送信要求信号読
み込み回路12の動作について要約すると以下のようにな
る。ロードパルスLPと信号S1とが共にハイレベル (”
１”) である場合にのみ各セレクタSEL1〜SEL4は”０”
側入力を選択する。その状態では、データ入力信号Diの
各ビットがクロックCLK に同期して順次各フリップフロ
ップFF1 〜FF4 中をシフトされつつラッチされる。

【００４９】各セレクタSEL1〜SEL4が”１”側入力を選
択している状態では、各フリップフロップFF1 〜FF4 の
Ｄ入力端子にはそれぞれORゲートOR1 〜OR4 の出力が入
力される。この場合、クリアパルスCPがハイレベルであ
れば、各フリップフロップFF1 〜FF4 のＤ入力端子に”
０”が入力されるのは、各フリップフロップFF1 〜FF4
自身のＱ出力が”０”であり且つ送信許可信号発生回路
13の対応する出力端子QD, QC, QB, QAの出力が”１”の
場合のみである。

【００５０】また、各フリップフロップFF1 〜FF4 のQ
出力が全て”１”になっている状態では ANDゲートAND5
の出力が”１”になるので、その時点で要求処理確認パ
ルスRPがハイレベルであればフリップフロップFF5 が動
作して信号S1は”１”になる。

【００５１】送信許可信号発生回路13の各入力端子A,
B, C, Dへの入力信号の値と各出力端子QA, QB, QC, QD
からの出力信号の値との関係は図11に示されているよう
に予め設定されているものとする。但し、これは一例で
あって、任意に変更が可能でることは勿論である。な
お、図11において、”×”は”０”または”１”のいず
れの値でもよいこと(don't care)を示している。図12,
図13は図10に示されている送信要求信号読み込み回路12
の動作を示すタイミングチャートである。

【００５２】なお、図12, 図13に示されているように、
フレームパルスFPはクロックCLK の立上がりに同期して
立下がり、その次のクロックCLK の立上がりに同期して
立ち上がり、その後はクロックCLK の所定周期にわたっ
てハイレベルを維持する。このフレームパルスFPの立上
がりから次の立上がりまでの期間を１フレームという。
但し、本実施例では、クロックCLK とフレームパルスFP
とは図示されていない外部回路により生成されて主装置
MA及び従装置SA0, SA1, SA2, SA3に与えられているが、
前述したように、主装置MA内で生成して各従装置SA0, S
A1, SA2, SA3に与えるようにしてもよい。

【００５３】ロードパルスLP，要求処理確認パルスRP,
クリアパルスCP及び制御信号DIRMはカウンタ14において
生成される。ロードパルスLPはフレームパルスFPの立上
がりに同期して立上がり、その後の４クロックサイクル
にわたってハイレベルを維持した後、クロックCLK の立
上がりに同期して立ち下がる。

【００５４】クリアパルスCPはロードパルスLPの立下が
りに同期して立上がり、その後の１クロックサイクルに
わたってハイレベルを維持した後、クロックCLK の立上
がりに同期して立ち下がる。要求処理確認パルスRPはク
リアパルスCPの立下がりに同期して立上がり、その後の
１クロックサイクルにわたってハイレベルを維持した
後、クロックCLK の立上がりに同期して立ち下がる。

【００５５】従って、フレームパルスFPの立上がりから
４クロックサイクルがロードパルスLPのハイレベル期
間，次の１クロックサイクルがクリアパルスCPのハイレ
ベル期間、更に次の１クロックサイクルが要求処理確認
パルスRPのハイレベル期間となる。制御信号DIRMはロー
ドパルスLPの立下がりに同期して立上がり、その後のク
ロックCLK の４周期にわたってハイレベルを維持した
後、クロックCLK の立上がりに同期して立ち下がる。

【００５６】なお、図12, 図13のタイミングチャートに
は示されていないが、各従装置SA0,SA1, SA2, SA3から
データ出力信号Doを出力するための制御信号DIRSは、図
12,図13に示されているように主装置MAからデータ出力
信号Doを出力するための制御信号DIRMとは相補関係にな
る。また、カウンタ14から送信許可信号P/S 回路15へ与
えられる P/S変換信号PSは、後述する如く、送信許可信
号発生回路13から送信許可信号P/S 回路15にパラレル信
号として与えられる送信許可信号をロードパルスLPの立
下がり時点の値でラッチしてシリアル信号に変換させ
る。

【００５７】ところで、各従装置SA0, SA1, SA2, SA3は
送信要求があることを”０”で示し、送信要求がないこ
とを”１”で示す１ビットの送信要求信号をそれぞれ出
力する。各従装置SA0, SA1, SA2, SA3が出力する送信要
求信号は、フレームパルスFPの立上がり時点から各１ク
ロックサイクルの期間に従装置SA0, SA1, SA2, SA3から
順次信号線L3へ出力されるので、４ビットのシリアル信
号の状態で主装置MAにデータ入力信号Diとして入力され
る。なお、以下の説明では、最初の状態では図12, 図13
のデータ入力信号Diに示されているように、各従装置SA
0, SA1, SA2, SA3からの送信要求信号は”０”, ”
０”, ”１”, ”１”、即ち従装置SA0 とSA1 とからは
送信要求があり、従装置SA3 とSA4 とからは送信要求が
ないとする。

【００５８】主装置MAでは、基本的には１フレーム、具
体的にはフレームパルスFPの立上がりから次の立上がり
までの期間を１動作周期とし、各動作周期の最初の４ク
ロックサイクルで各従装置SA0, SA1, SA2, SA3からの送
信要求信号の読み込みを、次の４クロックサイクルで送
信許可信号の出力を、残りの期間に送信許可信号に対応
して信号線L3へ出力されたデータの読み込みを行う。

【００５９】まず、図12に示されている第１フレームの
最初のフレームパルスFPの立上がり時点では、各フリッ
プフロップFF1 〜FF4 のＱ出力が”１”であり、従って
図12に示されているように、送信許可信号発生回路13の
各出力端子QA, QB, QC, QDからの出力信号も全て”１”
であるとする。

【００６０】フレームパルスFPの立上がりから４クロッ
クサイクルの期間は各従装置SA0, SA1, SA2, SA3から出
力されている送信要求信号が読み込まれる。この期間
は、フリップフロップFF5 の出力信号S1がハイレベルで
あり、ロードパルスLPもハイレベルであるため、NANDゲ
ートNAND1 の出力信号S2はフレームパルスFPの立上がり
と同時に立下がってローレベルを維持する。従って、各
セレクタSEL1〜SEL4は”０”側への入力を選択して出力
する。

【００６１】ロードパルスLPの立上がり直後の１クロッ
クサイクルにおいては、データ入力信号Diの最初のビッ
ト”０”がセレクタSEL1に選択されてフリップフロップ
FF1にラッチされる。この結果、フリップフロップFF1
のＱ出力は”０”になる。次の２番目の１クロックサイ
クルにおいては、フリップフロップFF1 のＱ出力”０”
がセレクタSEL2に選択されてフリップフロップFF2 にラ
ッチされると共に、データ入力信号Diの２番目のビッ
ト”０”がセレクタSEL1に選択されてフリップフロップ
FF1 にラッチされる。この結果、フリップフロップFF2
のＱ出力は”０”に、同FF1 のＱ出力は”０”にそれぞ
れなる。

【００６２】３番目の１クロックサイクルにおいては、
フリップフロップFF2 のＱ出力”０”がセレクタSEL3に
選択されてフリップフロップFF3 にラッチされ、フリッ
プフロップFF1 のＱ出力”０”がセレクタSEL2に選択さ
れてフリップフロップFF2 にラッチされ、データ入力信
号Diの３番目のビット”１”がセレクタSEL1に選択され
てフリップフロップFF1 にラッチされる。この結果、フ
リップフロップFF3 のＱ出力は”０”に、同FF2 のＱ出
力は”０”に、同FF1 のＱ出力はそれぞれ”１”にな
る。

【００６３】４番目の１クロックサイクルにおいては、
フリップフロップFF3 のＱ出力”０”がセレクタSEL4に
選択されてフリップフロップFF4 にラッチされ、フリッ
プフロップFF2 のＱ出力”０”がセレクタSEL3に選択さ
れてフリップフロップFF3 にラッチされ、フリップフロ
ップFF1 のＱ出力”１”がセレクタSEL2に選択されてフ
リップフロップFF2 にラッチされ、データ入力信号Diの
４番目のビット”１”がセレクタSEL1に選択されてフリ
ップフロップFF1 にラッチされる。この結果、フリップ
フロップFF4 及びFF3 のＱ出力は共に”０”に、フリッ
プフロップFF2及びFF1 のＱ出力は共に”１”になる。

【００６４】この時点で送信許可信号発生回路13の各入
力端子A, B, C, Dへの入力信号は”0011”になるので、
図11に示されているように、送信許可信号発生回路13の
各出力端子QA, QB, QC, QDからの出力信号は”0111”に
なる。従って、この時点でカウンタ14から送信許可信号
P/S 回路15へ P/S変換信号PSが与えられることにより、
以降の４クロックサイクルにわたって送信許可信号P/S
回路15から４ビットのシリアル信号”0111”の状態で信
号線L3へ送信許可信号がデータ出力信号Doとして出力さ
れる。なお、送信許可信号は”０”である場合に送信を
許可することを示し、”１”である場合に送信を許可し
ないことを示す。

【００６５】また、カウンタ14から出力されている制御
信号DIRMがロードパルスLPの立下がり後の４クロックサ
イクルにわたってハイレベルになる。これにより、主装
置MAから信号線L3へデータ出力信号Doとして出力されて
いる送信許可信号”0111”が有意となり、同時に主装置
MA及び各従装置SA0, SA1, SA2, SA3にデータ入力信号Di
として入力される。

【００６６】主装置MAから送信許可信号”0111”がデー
タ出力信号Doとして信号線L3へ出力されると、従装置SA
0 は制御信号DIRMがローレベルに転じた時点から次のロ
ードパルスLPが立ち上がる時点までの間に制御信号DIRS
をハイレベルにしてデータを信号線L3へデータ出力信号
Doとして出力する。この従装置SA0 から出力されたデー
タは、主装置MA及び各従装置SA0, SA1, SA2, SA3へデー
タ入力信号Diとして入力される。

【００６７】ところで主装置MAでは、ロードパルスLPの
立下がりに同期してクリアパルスCPが立上がり、１クロ
ックサイクルにわたってハイレベルを維持する。ロード
パルスLPがローレベルに転じることにより、NANDゲート
NAND1 の出力信号S2はハイレベルになるので、各セレク
タSEL1〜SEL4は”１”側入力を選択して各フリップフロ
ップFF1 〜FF4 へそれぞれ出力する状態になる。従っ
て、各フリップフロップFF1 〜FF4 はそれぞれORゲート
OR1 〜OR4 の出力信号をクロックCLK に同期してラッチ
する状態になる。

【００６８】具体的には、各フリップフロップFF1 〜FF
4 の出力は以下のようになる。フリップフロップFF4 の
Ｑ出力は”０”、送信許可信号発生回路13のQA出力は”
０”であるので、 ANDゲートAND4の正論理の入力端子へ
は”１”が、負論理の入力端子へは”０”がそれぞれ入
力されてその出力は”１”になる。ORゲートOR4 の両入
力は”１”と”０”になるのでその出力は”１”にな
る。従って、このORゲートOR4 の出力信号”１”がセレ
クタSEL4に選択されてフリップフロップFF4 にラッチさ
れるので、フリップフロップFF4 のＱ出力は”０”か
ら”１”になる。

【００６９】フリップフロップFF3 のＱ出力は”０”、
送信許可信号発生回路13のQB出力は”１”であるので、
ANDゲートAND3の正論理の入力端子へは”１”が、負論
理の入力端子へは”１”がそれぞれ入力されてその出力
は”０”になる。ORゲートOR3 の両入力はいずれも”
０”になるのでその出力は”０”になる。従って、この
ORゲートOR3 の出力信号”０”がセレクタSEL3に選択さ
れてフリップフロップFF3 にラッチされるので、フリッ
プフロップFF3 のＱ出力は”０”を維持する。

【００７０】フリップフロップFF2 のＱ出力は”１”、
送信許可信号発生回路13のQC出力は”１”であるので、
ANDゲートAND2の正論理の入力端子へは”１”が、負論
理の入力端子へは”１”がそれぞれ入力されてその出力
は”０”になる。ORゲートOR2 の両入力は”１”と”
０”になるのでその出力は”１”になる。従って、この
ORゲートOR2 の出力信号”１”がセレクタSEL2に選択さ
れてフリップフロップFF2 にラッチされるので、フリッ
プフロップFF2 のＱ出力は”１”を維持する。

【００７１】フリップフロップFF1 のＱ出力は”１”、
送信許可信号発生回路13のQD出力は”１”であるので、
ANDゲートAND1の正論理の入力端子へは”１”が、負論
理の入力端子へは”１”がそれぞれ入力されてその出力
は”０”になる。ORゲートOR1 の両入力は”１”と”
０”になるのでその出力は”１”になる。従って、この
ORゲートOR1 の出力信号”１”がセレクタSEL1に選択さ
れてフリップフロップFF1 にラッチされるので、フリッ
プフロップFF1 のＱ出力は”１”を維持する。

【００７２】以上により、クリアパルスCPが立ち上がっ
た直後に送信許可信号発生回路13の各入力端子A, B, C,
Dへの入力信号は”１”，”０”, ”１”, ”１”にな
るので、図11に示されているように、その出力端子QA,
QB, QC, QDからの出力信号は”１”，”０”, ”１”,
”１”になる。但し、この時点ではカウンタ14から送
信許可信号P/S 回路15へ P/S変換信号PSが出力されるこ
とはないので、送信許可信号発生回路13からの出力信
号”1011”が主装置MAから信号線L3へ出力されることは
ない。

【００７３】次の１クロックサイクルでは要求処理確認
パルスRPがハイレベルになり、フリップフロップFF5 が
動作状態になる。この場合、全てのフリップフロップFF
1 〜FF4 のＱ出力が”１”にはなっていないので、 AND
ゲートAND5の出力が”０”になり、フリップフロップFF
5 のＱ出力、即ち信号S1も”０”になる。そして、要求
処理確認パルスRPが立ち下がると、次に要求処理確認パ
ルスRPがハイレベルになるまでこの状態が維持される。

【００７４】次にフレームパルスFPが立ち上がるまでの
間に従装置SA0 から信号線L3へデータ出力信号Doとして
データが出力され、主装置MA及び各従装置SA0, SA1, SA
2, SA3はそれをデータ入力信号Diとして入力する。この
時点で従装置SA0, SA2, SA3に新たな送信要求が発生し
ていなければ従装置SA1 からのみ送信要求有りの状態に
なる。従って、次のフレームパルスFPの立上がり時点か
ら４クロックサイクルの期間に各従装置SA0, SA1, SA2,
SA3から出力される送信要求信号は”１”，”０”，”
１”，”１”になる。

【００７５】図12に示されている次の第２フレームにな
ると、各従装置SA0, SA1, SA2, SA3から出力されている
送信要求信号は信号線L3からデータ入力信号Diとして主
装置MAに入力される。しかし、フリップフロップFF5 の
出力信号S1がローレベルを維持しているのでNANDゲート
NAND1 の出力信号S2はハイレベルを維持しており、各セ
レクタSEL1〜SEL4は”１”側入力を選択して出力する状
態に維持される。従って、第２フレームに入っても、各
従装置SA0, SA1, SA2, SA3から出力される送信要求信号
は送信要求信号読み込み回路12には取り込まれない。

【００７６】送信許可信号P/S 回路15ではカウンタ14か
ら P/S変換信号PSが与えられることにより、ロードパル
スLPが立ち下がった時点の送信許可信号発生回路13の出
力、即ち”１”，”０”, ”１”, ”１”がシリアル信
号に変換されて以降の４クロックサイクルにわたって信
号線L3へデータ出力信号Doとして出力される。

【００７７】同時に、送信要求信号読み込み回路12で
は、クリアパルスCPが立ち上がるので、負論理の入力端
子に”０”が入力されている ANDゲートAND1〜AND4、具
体的には ANDゲートAND3の出力が”１”になる。従っ
て、ORゲートOR3 の出力も”１”となり、これがセレク
タSEL3に選択されてフリップフロップFF3 にラッチされ
る。他のフリップフロップFF1, FF2, FF4 では、それぞ
れの自身の出力”１”がORゲートOR1, OR2, OR4 からそ
れぞれ出力されてセレクタSEL1, SEL2, SEL4に選択され
る。従って、各フリップフロップFF1, FF2, FF4 はいず
れも”１”をラッチするので、それぞれのＱ出力も”
１”になる。

【００７８】なお、従装置SA1 から信号線L3へデータが
出力されることは前述の第１フレームの場合と同様であ
る。以上により、各フリップフロップFF1 〜FF4 のＱ出
力、即ち送信許可信号発生回路13の入力端子A, B, C, D
への入力はいずれも”１”になるので、送信許可信号発
生回路13の出力端子QA, QB, QC, QDからの出力は、図11
に示されているように、全て”１”になる。

【００７９】次の１クロックサイクルの期間において要
求処理確認パルスRPがハイレベルになるのでフリップフ
ロップFF5 がその１クロックサイクルの期間のみ動作状
態になる。この時点では既に各フリップフロップFF1 〜
FF4 のＱ出力が全て”１”になっているので ANDゲート
AND5の出力もハイレベルになり、次のクロックCLK の立
上がりに同期してフリップフロップFF5 の出力信号S1が
ハイレベルになる。同時に要求処理確認パルスRPがロー
レベルに立ち下がるのでフリップフロップFF5は少なく
とも次の要求処理確認パルスRPの立上がり時点までは非
動作状態になり、その出力信号S2はハイレベルに維持さ
れる。

【００８０】従って、次の第３フレームに入ってフレー
ムパルスFPが立ち上がって同時にロードパルスLPが立ち
上がると、NANDゲートNAND1 の出力が”０”になるの
で、各セレクタSEL1〜SEL4は”０”側入力を、即ちデー
タ入力信号Diを選択状態となる。換言すれば、全てのフ
リップフロップFF1 〜FF4 のＱ出力が”１”になった状
態で要求処理確認パルスRPが入力されれば、送信要求信
号読み込み回路12はデータ入力信号Diを取り込む状態に
なる。

【００８１】

【発明の効果】以上に詳述したように第１の発明のデー
タ転送方式によれば、従装置から主装置へのデータ転送
のみならず、従装置相互間及び主装置から従装置へのデ
ータ転送が可能となり、この種通信システムにおける監
視の多様性が実現できる。

【００８２】第２の発明のデータ転送装置によれば、従
装置からの送信要求を主装置でハードウェアにより予め
定められた優先順位に従って許可することにより、応答
時間無しで送信許可を従装置に与えてデータ転送するこ
とが可能となり、各装置間での迅速なデータ転送が実現
できる。

【図面の簡単な説明】

【図１】本発明が適用されるたとえばデジタル交換機等
の通信装置の外観の模式図である。

【図２】従来のデータ転送方式の説明図である。

【図３】従来のデータ転送方式のタイムチャートであ
る。

【図４】第１の発明のデータ転送方式を説明するための
装置構成のブロック図である。

【図５】第１の発明のデータ転送方式のタイムチャート
である。

【図６】第１の発明のデータ転送方式に使用される送信
番号発生部の ROMの送信番号の記憶内容の一例を示す模
式図である。

【図７】第１の発明のデータ転送方式に使用される送信
番号発生部の ROMの送信番号の記憶内容の他の例を示す
模式図である。

【図８】第２の発明のデータ転送装置の一実施例の構成
を示すブロック図である。

【図９】第２の発明のデータ転送装置の主装置の構成を
示すブロック図である。

【図１０】第２の発明のデータ転送装置の送信要求信号
読み込み回路の構成を示す回路図である。

【図１１】第２の発明のデータ転送装置の送信許可信号
発生回路の入力と出力との関係を示す模式図である。

【図１２】第２の発明のデータ転送装置の送信要求信号
読み込み回路の動作を示すタイミングチャートである。

【図１３】第２の発明のデータ転送装置の送信要求信号
読み込み回路の動作を示すタイミングチャートである。

【符号の説明】

13 送信許可信号発生回路 50 検出回路 51〜54 送信要求書き換え回路 CLK クロック MA 主装置 SA0, SA1… 従装置 SEL1〜SEL4 セレクタ OR1 〜OR4 ORゲート AND1〜AND4 ANDゲート FF1 〜FF4 フリップフロップ NAND1 NANDゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主装置(MA)と複数の従装置(SA0, SA1 …
   SAX)とが接続されており、同期信号(CLK) に従って各装
   置(MA, SA0, SA1 …SAX)間でデータ転送を行う方式にお
   いて、 前記主装置(MA)がデータ送出元となるべき装置を特定す
   る情報を出力し、該情報に該当する装置が、該装置が有
   するデータを送出し、他の装置がこのデータを取込むこ
   とで各装置(MA, SA0, SA1 …SAX)間でのデータ転送を行
   うことを特徴とするデータ転送方式。
2. 【請求項２】 主装置(MA)と複数の従装置(SA0, SA1, S
   A2, SA3)とが接続されており、同期信号(CLK) に従って
   各装置(MA, SA0, SA1, SA2, SA3)間でデータ転送を行う
   データ転送装置において、 前記各従装置(SA0, SA1, SA2, SA3)からの送信要求を表
   す送信要求信号をそれぞれ記憶する複数の記憶回路(FF
   1, FF2, FF3, FF4)と、 前記複数の記憶回路(FF1, FF2, FF3, FF4)の記憶内容及
   び予め定められている優先順位に従って一つの従装置(S
   A0またはSA1, SA2, SA3)にのみ送信を許可することを表
   す送信許可信号を発生する送信許可信号発生回路(13)
   と、 前記送信許可信号発生回路(13)により送信が許可された
   従装置(SA0またはSA1,SA2, SA3)からの送信要求信号を
   記憶している記憶回路(FF1またはFF2, FF3, FF4)の記憶
   内容を送信要求がない状態に書き換える送信要求書き換
   え回路(51, 52,53, 54)と、 前記複数の記憶回路(FF1, FF2, FF3, FF4)全ての記憶内
   容が送信要求がない状態に書き換えられた所定の状態を
   検出する検出回路(50)と、 前記送信要求書き換え回路(51, 52, 53, 54)による書き
   換え動作、または前記複数の従装置(SA0, SA1, SA2, SA
   3)からの送信要求信号を前記複数の記憶回路(FF1, FF2,
   FF3, FF4)に記憶させる信号入力動作のいずれかを選択
   する選択回路(SEL1, SEL2, SEL3, SEL4)と、 前記所定の状態が検出されている場合にのみ前記信号入
   力動作を、前記所定の状態が検出されていない場合は前
   記書き換え動作を、それぞれ前記選択回路(SEL1, SEL2,
   SEL3, SEL4)に選択させる制御回路(NAND1) とを備えた
   ことを特徴とするデータ転送装置。