JPS61240726A - メモリ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリ回路装置に関し、特にＰＣＭ端局中継装
置において等間隔なデータ列と平均のデータ速度がそれ
と等しい不連続データ列との相互変換回路に使用するに
好適なメモリ回路装置に関する。

鷺ＩＬ歪 従来この種のメモリ回路装置は、第２図にブロックを示
す如く、メモリ書込み用カウンタ２と、メモリ読出し用
カウンタ７と、所定のビット数を有するメモリブロック
９と、このメモリブロックの格納データを導出するため
のデータセレクタ１０とを有しており、メモリブロック
９及びデータセレクタ１０は夫々１組からなっている。

かかる従来のメモリ回路装置では、メモリブロック９の
入出力データはそれぞれメモリ回路装置の入出力データ
と同一のものであり、よって、データのビットレートも
共に等しいものとなっている。このデータをメモリブロ
ック９中の各メモリに書込んだり読出したりするには、
各メモリに到達するデータと書込みりＯツクとの間の位
相合わせや、データセレクタ１０の各ゲートに入力され
る読出しクロックの位相及び各ゲートと後段のゲートと
の間の位相合わせを正確になす必要がある。

しかしながら、メモリのビット数が多くなってメモリブ
ロック９の幾何学的な寸法が大きくなったり、データの
ビットレートが大になった場合には、回路素子間の配線
長による遅延時間がデータ周期に対して無視できず、誤
りなく各回路を作動させることが困難となってくるとい
う欠点がある。

１１立亘１ 本発明の目的は誤動作することがない高速大容量のメモ
リ回路装置を提供することである。

ｌ乱立ｌ羞 本発明によるメモリ回路装置は、入力データを一旦メモ
リブロックに格納した後データセレクタを介してメモリ
ブロックから格納データを導出するようにしたメモリ回
路装置を対象とし、その特徴とするところは、メモリブ
ロック及びデータセレクタを互いに夫々が対応するよう
に複数に分割し、入力データを複数のメモリブロックに
対し分割して供給するデータ分割回路と、データセレク
タの各々から導出された格納データを結合して出力する
データ結合回路とを設けたことにある。

１厘１ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例のブロック図であり、メモリブ
ロック及びデータセレクタを夫々２組に分割した場合の
例である。図において、データ分割回路１が設けられて
おり、この分割回路１において、入力データは２つのメ
モリブロック３及び４へ順番に分割して供給される。書
込み用カウンタ２は、メモリプ０ツク３及び４に対して
夫々データ分割回路１を経たデータを各メモリブロック
へ順番に書込むためのクロックを交互に送出するもので
ある。この書込みカウンタ２はまたデータ分割回路１に
対してもデータ分割用制御クロックを送出する。

メモリブロック３は対応するデータセレクタ５に接続さ
れており、またメモリブロック４は対応するデータセレ
クタ６に接続されている。各メモリブロック内の各メモ
リの格納データは、データセレクタ内の夫々対応する各
ゲートに伝達されるようになっている。

読出し用カウンタ７はデータセレクタ５及び６に対して
、各データセレクタが接続されている対応メモリブロッ
ク内のデータを交互に読出すためのクロックを送出する
ものである。

データ結合回路８が設けられており、各データセレクタ
５及び６の導出データを順次結合して入力時のデータと
同一のデータに変換して出力するものである。そのため
に、読出し用カウンタ７からデータ結合用の制御クロッ
クが送出されている。

かかる構成において、メモリブロック３内の各メモリ毎
に入力データと書込みクロックとの位相を正しく合わせ
る必要がある。またデータセレクタ５においては、初段
の各ゲートに入る読出しクロック間の位相合わせヤ各ゲ
ート出力と後段のゲート入力との間の位相合わせが必要
となる。メモリブロック４とデータセレクタ６に関して
もまったく同様である。

ここで、メモリブロックとデータセレクタとはそれぞれ
２つに分割されて構成されているので、各々のメモリブ
ロックとデータセレクタとを通る信号のビットレートは
従来のものの１／２であり、また回路の幾何学的寸法も
夫々小となるので、回路の配線長による遅延時間の影響
は従来のものの１／２となるのである。また、位相関係
を同時に合わせる必要のある信号の数も半分となるもの
である。

尚、上記実施例では、メモリブロック、データセレクタ
を共に２分割としたが、それ以上に分割する構成として
も良いことは勿論である。

１１五１１ 以上の如く、本発明によれば、メモリブロック及びデー
タセレクタを共に複数に分割して入力データをそれに応
じて分割するようにして各対応メモリブロックへ供給し
、またデータセレクタから導出された分割データを入力
時のデータと同一の順に結合して出力するようにしたの
で、高速かつ大容量のメモリ回路装置を容易に実現でき
る効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来の
メモリ回路装置のブロック図である。 主要部分の符号の説明 １・・・・・・データ分割回路 ３．４・・・・・・メモリブロック ５．６・・・・・・データセレクタ ８・・・・・・データ結合回路

Claims (1)

【特許請求の範囲】
1. 入力データを一旦メモリブロックに格納した後データセ
   レクタを介して前記メモリブロックから格納データを導
   出するようにしたメモリ回路装置であって、前記メモリ
   ブロック及び前記データセレクタを互いに夫々が対応す
   るように複数に分割し、前記入力データを前記複数のメ
   モリブロックに対し分割して供給するデータ分割回路と
   、前記データセレクタの各々から導出された格納データ
   を結合して出力するデータ結合回路とを設けたことを特
   徴とするメモリ回路装置。