JP3277310B2 - データ多重化装置 - Google Patents
データ多重化装置Info
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- JP3277310B2 JP3277310B2 JP27717395A JP27717395A JP3277310B2 JP 3277310 B2 JP3277310 B2 JP 3277310B2 JP 27717395 A JP27717395 A JP 27717395A JP 27717395 A JP27717395 A JP 27717395A JP 3277310 B2 JP3277310 B2 JP 3277310B2
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Description
【0001】
【発明の属する技術分野】本発明は、複数系列に並列出
力されるデータをマルチプレクサ回路によって多重化し
てシリアルデータとして出力するデータ多重化装置に関
する。
力されるデータをマルチプレクサ回路によって多重化し
てシリアルデータとして出力するデータ多重化装置に関
する。
【0002】
【従来の技術】例えば、ディジタル通信回線のようなシ
リアル回線の試験を行なう装置では、予め決められたパ
ターンのシリアルデータを回線の一端側から他端側へ送
出し、他端側で受信したデータの誤り率を測定して、回
線の評価を行なっている。
リアル回線の試験を行なう装置では、予め決められたパ
ターンのシリアルデータを回線の一端側から他端側へ送
出し、他端側で受信したデータの誤り率を測定して、回
線の評価を行なっている。
【0003】このように予め決められたパターンのデー
タを出力する場合、このパターンデータをメモリに記憶
しておき、このメモリからデータを1ビットずつ順番に
読み出せば済むが、高速なシリアルデータが必要な場合
には、そのシリアルデータの速度と同等の動作速度で読
み出しができる高速なメモリを用いなければならず、例
えば数100MHz/ビットのシリアルデータをメモリ
から1ビットずつ読み出すことは極めて困難である。
タを出力する場合、このパターンデータをメモリに記憶
しておき、このメモリからデータを1ビットずつ順番に
読み出せば済むが、高速なシリアルデータが必要な場合
には、そのシリアルデータの速度と同等の動作速度で読
み出しができる高速なメモリを用いなければならず、例
えば数100MHz/ビットのシリアルデータをメモリ
から1ビットずつ読み出すことは極めて困難である。
【0004】この問題を解決するために、従来では、図
8に示すように、N系列(Nは複数)にデータを出力す
るメモリ11 〜1N と、各メモリの動作速度より高速な
N:1のマルチプレクサ回路2を用いて、複数系列のデ
ータを時分割多重化して出力するデータ多重化装置が利
用されている。
8に示すように、N系列(Nは複数)にデータを出力す
るメモリ11 〜1N と、各メモリの動作速度より高速な
N:1のマルチプレクサ回路2を用いて、複数系列のデ
ータを時分割多重化して出力するデータ多重化装置が利
用されている。
【0005】このデータ多重化装置で、例えば、系列数
Nの整数倍(N・M)のビット長で1パターンが形成さ
れるデータD〔1〕〜D〔N・M〕を1ビット当りT時
間の速度で出力する場合には、予めメモリ11 にデータ
D〔1〕、D〔N+1〕、…、D〔M(N−1)+
1〕、メモリ12 にはデータD〔2〕、D〔N+2〕、
…、D〔M(N−1)+2〕というように、Nビットお
きのデータに分けて各メモリ11 〜1N に記憶してお
き、各メモリ11 〜1N に対する読み出しアドレスを、
マルチプレクサ回路2の1系列当りのデータ選択時間T
のN倍の周期で歩進させる。
Nの整数倍(N・M)のビット長で1パターンが形成さ
れるデータD〔1〕〜D〔N・M〕を1ビット当りT時
間の速度で出力する場合には、予めメモリ11 にデータ
D〔1〕、D〔N+1〕、…、D〔M(N−1)+
1〕、メモリ12 にはデータD〔2〕、D〔N+2〕、
…、D〔M(N−1)+2〕というように、Nビットお
きのデータに分けて各メモリ11 〜1N に記憶してお
き、各メモリ11 〜1N に対する読み出しアドレスを、
マルチプレクサ回路2の1系列当りのデータ選択時間T
のN倍の周期で歩進させる。
【0006】これによって、各メモリ11 〜1N から
は、図9の(a)に示すように、D〔1〕〜D〔N〕、
D〔N+1〕〜D〔2・N〕、D〔2・N+1〕〜D
〔3・N〕という順にNビットの並列データがN・T時
間ずつマルチプレクサ回路2へ出力され、マルチプレク
サ回路2からは、図9の(b)に示すように、データD
〔1〕〜D〔N・M〕まで連続したパターンデータが出
力される。
は、図9の(a)に示すように、D〔1〕〜D〔N〕、
D〔N+1〕〜D〔2・N〕、D〔2・N+1〕〜D
〔3・N〕という順にNビットの並列データがN・T時
間ずつマルチプレクサ回路2へ出力され、マルチプレク
サ回路2からは、図9の(b)に示すように、データD
〔1〕〜D〔N・M〕まで連続したパターンデータが出
力される。
【0007】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のデータ多重化装置では、出力できる1パタ
ーンのビット長が、系列数Nの整数倍のときには不都合
はないが、系列数Nの整数倍でないビット長のデータを
出力しようとするとき、特に、ビット長がNの整数倍よ
り僅かに大きいような場合に不都合が生じる。
ような従来のデータ多重化装置では、出力できる1パタ
ーンのビット長が、系列数Nの整数倍のときには不都合
はないが、系列数Nの整数倍でないビット長のデータを
出力しようとするとき、特に、ビット長がNの整数倍よ
り僅かに大きいような場合に不都合が生じる。
【0008】例えば、D〔1〕〜D〔N・M+1〕まで
の(N・M+1)ビット長のパターンを出力する場合、
D〔1〕〜D〔N・M〕までM組のNビット並列のデー
タをN・T時間周期でメモリから読み出した後に、D
〔N・M+1〕ビット目のデータを含むNビット並列の
データをT時間出力するという動作を繰り返さなければ
ならない。
の(N・M+1)ビット長のパターンを出力する場合、
D〔1〕〜D〔N・M〕までM組のNビット並列のデー
タをN・T時間周期でメモリから読み出した後に、D
〔N・M+1〕ビット目のデータを含むNビット並列の
データをT時間出力するという動作を繰り返さなければ
ならない。
【0009】しかし、これではメモリ11 がマルチプレ
クサ回路2の動作速度と同等の動作速度を有していなけ
ればならず、このような高速なメモリがあるならば、マ
ルチプレクサ回路で多重化する意味がなくなってしま
う。
クサ回路2の動作速度と同等の動作速度を有していなけ
ればならず、このような高速なメモリがあるならば、マ
ルチプレクサ回路で多重化する意味がなくなってしま
う。
【0010】この問題を解決するために、系列数Nの整
数倍でないビット長Kのパターンを出力する方法とし
て、系列数Nとビット長Kの最小公倍数分のデータを予
めメモリに分けて記憶しておく方法も考えられる。
数倍でないビット長Kのパターンを出力する方法とし
て、系列数Nとビット長Kの最小公倍数分のデータを予
めメモリに分けて記憶しておく方法も考えられる。
【0011】例えば、系列数Nが8で出力しようとする
1パターンのビット長が129の場合、その最小公倍数
は8×129(=1032)であるから、メモリ11 〜
18に、D〔1〕〜D〔129〕までの129ビットが
8回連続する1032ビットのパターンデータを記憶し
ておき、これを8ビット単位に順番に読み出す。
1パターンのビット長が129の場合、その最小公倍数
は8×129(=1032)であるから、メモリ11 〜
18に、D〔1〕〜D〔129〕までの129ビットが
8回連続する1032ビットのパターンデータを記憶し
ておき、これを8ビット単位に順番に読み出す。
【0012】しかしながら、このように系列数Nと出力
しようとするパターンのビット長Kの最小公倍数分のデ
ータをメモリに記憶する方法では、このデータをメモリ
にセットするために非常に長い時間が必要となり、ま
た、必要とする1パターンのビット長に比べて非常に多
くのメモリ容量が必要になってしまうという問題があっ
た。
しようとするパターンのビット長Kの最小公倍数分のデ
ータをメモリに記憶する方法では、このデータをメモリ
にセットするために非常に長い時間が必要となり、ま
た、必要とする1パターンのビット長に比べて非常に多
くのメモリ容量が必要になってしまうという問題があっ
た。
【0013】本発明は、この問題を解決し、少ないメモ
リ容量で多重化の系列数に限定されないビット長のデー
タを出力できるデータ多重化装置を提供することを目的
としている。
リ容量で多重化の系列数に限定されないビット長のデー
タを出力できるデータ多重化装置を提供することを目的
としている。
【0014】
【課題を解決するための手段】前記目的を達成するため
に、本発明のデータ多重化装置は、記憶されているデー
タをNビット単位(Nは複数)でN系列に読み出しでき
るメモリ(111 〜11N )と、前記メモリからN系列
に読み出される並列データを、ラッチ信号を受ける毎に
にラッチし、該ラッチした並列データをN系列に出力す
るラッチ回路(141 〜14N )と、前記ラッチ回路で
並列データがラッチされる毎に、該ラッチされた並列デ
ータを、所定系列から1系列当りT時間ずつ所定順に選
択して出力するN:1のマルチプレクサ回路(12)
と、前記マルチプレクサ回路から出力しようとするパタ
ーンデータのビット長Kを指定するビット長指定手段
(15)と、前記ビット長指定手段によって系列数Nの
M倍(Mは整数)に等しいビット長Kが指定されたとき
には、前記メモリに記憶されているデータをNビット1
組として所定組から順にN・T時間周期で読み出すとい
う動作をK・T時間周期で繰り返し、前記ビット長指定
手段によって系列数NのM倍に整数A(0<A<N)を
加えた値に等しいビット長Kが指定されたときには、前
記メモリに記憶されているデータをNビット1組として
所定組から順にN・T時間周期でM組まで読み出し、該
M組目のデータを読み出してから後の(N+A)・T期
間をN・T/2以上の2期間に分けるタイミングにM+
1組目のデータを読み出すという動作を、K・T時間周
期で繰り返す読出制御手段(16、17)と、前記ビッ
ト長指定手段によって系列数NのM倍(Mは整数)に等
しいビット長Kが指定されたときにはN・T時間周期で
前記ラッチ回路にラッチ信号を出力し、前記ビット長指
定手段によって系列数NのM倍に整数A(0<A<N)
を加えた値に等しいビット長Kが指定されたときには、
前記読出制御手段による前記所定組からM組目までのデ
ータ読み出しタイミングと同期させて前記ラッチ回路に
ラッチ信号をM回出力し、該M回目のラッチ信号を出力
してから後の(N+A)・T期間をA・T期間とN・T
期間とに分けるタイミングにM+1回目のラッチ信号を
出力するという動作を、K・T時間周期で繰り返すラッ
チ制御手段(18)とを備えている。
に、本発明のデータ多重化装置は、記憶されているデー
タをNビット単位(Nは複数)でN系列に読み出しでき
るメモリ(111 〜11N )と、前記メモリからN系列
に読み出される並列データを、ラッチ信号を受ける毎に
にラッチし、該ラッチした並列データをN系列に出力す
るラッチ回路(141 〜14N )と、前記ラッチ回路で
並列データがラッチされる毎に、該ラッチされた並列デ
ータを、所定系列から1系列当りT時間ずつ所定順に選
択して出力するN:1のマルチプレクサ回路(12)
と、前記マルチプレクサ回路から出力しようとするパタ
ーンデータのビット長Kを指定するビット長指定手段
(15)と、前記ビット長指定手段によって系列数Nの
M倍(Mは整数)に等しいビット長Kが指定されたとき
には、前記メモリに記憶されているデータをNビット1
組として所定組から順にN・T時間周期で読み出すとい
う動作をK・T時間周期で繰り返し、前記ビット長指定
手段によって系列数NのM倍に整数A(0<A<N)を
加えた値に等しいビット長Kが指定されたときには、前
記メモリに記憶されているデータをNビット1組として
所定組から順にN・T時間周期でM組まで読み出し、該
M組目のデータを読み出してから後の(N+A)・T期
間をN・T/2以上の2期間に分けるタイミングにM+
1組目のデータを読み出すという動作を、K・T時間周
期で繰り返す読出制御手段(16、17)と、前記ビッ
ト長指定手段によって系列数NのM倍(Mは整数)に等
しいビット長Kが指定されたときにはN・T時間周期で
前記ラッチ回路にラッチ信号を出力し、前記ビット長指
定手段によって系列数NのM倍に整数A(0<A<N)
を加えた値に等しいビット長Kが指定されたときには、
前記読出制御手段による前記所定組からM組目までのデ
ータ読み出しタイミングと同期させて前記ラッチ回路に
ラッチ信号をM回出力し、該M回目のラッチ信号を出力
してから後の(N+A)・T期間をA・T期間とN・T
期間とに分けるタイミングにM+1回目のラッチ信号を
出力するという動作を、K・T時間周期で繰り返すラッ
チ制御手段(18)とを備えている。
【0015】このように構成したため、本発明のデータ
多重化装置では、指定されたビット長Kが系列数Nの整
数(M)倍のときには、メモリに記憶されているデータ
がNビットを1組として所定組から順にN・T時間周期
でM組まで読み出されるという動作がK・T時間周期で
繰り返されるとともに、読み出された並列データは、こ
のデータの読み出しと同一周期のラッチ信号によってラ
ッチ回路にラッチされるので、マルチプレクサ回路から
はN・Mビット長のパターンデータが1ビット当りT時
間の速度で繰り返し出力される。
多重化装置では、指定されたビット長Kが系列数Nの整
数(M)倍のときには、メモリに記憶されているデータ
がNビットを1組として所定組から順にN・T時間周期
でM組まで読み出されるという動作がK・T時間周期で
繰り返されるとともに、読み出された並列データは、こ
のデータの読み出しと同一周期のラッチ信号によってラ
ッチ回路にラッチされるので、マルチプレクサ回路から
はN・Mビット長のパターンデータが1ビット当りT時
間の速度で繰り返し出力される。
【0016】また、指定されたビット長Kが系列数Nの
整数(M)倍よりAだけ多いときには、メモリに記憶さ
れているデータがNビット1組として所定組から順にN
・T時間周期でM組まで読み出され、このM組目のデー
タを読み出してから後の(N+A)・T期間をN・T/
2以上の2期間に分けるタイミングにM+1組目のデー
タが読み出されるという動作がK・T時間周期で繰り返
されるとともに、この所定組からM組目までのデータ読
み出しタイミングと同期させてラッチ回路がラッチ動作
をM回行い、このM回目のラッチ動作が行なわれてから
後の(N+A)・T期間をA・T期間とN・T期間とに
分けるタイミングにさらに1回ラッチ動作が行なわれる
いう動作がK・T時間周期で繰り返されるので、マルチ
プレクサ回路からは、指定されたビット長Kのパターン
データが1ビット当りT時間の速度で繰り返し出力され
る。
整数(M)倍よりAだけ多いときには、メモリに記憶さ
れているデータがNビット1組として所定組から順にN
・T時間周期でM組まで読み出され、このM組目のデー
タを読み出してから後の(N+A)・T期間をN・T/
2以上の2期間に分けるタイミングにM+1組目のデー
タが読み出されるという動作がK・T時間周期で繰り返
されるとともに、この所定組からM組目までのデータ読
み出しタイミングと同期させてラッチ回路がラッチ動作
をM回行い、このM回目のラッチ動作が行なわれてから
後の(N+A)・T期間をA・T期間とN・T期間とに
分けるタイミングにさらに1回ラッチ動作が行なわれる
いう動作がK・T時間周期で繰り返されるので、マルチ
プレクサ回路からは、指定されたビット長Kのパターン
データが1ビット当りT時間の速度で繰り返し出力され
る。
【0017】
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図1は、一実施形態のデータ多重
化装置の構成を示している。
実施形態を説明する。図1は、一実施形態のデータ多重
化装置の構成を示している。
【0018】図1に示すように、このデータ多重化装置
は、N組のメモリ111 〜11N 、N:1のマルチプレ
クサ回路12、第1のラッチ回路131 〜13N 、第2
のラッチ回路141 〜14N 、ビット長指定回路15、
アドレスカウンタ16、読出制御回路17およびラッチ
制御回路18を備えている。
は、N組のメモリ111 〜11N 、N:1のマルチプレ
クサ回路12、第1のラッチ回路131 〜13N 、第2
のラッチ回路141 〜14N 、ビット長指定回路15、
アドレスカウンタ16、読出制御回路17およびラッチ
制御回路18を備えている。
【0019】N組のメモリ111 〜11N は、データの
読み書きが可能なRAMであって、予めデータ書込み手
段(図示せず)によって書き込まれたデータDのうち、
アドレスカウンタ16からのアドレス信号によって指定
されたアドレスのデータをそれぞれ1ビットずつ出力し
て、全体としてNビットのデータをN系列に出力する。
読み書きが可能なRAMであって、予めデータ書込み手
段(図示せず)によって書き込まれたデータDのうち、
アドレスカウンタ16からのアドレス信号によって指定
されたアドレスのデータをそれぞれ1ビットずつ出力し
て、全体としてNビットのデータをN系列に出力する。
【0020】第1のラッチ回路131 〜13N は、各メ
モリ111 〜11N からN系列に出力される並列データ
を、読出制御回路17から出力される読出信号Rに同期
してラッチし、ラッチしたデータを第2のラッチ回路1
41 〜14N へN系列に出力する。この第1のラッチ回
路131 〜13N は、各メモリ111 〜11N のデータ
出力タイミングのバラツキを防止するためのものであ
る。
モリ111 〜11N からN系列に出力される並列データ
を、読出制御回路17から出力される読出信号Rに同期
してラッチし、ラッチしたデータを第2のラッチ回路1
41 〜14N へN系列に出力する。この第1のラッチ回
路131 〜13N は、各メモリ111 〜11N のデータ
出力タイミングのバラツキを防止するためのものであ
る。
【0021】第2のラッチ回路141 〜14N は、この
実施形態のラッチ回路を形成するものであり、第1のラ
ッチ回路131 〜13N からN系列に出力される並列デ
ータを、ラッチ制御回路18から出力されるラッチ信号
Lに同期してラッチし、ラッチしたデータをN系列にマ
ルチプレクサ回路12へ出力する。
実施形態のラッチ回路を形成するものであり、第1のラ
ッチ回路131 〜13N からN系列に出力される並列デ
ータを、ラッチ制御回路18から出力されるラッチ信号
Lに同期してラッチし、ラッチしたデータをN系列にマ
ルチプレクサ回路12へ出力する。
【0022】マルチプレクサ回路12は、第2のラッチ
回路141 〜14N で並列データがラッチされる毎に、
そのラッチされた並列データを、所定系列から順に(こ
の場合第2のラッチ回路141 の出力データから順
に)、1系列当りT時間ずつ選択して出力する。なお、
時間Tはクロック信号Cの周期であり、このクロック信
号はマルチプレクサ回路12から出力されるシリアルデ
ータの速度を決定する極めて高速(例えば数100MH
z)な信号である。
回路141 〜14N で並列データがラッチされる毎に、
そのラッチされた並列データを、所定系列から順に(こ
の場合第2のラッチ回路141 の出力データから順
に)、1系列当りT時間ずつ選択して出力する。なお、
時間Tはクロック信号Cの周期であり、このクロック信
号はマルチプレクサ回路12から出力されるシリアルデ
ータの速度を決定する極めて高速(例えば数100MH
z)な信号である。
【0023】ビット長指定回路15は、マルチプレクサ
回路12から出力しようとする一連のパターンデータの
ビット長Kを指定するための回路である。
回路12から出力しようとする一連のパターンデータの
ビット長Kを指定するための回路である。
【0024】アドレスカウンタ16は、後述する読出制
御回路17とともにこの実施形態の読出制御手段を構成
するものであり、読出制御回路17から出力される読出
信号Rを計数し、その計数値をアドレス信号ADとして
メモリ111 〜11N へ出力する。
御回路17とともにこの実施形態の読出制御手段を構成
するものであり、読出制御回路17から出力される読出
信号Rを計数し、その計数値をアドレス信号ADとして
メモリ111 〜11N へ出力する。
【0025】読出制御回路17は、ビット長指定回路1
5で指定されたビット長Kが系列数Nの整数倍か否かに
よって読出信号の発生タイミングを変えている。
5で指定されたビット長Kが系列数Nの整数倍か否かに
よって読出信号の発生タイミングを変えている。
【0026】即ち、指定されたビット長Kが系列数Nの
整数(M)倍のときには、図2の(a)に示すクロック
信号Cに対して、同図の(b)に示すように、N・T時
間周期でR1 〜RM まで読出信号をM回出力するという
動作をK・T時間周期で繰り返す。
整数(M)倍のときには、図2の(a)に示すクロック
信号Cに対して、同図の(b)に示すように、N・T時
間周期でR1 〜RM まで読出信号をM回出力するという
動作をK・T時間周期で繰り返す。
【0027】また、指定されたビット長Kが系列数Nの
整数(M)倍に整数A(0<A<N)を加えた値に等し
い場合には、図2の(c)に示すように、N・T時間周
期でR1 〜RM まで読出信号をM回出力し、このM回目
の読出信号RM を出力してから後の(N+A)・T期間
をN・T/2以上の2期間Ta、Tbに分けるタイミン
グにM+1回目の読出信号RP を出力するという動作
を、K・T時間周期で繰り返す。なお、この読出信号の
最短周期はN・T/2以上であるので、各メモリ11 〜
1N の動作速度はこの期間に対応したものであればよ
い。また、アドレスカウンタ16は、最初の読出信号R
1 を受けたときにアドレス信号が初期値SD1 となるよ
うに設定されている。
整数(M)倍に整数A(0<A<N)を加えた値に等し
い場合には、図2の(c)に示すように、N・T時間周
期でR1 〜RM まで読出信号をM回出力し、このM回目
の読出信号RM を出力してから後の(N+A)・T期間
をN・T/2以上の2期間Ta、Tbに分けるタイミン
グにM+1回目の読出信号RP を出力するという動作
を、K・T時間周期で繰り返す。なお、この読出信号の
最短周期はN・T/2以上であるので、各メモリ11 〜
1N の動作速度はこの期間に対応したものであればよ
い。また、アドレスカウンタ16は、最初の読出信号R
1 を受けたときにアドレス信号が初期値SD1 となるよ
うに設定されている。
【0028】一方、ラッチ制御回路18も読出制御回路
17と同様に、ビット長指定回路16で指定されたビッ
ト長Kが系列数Nの整数倍か否かによってラッチ信号の
発生タイミングを変えている。
17と同様に、ビット長指定回路16で指定されたビッ
ト長Kが系列数Nの整数倍か否かによってラッチ信号の
発生タイミングを変えている。
【0029】即ち、指定されたビット長Kが系列数Nの
整数(M)倍のときには、図2の(d)に示すように、
M回目までの読出信号R1 〜RM に同期したラッチ信号
をL1 〜LM までM回出力するという動作をK・T時間
周期で繰り返す。
整数(M)倍のときには、図2の(d)に示すように、
M回目までの読出信号R1 〜RM に同期したラッチ信号
をL1 〜LM までM回出力するという動作をK・T時間
周期で繰り返す。
【0030】また、指定されたビット長Kが系列数Nの
整数(M)倍に整数Aを加えた値に等しい場合には、図
2の(e)に示すように、M回目までの読出信号R1 〜
RMに同期したラッチ信号をL1 〜LM までM回出力
し、このM回目のラッチ信号を出力した後の(N+A)
・T期間を、A・T時間とN・T時間との2期間Tc、
Tdに分けるタイミングにM+1回目のラッチ信号LP
を出力する、という動作をK・T時間周期で繰り返す。
整数(M)倍に整数Aを加えた値に等しい場合には、図
2の(e)に示すように、M回目までの読出信号R1 〜
RMに同期したラッチ信号をL1 〜LM までM回出力
し、このM回目のラッチ信号を出力した後の(N+A)
・T期間を、A・T時間とN・T時間との2期間Tc、
Tdに分けるタイミングにM+1回目のラッチ信号LP
を出力する、という動作をK・T時間周期で繰り返す。
【0031】次に、上記構成のデータ多重化装置の動作
について説明するが、ここでは、系列数Nが8で、指定
されたビット長Kが128ビット(系列数Nの16倍)
の場合と、129ビット(系列数Nの2倍に1を加えた
値)の場合とについて説明する。
について説明するが、ここでは、系列数Nが8で、指定
されたビット長Kが128ビット(系列数Nの16倍)
の場合と、129ビット(系列数Nの2倍に1を加えた
値)の場合とについて説明する。
【0032】指定されたビット長Kが128ビットの場
合には、予め図3に示すように、出力しようとするデー
タD〔1〕〜D〔128〕を、8ビット毎に分けてメモ
リ111 〜118 のアドレスAD1 〜AD16に記憶して
おく。
合には、予め図3に示すように、出力しようとするデー
タD〔1〕〜D〔128〕を、8ビット毎に分けてメモ
リ111 〜118 のアドレスAD1 〜AD16に記憶して
おく。
【0033】そして、読出制御回路17は、図4の
(a)に示すように、8・T時間周期で16回(M回)
の読出信号R1 〜R16を出力するという動作を繰り返
す。この読出信号を受けたアドレスカウンタ16は、最
初の読出信号R1 を受けたときアドレスAD1 を出力
し、以後読出信号を受ける毎にアドレスを歩進させる。
(a)に示すように、8・T時間周期で16回(M回)
の読出信号R1 〜R16を出力するという動作を繰り返
す。この読出信号を受けたアドレスカウンタ16は、最
初の読出信号R1 を受けたときアドレスAD1 を出力
し、以後読出信号を受ける毎にアドレスを歩進させる。
【0034】したがって、メモリ111 〜118 から
は、図4の(b)に示すように、D〔1〕〜D〔12
8〕までの16組の8ビットデータが8・T時間ずつ順
番に出力される。
は、図4の(b)に示すように、D〔1〕〜D〔12
8〕までの16組の8ビットデータが8・T時間ずつ順
番に出力される。
【0035】この8ビットデータは、読出信号に同期し
て第1のラッチ回路131 〜138でラッチされ、図5
の(c)に示すように8・T時間遅れて出力される。
て第1のラッチ回路131 〜138でラッチされ、図5
の(c)に示すように8・T時間遅れて出力される。
【0036】また、第1のラッチ回路131 〜138 の
ラッチ出力は、図4の(d)のように、読出信号R1 〜
R16と同期したラッチ信号L1 〜L16によって第2のラ
ッチ回路141 〜148 でラッチされ、図4の(e)の
ようにさらに8・T時間遅れてマルチプレクサ回路12
に入力されることになる。
ラッチ出力は、図4の(d)のように、読出信号R1 〜
R16と同期したラッチ信号L1 〜L16によって第2のラ
ッチ回路141 〜148 でラッチされ、図4の(e)の
ようにさらに8・T時間遅れてマルチプレクサ回路12
に入力されることになる。
【0037】したがって、マルチプレクサ回路12から
は、図4の(f)に示すように、D〔1〕〜D〔12
8〕まで連続した128ビット長のパターンデータが、
1ビット当りT時間の速度で繰り返し出力される。
は、図4の(f)に示すように、D〔1〕〜D〔12
8〕まで連続した128ビット長のパターンデータが、
1ビット当りT時間の速度で繰り返し出力される。
【0038】また、指定されたビット長Kが129ビッ
トの場合には、予め図5に示すように、出力しようとす
るデータD〔1〕〜D〔129〕のうち、データD
〔1〕〜D〔128〕までのデータを、8ビット毎に分
けてメモリ111 〜118 のアドレスAD15〜AD17お
よびAD1 〜AD13に記憶し、129ビット目のデータ
D〔129〕をメモリ111 のアドレスAD14に記憶し
ておく。なお、データD〔130〕〜D〔136〕は無
効データである。
トの場合には、予め図5に示すように、出力しようとす
るデータD〔1〕〜D〔129〕のうち、データD
〔1〕〜D〔128〕までのデータを、8ビット毎に分
けてメモリ111 〜118 のアドレスAD15〜AD17お
よびAD1 〜AD13に記憶し、129ビット目のデータ
D〔129〕をメモリ111 のアドレスAD14に記憶し
ておく。なお、データD〔130〕〜D〔136〕は無
効データである。
【0039】そして、読出制御回路17は、図6の
(a)に示すように、読出信号をR1 〜R16まで8・T
時間周期で16回出力し、その後の(8+1)・T期間
を例えば5・T時間と4・T時間の2期間Ta、Tbと
に分けるタイミングに17回目の読出信号RP を出力す
るという動作を129・T時間周期で繰り返す。アドレ
スカウンタ16は、最初の読出信号R1 を受けたときア
ドレスAD1 を出力し、以後読出信号を受ける毎にアド
レスを歩進させる。
(a)に示すように、読出信号をR1 〜R16まで8・T
時間周期で16回出力し、その後の(8+1)・T期間
を例えば5・T時間と4・T時間の2期間Ta、Tbと
に分けるタイミングに17回目の読出信号RP を出力す
るという動作を129・T時間周期で繰り返す。アドレ
スカウンタ16は、最初の読出信号R1 を受けたときア
ドレスAD1 を出力し、以後読出信号を受ける毎にアド
レスを歩進させる。
【0040】したがって、各メモリ111 〜118 から
は、図6の(b)に示すように、D〔25〕〜D〔8〕
までの15組の8ビットデータが8・T時間間隔に出力
され、その後にD
は、図6の(b)に示すように、D〔25〕〜D〔8〕
までの15組の8ビットデータが8・T時間間隔に出力
され、その後にD
〔9〕〜D〔16〕までの1組の8ビ
ットデータが4・T時間出力され、さらに、続いてD
〔17〕〜D〔24〕までの1組の8ビットデータが5
・T時間出力される、という動作が繰り返される。
ットデータが4・T時間出力され、さらに、続いてD
〔17〕〜D〔24〕までの1組の8ビットデータが5
・T時間出力される、という動作が繰り返される。
【0041】また、この読出信号は、第1のラッチ回路
131 〜138 にラッチ信号として入力されているの
で、第1のラッチ回路131 〜13N からは、図6の
(c)に示すように、同図の(b)のデータに対して、
読出信号1個分遅れたデータが出力される。即ち、第1
のラッチ回路131 〜138 は、D〔17〕〜D〔13
6〕までの15組の8ビットデータを8・T時間ずつ順
番に出力した後に、D〔1〕〜D〔8〕までの1組の8
ビットデータを4・T時間出力し、その後にD
131 〜138 にラッチ信号として入力されているの
で、第1のラッチ回路131 〜13N からは、図6の
(c)に示すように、同図の(b)のデータに対して、
読出信号1個分遅れたデータが出力される。即ち、第1
のラッチ回路131 〜138 は、D〔17〕〜D〔13
6〕までの15組の8ビットデータを8・T時間ずつ順
番に出力した後に、D〔1〕〜D〔8〕までの1組の8
ビットデータを4・T時間出力し、その後にD
〔9〕〜
D〔16〕までの1組の8ビットデータを5・T時間出
力するという動作を129・T時間周期で繰り返す。
D〔16〕までの1組の8ビットデータを5・T時間出
力するという動作を129・T時間周期で繰り返す。
【0042】一方、ラッチ制御回路18は、図6の
(d)に示すように、読出信号R1 〜R16と同期したラ
ッチ信号L1 〜L16を出力してからその後の(8+1)
・T期間をT時間と8・T時間とに分けるタイミングに
ラッチ信号LP を出力するという動作を、129・T時
間周期で繰り返す。
(d)に示すように、読出信号R1 〜R16と同期したラ
ッチ信号L1 〜L16を出力してからその後の(8+1)
・T期間をT時間と8・T時間とに分けるタイミングに
ラッチ信号LP を出力するという動作を、129・T時
間周期で繰り返す。
【0043】したがって、第2のラッチ回路141 〜1
48 は、図6の(e)に示すように、ラッチ信号LP が
発生してからラッチ信号L16が発生するまでの128・
T時間にデータD〔1〕〜D〔128〕までの16組の
8ビットデータを出力し、ラッチ信号L16からラッチ信
号LP が発生するまでのT時間に1組のデータD〔12
9〕〜D〔136〕出力するという動作を繰り返す。
48 は、図6の(e)に示すように、ラッチ信号LP が
発生してからラッチ信号L16が発生するまでの128・
T時間にデータD〔1〕〜D〔128〕までの16組の
8ビットデータを出力し、ラッチ信号L16からラッチ信
号LP が発生するまでのT時間に1組のデータD〔12
9〕〜D〔136〕出力するという動作を繰り返す。
【0044】このため、8:1のマルチプレクサ回路1
2からは、図6の(f)に示すように、データD〔1〕
〜D〔129〕まで連続する129ビットのパターンデ
ータが1ビット当りT時間の速度で繰り返し出力され
る。
2からは、図6の(f)に示すように、データD〔1〕
〜D〔129〕まで連続する129ビットのパターンデ
ータが1ビット当りT時間の速度で繰り返し出力され
る。
【0045】このように、マルチプレクサ回路12が同
一系列から連続してデータを選択するような最も条件の
悪い場合でも、メモリに対するデータの読出間隔は、マ
ルチプレクサ回路12のデータ選択周期Tに比べて格段
に遅くすることができる。
一系列から連続してデータを選択するような最も条件の
悪い場合でも、メモリに対するデータの読出間隔は、マ
ルチプレクサ回路12のデータ選択周期Tに比べて格段
に遅くすることができる。
【0046】また、メモリには、出力しようとするパタ
ーンの1回分のデータを記憶しておけばよいので、必要
なパターンのビット長Kと系列数Nの最小公倍数分のデ
ータを記憶する方法に比べてメモリ容量が遙かに少なく
て済み、しかも、メモリへのデータ記憶に要する時間も
大幅に節約することができる。
ーンの1回分のデータを記憶しておけばよいので、必要
なパターンのビット長Kと系列数Nの最小公倍数分のデ
ータを記憶する方法に比べてメモリ容量が遙かに少なく
て済み、しかも、メモリへのデータ記憶に要する時間も
大幅に節約することができる。
【0047】また、メモリに対するデータの読出周期が
N・T/2以上となるようにしているから、メモリ自体
に要求される動作速度はN・T/2時間周期のアクセス
に対応できるものであればよく、格段に高速なものであ
る必要がない。例えば、系列数Nが8でマルチプレクサ
回路12のデータ選択周期Tが5nS(200MHz)
としたとき、N・T/2は20nSとなり、この程度の
速度は現在の技術では格別高速のものとは言えず、十分
に実現できる。
N・T/2以上となるようにしているから、メモリ自体
に要求される動作速度はN・T/2時間周期のアクセス
に対応できるものであればよく、格段に高速なものであ
る必要がない。例えば、系列数Nが8でマルチプレクサ
回路12のデータ選択周期Tが5nS(200MHz)
としたとき、N・T/2は20nSとなり、この程度の
速度は現在の技術では格別高速のものとは言えず、十分
に実現できる。
【0048】なお、図6は、指定されたビット長Kが系
列数Nの整数倍より1だけ多い(A=1)場合の動作を
説明したものであったが、Aの値が2以上で(N−1)
以下の場合には、M回目のラッチ信号(L16)が発生し
てからM+1回目のラッチ信号(LP )が発生するまで
の時間がA・T時間に延びるだけで他の動作は図6と同
様であるので、マルチプレクサ回路12からは(N・M
+A)ビット長のパターンデータが繰り返し出力される
ことになり、出力するパターンのビット長を1ビット間
隔で任意に指定することができる。
列数Nの整数倍より1だけ多い(A=1)場合の動作を
説明したものであったが、Aの値が2以上で(N−1)
以下の場合には、M回目のラッチ信号(L16)が発生し
てからM+1回目のラッチ信号(LP )が発生するまで
の時間がA・T時間に延びるだけで他の動作は図6と同
様であるので、マルチプレクサ回路12からは(N・M
+A)ビット長のパターンデータが繰り返し出力される
ことになり、出力するパターンのビット長を1ビット間
隔で任意に指定することができる。
【0049】また、系列数Nより少ないビット長のパタ
ーンデータを出力させる場合(Mが0の場合)には、出
力しようとするKビットのデータがメモリから常に出力
されている状態に保持しておき、A・T時間周期で読出
信号とラッチ信号を同期出力すれば、ビット長Kのパタ
ーンを出力することができる。
ーンデータを出力させる場合(Mが0の場合)には、出
力しようとするKビットのデータがメモリから常に出力
されている状態に保持しておき、A・T時間周期で読出
信号とラッチ信号を同期出力すれば、ビット長Kのパタ
ーンを出力することができる。
【0050】
【他の実施の形態】前記実施形態では、メモリから出力
されたデータを第1のラッチ回路131 〜13N で一旦
ラッチし、そのラッチ出力をラッチ信号によって第2の
ラッチ回路141 〜14N でラッチしてN:1のマルチ
プレクサ回路12へ出力するようにしていたが、図7に
示すように、第1のラッチ回路131 〜13N を省略し
てもよい。この場合には、アドレスカウンタ16の初期
設定を1アドレス分遅らせるようにしておけばよい。
されたデータを第1のラッチ回路131 〜13N で一旦
ラッチし、そのラッチ出力をラッチ信号によって第2の
ラッチ回路141 〜14N でラッチしてN:1のマルチ
プレクサ回路12へ出力するようにしていたが、図7に
示すように、第1のラッチ回路131 〜13N を省略し
てもよい。この場合には、アドレスカウンタ16の初期
設定を1アドレス分遅らせるようにしておけばよい。
【0051】例えば、前述したように、系列数Nが8で
ビット長Kが129の場合、読出信号R1 を受けたアド
レスカウンタ16がアドレスAD17を出力し、読出信号
R2を受けたアドレスカウンタ16がアドレスAD1 を
出力し、…、読出信号RP を受けたアドレスカウンタ1
6がアドレスAD16を出力するように設定しておけば、
メモリ111 〜118 からは、前記図6の(c)で示し
た第1のラッチ回路131 〜138 と同一のタイミング
で同一データが出力され、マルチプレクサ回路12から
D〔1〕〜D〔129〕まで連続するパターンデータを
出力することができる。
ビット長Kが129の場合、読出信号R1 を受けたアド
レスカウンタ16がアドレスAD17を出力し、読出信号
R2を受けたアドレスカウンタ16がアドレスAD1 を
出力し、…、読出信号RP を受けたアドレスカウンタ1
6がアドレスAD16を出力するように設定しておけば、
メモリ111 〜118 からは、前記図6の(c)で示し
た第1のラッチ回路131 〜138 と同一のタイミング
で同一データが出力され、マルチプレクサ回路12から
D〔1〕〜D〔129〕まで連続するパターンデータを
出力することができる。
【0052】
【発明の効果】以上説明したように、本発明のデータ多
重化装置は、メモリとN:1のマルチプレクサ回路との
間にラッチ回路を設けて、系列数Nの整数(M)倍に整
数A(0<A<N)を加えた値に等しいビット長Kが指
定されたときに、メモリに記憶されているデータをNビ
ット1組として所定組から順にN・T時間周期でM組ま
で読み出し、このM組目のデータを読み出してから後の
(N+A)・T期間をN・T/2以上の2期間に分ける
タイミングにM+1組目のデータを読み出すという動作
をK・T時間周期で繰り返すとともに、この所定組から
M組目までのデータ読み出しタイミングと同期させてラ
ッチ回路にラッチ信号をM回出力し、このM回目のラッ
チ信号を出力してから後の(N+A)・T期間をA・T
期間とN・T期間とに分けるタイミングにM+1回目の
ラッチ信号を出力するという動作をK・T時間周期で繰
り返すように構成されている。
重化装置は、メモリとN:1のマルチプレクサ回路との
間にラッチ回路を設けて、系列数Nの整数(M)倍に整
数A(0<A<N)を加えた値に等しいビット長Kが指
定されたときに、メモリに記憶されているデータをNビ
ット1組として所定組から順にN・T時間周期でM組ま
で読み出し、このM組目のデータを読み出してから後の
(N+A)・T期間をN・T/2以上の2期間に分ける
タイミングにM+1組目のデータを読み出すという動作
をK・T時間周期で繰り返すとともに、この所定組から
M組目までのデータ読み出しタイミングと同期させてラ
ッチ回路にラッチ信号をM回出力し、このM回目のラッ
チ信号を出力してから後の(N+A)・T期間をA・T
期間とN・T期間とに分けるタイミングにM+1回目の
ラッチ信号を出力するという動作をK・T時間周期で繰
り返すように構成されている。
【0053】このため、系列数Nに限定されずに任意の
ビット長Kのパターンデータを出力させることができ、
しかも、メモリには、指定されたビット長分のデータの
みを記憶しておけばよいので、メモリの容量が少なくて
済み、また、そのメモリへのデータ書込みの時間も短く
て済む。
ビット長Kのパターンデータを出力させることができ、
しかも、メモリには、指定されたビット長分のデータの
みを記憶しておけばよいので、メモリの容量が少なくて
済み、また、そのメモリへのデータ書込みの時間も短く
て済む。
【図1】本発明の一実施形態の構成を示すブロック図
【図2】一実施形態の指定されたビット長に対する読出
信号とラッチ信号の出力タイミングの違いを示すタイミ
ング図
信号とラッチ信号の出力タイミングの違いを示すタイミ
ング図
【図3】一実施形態のメモリに記憶したデータの例を示
す図
す図
【図4】系列数Nの整数倍のビット長のパターンを出力
するときのタイミング図
するときのタイミング図
【図5】一実施形態のメモリに記憶したデータの例を示
す図
す図
【図6】系列数Nの整数倍でないビット長のパターンを
出力するときのタイミング図
出力するときのタイミング図
【図7】本発明の他の実施形態の構成を示すブロック図
【図8】従来装置の構成を示すブロック図
【図9】従来装置の動作を示すタイミング図
111 〜11N メモリ 12 マルチプレクサ回路 141 〜14N 第2のラッチ回路 15 ビット長指定回路 16 アドレスカウンタ 17 読出制御回路 18 ラッチ制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04J 3/00 - 3/26 H04L 5/22 - 5/26 G06F 5/00 G06F 12/02 550
Claims (1)
- 【請求項1】記憶されているデータをNビット単位(N
は複数)でN系列に読み出しできるメモリ(111 〜1
1N )と、 前記メモリからN系列に読み出される並列データを、ラ
ッチ信号を受ける毎ににラッチし、該ラッチした並列デ
ータをN系列に出力するラッチ回路(141 〜14N )
と、 前記ラッチ回路で並列データがラッチされる毎に、該ラ
ッチされた並列データを、所定系列から1系列当りT時
間ずつ所定順に選択して出力するN:1のマルチプレク
サ回路(12)と、 前記マルチプレクサ回路から出力しようとするパターン
データのビット長Kを指定するビット長指定手段(1
5)と、 前記ビット長指定手段によって系列数NのM倍(Mは整
数)に等しいビット長Kが指定されたときには、前記メ
モリに記憶されているデータをNビット1組として所定
組から順にN・T時間周期で読み出すという動作をK・
T時間周期で繰り返し、前記ビット長指定手段によって
系列数NのM倍に整数A(0<A<N)を加えた値に等
しいビット長Kが指定されたときには、前記メモリに記
憶されているデータをNビット1組として所定組から順
にN・T時間周期でM組まで読み出し、該M組目のデー
タを読み出してから後の(N+A)・T期間をN・T/
2以上の2期間に分けるタイミングにM+1組目のデー
タを読み出すという動作を、K・T時間周期で繰り返す
読出制御手段(16、17)と、 前記ビット長指定手段によって系列数NのM倍(Mは整
数)に等しいビット長Kが指定されたときにはN・T時
間周期で前記ラッチ回路にラッチ信号を出力し、前記ビ
ット長指定手段によって系列数NのM倍に整数A(0<
A<N)を加えた値に等しいビット長Kが指定されたと
きには、前記読出制御手段による前記所定組からM組目
までのデータ読み出しタイミングと同期させて前記ラッ
チ回路にラッチ信号をM回出力し、該M回目のラッチ信
号を出力してから後の(N+A)・T期間をA・T期間
とN・T期間とに分けるタイミングにM+1回目のラッ
チ信号を出力するという動作を、K・T時間周期で繰り
返すラッチ制御手段(18)とを備えたデータ多重化装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27717395A JP3277310B2 (ja) | 1995-09-29 | 1995-09-29 | データ多重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27717395A JP3277310B2 (ja) | 1995-09-29 | 1995-09-29 | データ多重化装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0998143A JPH0998143A (ja) | 1997-04-08 |
JP3277310B2 true JP3277310B2 (ja) | 2002-04-22 |
Family
ID=17579834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27717395A Expired - Fee Related JP3277310B2 (ja) | 1995-09-29 | 1995-09-29 | データ多重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3277310B2 (ja) |
-
1995
- 1995-09-29 JP JP27717395A patent/JP3277310B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0998143A (ja) | 1997-04-08 |
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