JPH0266969A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0266969A JPH0266969A JP63219301A JP21930188A JPH0266969A JP H0266969 A JPH0266969 A JP H0266969A JP 63219301 A JP63219301 A JP 63219301A JP 21930188 A JP21930188 A JP 21930188A JP H0266969 A JPH0266969 A JP H0266969A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- substrate
- mos transistor
- type
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000000605 extraction Methods 0.000 claims description 9
- 230000010354 integration Effects 0.000 abstract description 5
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- NBJBFKVCPBJQMR-APKOLTMOSA-N nff 1 Chemical compound C([C@H](NC(=O)[C@H](CCC(N)=O)NC(=O)[C@H](CCC(N)=O)NC(=O)[C@@H]1CCCN1C(=O)[C@H](CCCCN)NC(=O)[C@@H]1CCCN1C(=O)CC=1C2=CC=C(C=C2OC(=O)C=1)OC)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)NCC(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCCCNC=1C(=CC(=CC=1)[N+]([O-])=O)[N+]([O-])=O)C(=O)NCC(O)=O)C1=CC=CC=C1 NBJBFKVCPBJQMR-APKOLTMOSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に相補型MO8
電界効果トランジスタを含む半導体集積回路装置に関す
る。
電界効果トランジスタを含む半導体集積回路装置に関す
る。
従来報告されている相補型MO8電界効果トランジスタ
(以下CMO8−FETという)の構造は、例えばP型
シリコン基板の一領域上にNチャネル(1)N型シリコ
ン基板を、またそのN型ウェル領域上にPチャネル(1
)N型シリコン基板をそれぞれ形成したもので、言わば
一つの基板表面上に横配列されたものである。
(以下CMO8−FETという)の構造は、例えばP型
シリコン基板の一領域上にNチャネル(1)N型シリコ
ン基板を、またそのN型ウェル領域上にPチャネル(1
)N型シリコン基板をそれぞれ形成したもので、言わば
一つの基板表面上に横配列されたものである。
上述した従来のCMO8・FETは、2つの異なるMO
Sトランジスタを横配列し、しかも2つのトランジスタ
の間を厚い酸化膜で離間する必要があるので、集積度を
上げることができない。まリコン基板と、前記N型シリ
コン基板上に形成される厚膜シリコン酸化膜と、前記厚
膜シリコン酸化膜上の開口部内に、多結晶シリコン・ゲ
ート電極の側壁にそれぞれゲート酸化膜を設け、且つソ
ー(LOGO8)法特有のバーズ・ビークにより微細化
が防げられる。更に、多結晶シリコン層をバターニング
してゲート電極を形成する際のフォトリングラフィ工程
およびドライエツチング工程により寸法が大きくバラツ
クので、今後の微細化に対し大きな問題として提起され
、他方、特性上に及はす問題としては、ドレイン−ウェ
ル間容量の低減が難しいので動作の高速化に制限が加え
られる。
Sトランジスタを横配列し、しかも2つのトランジスタ
の間を厚い酸化膜で離間する必要があるので、集積度を
上げることができない。まリコン基板と、前記N型シリ
コン基板上に形成される厚膜シリコン酸化膜と、前記厚
膜シリコン酸化膜上の開口部内に、多結晶シリコン・ゲ
ート電極の側壁にそれぞれゲート酸化膜を設け、且つソ
ー(LOGO8)法特有のバーズ・ビークにより微細化
が防げられる。更に、多結晶シリコン層をバターニング
してゲート電極を形成する際のフォトリングラフィ工程
およびドライエツチング工程により寸法が大きくバラツ
クので、今後の微細化に対し大きな問題として提起され
、他方、特性上に及はす問題としては、ドレイン−ウェ
ル間容量の低減が難しいので動作の高速化に制限が加え
られる。
本発明の目的は、上記の情況に鑑み、微細化および高速
化lこ適する相補型MO8電界効果トランジスタ構造を
備えた半導体集積回路装置を提供することである。
化lこ適する相補型MO8電界効果トランジスタ構造を
備えた半導体集積回路装置を提供することである。
本発明によれば、半導体集積回路装置は、N型シ配置さ
れる縦型構造のNチャネル(1)N型シリコン基板およ
びPチャネル(1)N型シリコン基板と、前記N型シリ
コン基板上に形成される前記Pチャネル(1)N型シリ
コン基板のためのP+引出拡散領域とを含んで構成され
る。また、特に、前記NチャネルMOSトランジスタお
よびPチャネルMO8−トランジスタが厚膜シリコン酸
化膜の一つの開口部内に一つの多結晶シリコン・ゲート
電極を共有して対構造に形成されることを含む。
れる縦型構造のNチャネル(1)N型シリコン基板およ
びPチャネル(1)N型シリコン基板と、前記N型シリ
コン基板上に形成される前記Pチャネル(1)N型シリ
コン基板のためのP+引出拡散領域とを含んで構成され
る。また、特に、前記NチャネルMOSトランジスタお
よびPチャネルMO8−トランジスタが厚膜シリコン酸
化膜の一つの開口部内に一つの多結晶シリコン・ゲート
電極を共有して対構造に形成されることを含む。
以下図面を参照して本発明の詳細な説明する。
第1図は本発明の一実施例を示す半導体集積回路装置の
断面図である。本実施例によれば、本発明の半導体集積
回路装置は、N型シリコン基板上と、N型シリコン基板
1上に堆積された厚いCVDシリコン酸化膜2と、この
厚いCVDシリコン酸化膜2上詣口部内に、多結晶シリ
コン・ゲート電極3 a + 3 bの側壁にそれぞれ
ゲート酸化膜4a。
断面図である。本実施例によれば、本発明の半導体集積
回路装置は、N型シリコン基板上と、N型シリコン基板
1上に堆積された厚いCVDシリコン酸化膜2と、この
厚いCVDシリコン酸化膜2上詣口部内に、多結晶シリ
コン・ゲート電極3 a + 3 bの側壁にそれぞれ
ゲート酸化膜4a。
4bを設けて互いに離間して独立に形成されるV型エピ
タキシャル層5、P型エピタキシャル層6、N+型エピ
タキシャル層7の積層体から成る縦型構造のNチャネル
(1)N型シリコン基板およびP+型エピタキシャル層
8、N型エピタキシャル層9、P+型エピタキシャル層
lOの積層体から成る縦型構造のPチャネル(1)N型
シリコン基板と、Nff1シリコン基板1の表面にP
型エピタキシャル層8と接触するよう奢こ形成されるP
チャネルMOSトランジスタのP 型引出拡散領域11
とを含む。
タキシャル層5、P型エピタキシャル層6、N+型エピ
タキシャル層7の積層体から成る縦型構造のNチャネル
(1)N型シリコン基板およびP+型エピタキシャル層
8、N型エピタキシャル層9、P+型エピタキシャル層
lOの積層体から成る縦型構造のPチャネル(1)N型
シリコン基板と、Nff1シリコン基板1の表面にP
型エピタキシャル層8と接触するよう奢こ形成されるP
チャネルMOSトランジスタのP 型引出拡散領域11
とを含む。
ここで、12は絶縁保護膜である。
すなわち、本発明によれば、NチャネルMOSトランジ
スタおよびPチャネルMOSトランジスタのソース、チ
ャネル、ドレインの各領域は何れもエピタキシャル層を
基板上に積みあげ走積層体から成る。従って、MOSト
ランジスタは何れも基板に対して縦型構造に形成される
ので、従来の横型構造のものに比べ基板占有面積が著し
く減少し、また素子の大きさは厚いCVDシリコン酸化
膜上に形成する開口部の大きさによって定まり、寸法バ
ラツキを比較的小さく抑えることができ微細化すること
ができるので、集積度を格段に向上させることが可能で
ある。また、従来の如き大きなドレイン−ウェル閣容量
をもたないので、任意の結線を行えば、高速動作のCM
OS回路を構成することができる。
スタおよびPチャネルMOSトランジスタのソース、チ
ャネル、ドレインの各領域は何れもエピタキシャル層を
基板上に積みあげ走積層体から成る。従って、MOSト
ランジスタは何れも基板に対して縦型構造に形成される
ので、従来の横型構造のものに比べ基板占有面積が著し
く減少し、また素子の大きさは厚いCVDシリコン酸化
膜上に形成する開口部の大きさによって定まり、寸法バ
ラツキを比較的小さく抑えることができ微細化すること
ができるので、集積度を格段に向上させることが可能で
ある。また、従来の如き大きなドレイン−ウェル閣容量
をもたないので、任意の結線を行えば、高速動作のCM
OS回路を構成することができる。
第2図は木兄りJの他の実施例を示す半導体集積回路装
置の断面図である。
置の断面図である。
本実施例はインバータの構成に最も適する構造を示すも
ので、N型シリコン基板1と、N型シリコン基板1上に
堆積された厚いCVDシリコン酸化&2と、とのCVD
シリコン酸化膜2上の一つの開口部内に一つの多結晶シ
リコン・ゲート電極3を共有し且つその側壁にゲート酸
化膜それぞれ設けて対構造に形成されるN+型エピタキ
シfル層5、P型エピタキシャル層6、N+型エビタキ
シャル層7の積層体から成る縦型構造のNチャネルMO
3)ランジスタおよびP 型エピタキシャル層8、N型
エピタキシャル層9、P+型エピタキシャル層10.の
積層体から成る縦型構造のPチャネル(1)N型シリコ
ン基板と、N型シリコン基板10表面にP 型エピタキ
シャル層8と接触するように形成されるPチャネル(1
)N型シリコン基板のP+型引出拡散領域11とを含ん
で構成される。
ので、N型シリコン基板1と、N型シリコン基板1上に
堆積された厚いCVDシリコン酸化&2と、とのCVD
シリコン酸化膜2上の一つの開口部内に一つの多結晶シ
リコン・ゲート電極3を共有し且つその側壁にゲート酸
化膜それぞれ設けて対構造に形成されるN+型エピタキ
シfル層5、P型エピタキシャル層6、N+型エビタキ
シャル層7の積層体から成る縦型構造のNチャネルMO
3)ランジスタおよびP 型エピタキシャル層8、N型
エピタキシャル層9、P+型エピタキシャル層10.の
積層体から成る縦型構造のPチャネル(1)N型シリコ
ン基板と、N型シリコン基板10表面にP 型エピタキ
シャル層8と接触するように形成されるPチャネル(1
)N型シリコン基板のP+型引出拡散領域11とを含ん
で構成される。
本実施例は、本発明の最も好ましい構造を示すもので、
N型シリコン基板1に最高電位VDDを、偉。
N型シリコン基板1に最高電位VDDを、偉。
また、P+型引出拡散領域11に遊底電位Vssを与え
れば、共壱の多結晶シリコン・ゲート電極3を信号入力
端子とし、また、N+型エピタキシャル層7とP+型エ
ピタキシャル層10の共通接続端子を信号出力端子とす
る微細化構造のインバータ回路を容易ζこ構成し得る。
れば、共壱の多結晶シリコン・ゲート電極3を信号入力
端子とし、また、N+型エピタキシャル層7とP+型エ
ピタキシャル層10の共通接続端子を信号出力端子とす
る微細化構造のインバータ回路を容易ζこ構成し得る。
つぎに本実施例構造の作り方について説明する。
第3図(−〜(→は本発明半導体集積回路装置の製法の
一つを示す工程順序図で、上記実施例の構造の作り方を
説明したものである。
一つを示す工程順序図で、上記実施例の構造の作り方を
説明したものである。
まず、第3図(a)に示すように、N型シリコン基板1
にP+引出拡散領域11を形成した後、CVDシリコン
酸化l![2およびCVDシリコン窒化膜13をそれぞ
れ膜厚1.0μmおよび1500Aに順次成長させる。
にP+引出拡散領域11を形成した後、CVDシリコン
酸化l![2およびCVDシリコン窒化膜13をそれぞ
れ膜厚1.0μmおよび1500Aに順次成長させる。
つぎに第3図(b)に示すように、基板表面からエツチ
ングを行い、2〜3000Aのシリコン酸化膜厚を残し
て素子形成領域となる凹地を端部がP 型引出拡散領域
11にかかるように形成し、その凹地内の中央に、多結
晶シリコン・ゲート電極3をゲート長に合わせて(例え
ば、4000〜10.00OA)形成し、更にそのゲー
ト上lこシリコン酸化膜14およびシリコン窒化膜15
を順次形成する。ついで第3図(C)に示すように、多
結晶シリコン・ゲート電極3の表面を酸化しその表面に
一対のゲート酸化膜4a、4bを形成する。ここで、多
結晶シリコン拳ゲート電極3で2分された凹地内の底部
に残る一方の酸化膜を除去し、N型シリコン基板1を露
出させる。つぎに、第3図(Φに示すように、露出した
シリコン基板13000Xの膜厚fこ成長させ、ついで
N型エピタキシャル層6を多結晶シリコン・ゲート電極
3の膜長させて配線材料のコンタクトをとり易いように
してもよい。全く同様に、凹地の底部に残る他方の酸化
膜を除去してP”ffi引出拡散領域11を露出させ選
択的にP+型エピタキシャル層8、N蚤エピタキシャル
層9およびP 型エピタキシャル層10を順次形成すれ
ば、第3図(e)に示す如き本発明の半導体集積回路装
置を得ることができる。
ングを行い、2〜3000Aのシリコン酸化膜厚を残し
て素子形成領域となる凹地を端部がP 型引出拡散領域
11にかかるように形成し、その凹地内の中央に、多結
晶シリコン・ゲート電極3をゲート長に合わせて(例え
ば、4000〜10.00OA)形成し、更にそのゲー
ト上lこシリコン酸化膜14およびシリコン窒化膜15
を順次形成する。ついで第3図(C)に示すように、多
結晶シリコン・ゲート電極3の表面を酸化しその表面に
一対のゲート酸化膜4a、4bを形成する。ここで、多
結晶シリコン拳ゲート電極3で2分された凹地内の底部
に残る一方の酸化膜を除去し、N型シリコン基板1を露
出させる。つぎに、第3図(Φに示すように、露出した
シリコン基板13000Xの膜厚fこ成長させ、ついで
N型エピタキシャル層6を多結晶シリコン・ゲート電極
3の膜長させて配線材料のコンタクトをとり易いように
してもよい。全く同様に、凹地の底部に残る他方の酸化
膜を除去してP”ffi引出拡散領域11を露出させ選
択的にP+型エピタキシャル層8、N蚤エピタキシャル
層9およびP 型エピタキシャル層10を順次形成すれ
ば、第3図(e)に示す如き本発明の半導体集積回路装
置を得ることができる。
以上詳細に説明したように、本発明によれば、に近接し
て形成することが出来るので高集積化が可能である。
て形成することが出来るので高集積化が可能である。
この際、ロコス(LOCO8)法による厚い素子分離用
絶縁膜が不要でバーズ・ピークの影蕃を受けないため容
易に微細化される。
絶縁膜が不要でバーズ・ピークの影蕃を受けないため容
易に微細化される。
また、ゲート長は、多結晶シリコン層のパターニング精
度で決まるのではなく、エピタキシャル成長の膜の厚さ
で決定出来るので精度は非常に良好であり、また、バラ
ツキも少ない。加えて同一マスクで、ゲート長だけを自
由に変え得るという利点を有する。
度で決まるのではなく、エピタキシャル成長の膜の厚さ
で決定出来るので精度は非常に良好であり、また、バラ
ツキも少ない。加えて同一マスクで、ゲート長だけを自
由に変え得るという利点を有する。
更に、寄生容量が小さいため、従来lこない高速動作を
期待し得る。
期待し得る。
第1図は本発明の一実施例を示す半導体集積回路装置の
断面図、第2図は本発明の他の実施例を示す半導体集積
回路装置の断面図、第3図(噌〜(→は本発明半導体集
積回路装置の製法の一つを示す工程順序図である。 1・・・・−・Nuシリコン基板、2・−・・・・CV
Dシリコン酸化膜、3 + 3 a * 3 b・・・
・・・多結晶シリコン・ゲート電極、 4a 4b・・・・・・ゲート酸化膜、 層、 1・・・・・・P 型引出拡散領域、 12・・・・・・絶縁 保護膜。
断面図、第2図は本発明の他の実施例を示す半導体集積
回路装置の断面図、第3図(噌〜(→は本発明半導体集
積回路装置の製法の一つを示す工程順序図である。 1・・・・−・Nuシリコン基板、2・−・・・・CV
Dシリコン酸化膜、3 + 3 a * 3 b・・・
・・・多結晶シリコン・ゲート電極、 4a 4b・・・・・・ゲート酸化膜、 層、 1・・・・・・P 型引出拡散領域、 12・・・・・・絶縁 保護膜。
Claims (2)
- (1)N型シリコン基板と、前記N型シリコン基板上に
形成される厚膜シリコン酸化膜と、前記厚膜シリコン酸
化膜上の開口部内に多結晶シリコン・ゲート電極の側壁
にそれぞれゲート酸化膜を設け、且つソース領域、チャ
ネル領域、ドレイン領域をそれぞれエピタキシャル層の
積層体で形成して互いに独立配置される縦型構造のNチ
ャネルMOSトランジスタおよびPチャネルMOSトラ
ンジスタと、前記N型シリコン基板上に形成される前記
PチャネルMOSトランジスタのためのP^+引出拡散
領域とを含むことを特徴とする半導体集積回路装置。 - (2)前記NチャネルMOSトランジスタおよびPチャ
ネルMOSトランジスタが厚膜シリコン酸化膜の一つの
開口部内に一つの多結晶シリコン・ゲート電極を共有し
て対構造に形成されることを特徴とする請求項(1)記
載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63219301A JPH0266969A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63219301A JPH0266969A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0266969A true JPH0266969A (ja) | 1990-03-07 |
Family
ID=16733350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63219301A Pending JPH0266969A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0266969A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0656647A1 (de) * | 1993-12-01 | 1995-06-07 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor |
EP0700093A1 (en) | 1994-08-25 | 1996-03-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2011061181A (ja) * | 2009-08-11 | 2011-03-24 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
JP2011077437A (ja) * | 2009-10-01 | 2011-04-14 | Unisantis Electronics Japan Ltd | 半導体装置 |
JP2011086900A (ja) * | 2009-09-16 | 2011-04-28 | Unisantis Electronics Japan Ltd | 半導体装置 |
US8319293B2 (en) | 2009-03-25 | 2012-11-27 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
US8772881B2 (en) | 2009-06-05 | 2014-07-08 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
-
1988
- 1988-08-31 JP JP63219301A patent/JPH0266969A/ja active Pending
Cited By (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5443992A (en) * | 1993-12-01 | 1995-08-22 | Siemens Aktiengesellschaft | Method for manufacturing an integrated circuit having at least one MOS transistor |
EP0656647A1 (de) * | 1993-12-01 | 1995-06-07 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor |
EP0700093A1 (en) | 1994-08-25 | 1996-03-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
US5670810A (en) * | 1994-08-25 | 1997-09-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a vertical field effect transistor |
EP0700093B1 (en) * | 1994-08-25 | 2004-04-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
US8319293B2 (en) | 2009-03-25 | 2012-11-27 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
US8642426B2 (en) | 2009-03-25 | 2014-02-04 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
US8772881B2 (en) | 2009-06-05 | 2014-07-08 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
US8558317B2 (en) | 2009-08-11 | 2013-10-15 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
US9059309B2 (en) | 2009-08-11 | 2015-06-16 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
US9484268B2 (en) | 2009-08-11 | 2016-11-01 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
JP2011061181A (ja) * | 2009-08-11 | 2011-03-24 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
US8441066B2 (en) | 2009-09-16 | 2013-05-14 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
JP2011086900A (ja) * | 2009-09-16 | 2011-04-28 | Unisantis Electronics Japan Ltd | 半導体装置 |
JP2011077437A (ja) * | 2009-10-01 | 2011-04-14 | Unisantis Electronics Japan Ltd | 半導体装置 |
US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9245889B2 (en) | 2011-12-19 | 2016-01-26 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US9362353B2 (en) | 2011-12-19 | 2016-06-07 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9478545B2 (en) | 2011-12-19 | 2016-10-25 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8994080B2 (en) | Stacked carbon-based FETs | |
JP3888658B2 (ja) | Soi構造を有する半導体素子及びその製造方法 | |
JP2991489B2 (ja) | 半導体装置 | |
JPH0266969A (ja) | 半導体集積回路装置 | |
JPS63102264A (ja) | 薄膜半導体装置 | |
JP2570100B2 (ja) | 半導体記憶装置 | |
US20050205938A1 (en) | Semiconductor device and method of manufacture the same | |
KR960043167A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
JPH10107280A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2001118858A (ja) | 半導体装置 | |
JPH02271567A (ja) | 半導体装置 | |
JPH09312331A (ja) | 半導体装置及びその製造方法 | |
JPS6129148B2 (ja) | ||
JP2001007219A (ja) | 半導体装置及びその製造方法 | |
JPH04107832A (ja) | 半導体装置の製造方法 | |
KR100451761B1 (ko) | 에스램셀의제조방법 | |
KR100239421B1 (ko) | 반도체 소자의 제조 방법 | |
JPS61214557A (ja) | 半導体集積回路装置の製造方法 | |
JPH07193086A (ja) | 接合形電界効果半導体装置及びその製造方法 | |
JPS6386467A (ja) | 半導体装置 | |
JPS632365A (ja) | 半導体集積回路の製造方法 | |
JP2003031697A (ja) | スタティック型ランダムアクセスメモリ装置及びその製造方法 | |
JP2940954B2 (ja) | 半導体装置の製造方法 | |
JPH056965A (ja) | 半導体集積回路及びその製造方法 | |
JPH02272772A (ja) | 半導体装置 |