JPH0266969A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0266969A JPH0266969A JP63219301A JP21930188A JPH0266969A JP H0266969 A JPH0266969 A JP H0266969A JP 63219301 A JP63219301 A JP 63219301A JP 21930188 A JP21930188 A JP 21930188A JP H0266969 A JPH0266969 A JP H0266969A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 16
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に相補型ＭＯ８
電界効果トランジスタを含む半導体集積回路装置に関す
る。
電界効果トランジスタを含む半導体集積回路装置に関す
る。
従来報告されている相補型ＭＯ８電界効果トランジスタ
（以下ＣＭＯ８−ＦＥＴという）の構造は、例えばＰ型
シリコン基板の一領域上にＮチャネル（１）Ｎ型シリコ
ン基板を、またそのＮ型ウェル領域上にＰチャネル（１
）Ｎ型シリコン基板をそれぞれ形成したもので、言わば
一つの基板表面上に横配列されたものである。
（以下ＣＭＯ８−ＦＥＴという）の構造は、例えばＰ型
シリコン基板の一領域上にＮチャネル（１）Ｎ型シリコ
ン基板を、またそのＮ型ウェル領域上にＰチャネル（１
）Ｎ型シリコン基板をそれぞれ形成したもので、言わば
一つの基板表面上に横配列されたものである。
上述した従来のＣＭＯ８・ＦＥＴは、２つの異なるＭＯ
Ｓトランジスタを横配列し、しかも２つのトランジスタ
の間を厚い酸化膜で離間する必要があるので、集積度を
上げることができない。まリコン基板と、前記Ｎ型シリ
コン基板上に形成される厚膜シリコン酸化膜と、前記厚
膜シリコン酸化膜上の開口部内に、多結晶シリコン・ゲ
ート電極の側壁にそれぞれゲート酸化膜を設け、且つソ
ー（ＬＯＧＯ８）法特有のバーズ・ビークにより微細化
が防げられる。更に、多結晶シリコン層をバターニング
してゲート電極を形成する際のフォトリングラフィ工程
およびドライエツチング工程により寸法が大きくバラツ
クので、今後の微細化に対し大きな問題として提起され
、他方、特性上に及はす問題としては、ドレイン−ウェ
ル間容量の低減が難しいので動作の高速化に制限が加え
られる。
Ｓトランジスタを横配列し、しかも２つのトランジスタ
の間を厚い酸化膜で離間する必要があるので、集積度を
上げることができない。まリコン基板と、前記Ｎ型シリ
コン基板上に形成される厚膜シリコン酸化膜と、前記厚
膜シリコン酸化膜上の開口部内に、多結晶シリコン・ゲ
ート電極の側壁にそれぞれゲート酸化膜を設け、且つソ
ー（ＬＯＧＯ８）法特有のバーズ・ビークにより微細化
が防げられる。更に、多結晶シリコン層をバターニング
してゲート電極を形成する際のフォトリングラフィ工程
およびドライエツチング工程により寸法が大きくバラツ
クので、今後の微細化に対し大きな問題として提起され
、他方、特性上に及はす問題としては、ドレイン−ウェ
ル間容量の低減が難しいので動作の高速化に制限が加え
られる。
本発明の目的は、上記の情況に鑑み、微細化および高速
化ｌこ適する相補型ＭＯ８電界効果トランジスタ構造を
備えた半導体集積回路装置を提供することである。
化ｌこ適する相補型ＭＯ８電界効果トランジスタ構造を
備えた半導体集積回路装置を提供することである。
本発明によれば、半導体集積回路装置は、Ｎ型シ配置さ
れる縦型構造のＮチャネル（１）Ｎ型シリコン基板およ
びＰチャネル（１）Ｎ型シリコン基板と、前記Ｎ型シリ
コン基板上に形成される前記Ｐチャネル（１）Ｎ型シリ
コン基板のためのＰ＋引出拡散領域とを含んで構成され
る。また、特に、前記ＮチャネルＭＯＳトランジスタお
よびＰチャネルＭＯ８−トランジスタが厚膜シリコン酸
化膜の一つの開口部内に一つの多結晶シリコン・ゲート
電極を共有して対構造に形成されることを含む。
れる縦型構造のＮチャネル（１）Ｎ型シリコン基板およ
びＰチャネル（１）Ｎ型シリコン基板と、前記Ｎ型シリ
コン基板上に形成される前記Ｐチャネル（１）Ｎ型シリ
コン基板のためのＰ＋引出拡散領域とを含んで構成され
る。また、特に、前記ＮチャネルＭＯＳトランジスタお
よびＰチャネルＭＯ８−トランジスタが厚膜シリコン酸
化膜の一つの開口部内に一つの多結晶シリコン・ゲート
電極を共有して対構造に形成されることを含む。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す半導体集積回路装置の
断面図である。本実施例によれば、本発明の半導体集積
回路装置は、Ｎ型シリコン基板上と、Ｎ型シリコン基板
１上に堆積された厚いＣＶＤシリコン酸化膜２と、この
厚いＣＶＤシリコン酸化膜２上詣口部内に、多結晶シリ
コン・ゲート電極３ ａ ＋ ３ ｂの側壁にそれぞれ
ゲート酸化膜４ａ。
断面図である。本実施例によれば、本発明の半導体集積
回路装置は、Ｎ型シリコン基板上と、Ｎ型シリコン基板
１上に堆積された厚いＣＶＤシリコン酸化膜２と、この
厚いＣＶＤシリコン酸化膜２上詣口部内に、多結晶シリ
コン・ゲート電極３ ａ ＋ ３ ｂの側壁にそれぞれ
ゲート酸化膜４ａ。
４ｂを設けて互いに離間して独立に形成されるＶ型エピ
タキシャル層５、Ｐ型エピタキシャル層６、Ｎ＋型エピ
タキシャル層７の積層体から成る縦型構造のＮチャネル
（１）Ｎ型シリコン基板およびＰ＋型エピタキシャル層
８、Ｎ型エピタキシャル層９、Ｐ＋型エピタキシャル層
ｌＯの積層体から成る縦型構造のＰチャネル（１）Ｎ型
シリコン基板と、Ｎｆｆ１シリコン基板１の表面にＰ
型エピタキシャル層８と接触するよう奢こ形成されるＰ
チャネルＭＯＳトランジスタのＰ 型引出拡散領域１１
とを含む。
タキシャル層５、Ｐ型エピタキシャル層６、Ｎ＋型エピ
タキシャル層７の積層体から成る縦型構造のＮチャネル
（１）Ｎ型シリコン基板およびＰ＋型エピタキシャル層
８、Ｎ型エピタキシャル層９、Ｐ＋型エピタキシャル層
ｌＯの積層体から成る縦型構造のＰチャネル（１）Ｎ型
シリコン基板と、Ｎｆｆ１シリコン基板１の表面にＰ
型エピタキシャル層８と接触するよう奢こ形成されるＰ
チャネルＭＯＳトランジスタのＰ 型引出拡散領域１１
とを含む。
ここで、１２は絶縁保護膜である。
すなわち、本発明によれば、ＮチャネルＭＯＳトランジ
スタおよびＰチャネルＭＯＳトランジスタのソース、チ
ャネル、ドレインの各領域は何れもエピタキシャル層を
基板上に積みあげ走積層体から成る。従って、ＭＯＳト
ランジスタは何れも基板に対して縦型構造に形成される
ので、従来の横型構造のものに比べ基板占有面積が著し
く減少し、また素子の大きさは厚いＣＶＤシリコン酸化
膜上に形成する開口部の大きさによって定まり、寸法バ
ラツキを比較的小さく抑えることができ微細化すること
ができるので、集積度を格段に向上させることが可能で
ある。また、従来の如き大きなドレイン−ウェル閣容量
をもたないので、任意の結線を行えば、高速動作のＣＭ
ＯＳ回路を構成することができる。
スタおよびＰチャネルＭＯＳトランジスタのソース、チ
ャネル、ドレインの各領域は何れもエピタキシャル層を
基板上に積みあげ走積層体から成る。従って、ＭＯＳト
ランジスタは何れも基板に対して縦型構造に形成される
ので、従来の横型構造のものに比べ基板占有面積が著し
く減少し、また素子の大きさは厚いＣＶＤシリコン酸化
膜上に形成する開口部の大きさによって定まり、寸法バ
ラツキを比較的小さく抑えることができ微細化すること
ができるので、集積度を格段に向上させることが可能で
ある。また、従来の如き大きなドレイン−ウェル閣容量
をもたないので、任意の結線を行えば、高速動作のＣＭ
ＯＳ回路を構成することができる。
第２図は木兄りＪの他の実施例を示す半導体集積回路装
置の断面図である。
置の断面図である。
本実施例はインバータの構成に最も適する構造を示すも
ので、Ｎ型シリコン基板１と、Ｎ型シリコン基板１上に
堆積された厚いＣＶＤシリコン酸化＆２と、とのＣＶＤ
シリコン酸化膜２上の一つの開口部内に一つの多結晶シ
リコン・ゲート電極３を共有し且つその側壁にゲート酸
化膜それぞれ設けて対構造に形成されるＮ＋型エピタキ
シｆル層５、Ｐ型エピタキシャル層６、Ｎ＋型エビタキ
シャル層７の積層体から成る縦型構造のＮチャネルＭＯ
３）ランジスタおよびＰ 型エピタキシャル層８、Ｎ型
エピタキシャル層９、Ｐ＋型エピタキシャル層１０．の
積層体から成る縦型構造のＰチャネル（１）Ｎ型シリコ
ン基板と、Ｎ型シリコン基板１０表面にＰ 型エピタキ
シャル層８と接触するように形成されるＰチャネル（１
）Ｎ型シリコン基板のＰ＋型引出拡散領域１１とを含ん
で構成される。
ので、Ｎ型シリコン基板１と、Ｎ型シリコン基板１上に
堆積された厚いＣＶＤシリコン酸化＆２と、とのＣＶＤ
シリコン酸化膜２上の一つの開口部内に一つの多結晶シ
リコン・ゲート電極３を共有し且つその側壁にゲート酸
化膜それぞれ設けて対構造に形成されるＮ＋型エピタキ
シｆル層５、Ｐ型エピタキシャル層６、Ｎ＋型エビタキ
シャル層７の積層体から成る縦型構造のＮチャネルＭＯ
３）ランジスタおよびＰ 型エピタキシャル層８、Ｎ型
エピタキシャル層９、Ｐ＋型エピタキシャル層１０．の
積層体から成る縦型構造のＰチャネル（１）Ｎ型シリコ
ン基板と、Ｎ型シリコン基板１０表面にＰ 型エピタキ
シャル層８と接触するように形成されるＰチャネル（１
）Ｎ型シリコン基板のＰ＋型引出拡散領域１１とを含ん
で構成される。
本実施例は、本発明の最も好ましい構造を示すもので、
Ｎ型シリコン基板１に最高電位ＶＤＤを、偉。
Ｎ型シリコン基板１に最高電位ＶＤＤを、偉。
また、Ｐ＋型引出拡散領域１１に遊底電位Ｖｓｓを与え
れば、共壱の多結晶シリコン・ゲート電極３を信号入力
端子とし、また、Ｎ＋型エピタキシャル層７とＰ＋型エ
ピタキシャル層１０の共通接続端子を信号出力端子とす
る微細化構造のインバータ回路を容易ζこ構成し得る。
れば、共壱の多結晶シリコン・ゲート電極３を信号入力
端子とし、また、Ｎ＋型エピタキシャル層７とＰ＋型エ
ピタキシャル層１０の共通接続端子を信号出力端子とす
る微細化構造のインバータ回路を容易ζこ構成し得る。
つぎに本実施例構造の作り方について説明する。
第３図（−〜（→は本発明半導体集積回路装置の製法の
一つを示す工程順序図で、上記実施例の構造の作り方を
説明したものである。
一つを示す工程順序図で、上記実施例の構造の作り方を
説明したものである。
まず、第３図（ａ）に示すように、Ｎ型シリコン基板１
にＰ＋引出拡散領域１１を形成した後、ＣＶＤシリコン
酸化ｌ！［２およびＣＶＤシリコン窒化膜１３をそれぞ
れ膜厚１．０μｍおよび１５００Ａに順次成長させる。
にＰ＋引出拡散領域１１を形成した後、ＣＶＤシリコン
酸化ｌ！［２およびＣＶＤシリコン窒化膜１３をそれぞ
れ膜厚１．０μｍおよび１５００Ａに順次成長させる。
つぎに第３図（ｂ）に示すように、基板表面からエツチ
ングを行い、２〜３０００Ａのシリコン酸化膜厚を残し
て素子形成領域となる凹地を端部がＰ 型引出拡散領域
１１にかかるように形成し、その凹地内の中央に、多結
晶シリコン・ゲート電極３をゲート長に合わせて（例え
ば、４０００〜１０．００ＯＡ）形成し、更にそのゲー
ト上ｌこシリコン酸化膜１４およびシリコン窒化膜１５
を順次形成する。ついで第３図（Ｃ）に示すように、多
結晶シリコン・ゲート電極３の表面を酸化しその表面に
一対のゲート酸化膜４ａ、４ｂを形成する。ここで、多
結晶シリコン拳ゲート電極３で２分された凹地内の底部
に残る一方の酸化膜を除去し、Ｎ型シリコン基板１を露
出させる。つぎに、第３図（Φに示すように、露出した
シリコン基板１３０００Ｘの膜厚ｆこ成長させ、ついで
Ｎ型エピタキシャル層６を多結晶シリコン・ゲート電極
３の膜長させて配線材料のコンタクトをとり易いように
してもよい。全く同様に、凹地の底部に残る他方の酸化
膜を除去してＰ”ｆｆｉ引出拡散領域１１を露出させ選
択的にＰ＋型エピタキシャル層８、Ｎ蚤エピタキシャル
層９およびＰ 型エピタキシャル層１０を順次形成すれ
ば、第３図（ｅ）に示す如き本発明の半導体集積回路装
置を得ることができる。
ングを行い、２〜３０００Ａのシリコン酸化膜厚を残し
て素子形成領域となる凹地を端部がＰ 型引出拡散領域
１１にかかるように形成し、その凹地内の中央に、多結
晶シリコン・ゲート電極３をゲート長に合わせて（例え
ば、４０００〜１０．００ＯＡ）形成し、更にそのゲー
ト上ｌこシリコン酸化膜１４およびシリコン窒化膜１５
を順次形成する。ついで第３図（Ｃ）に示すように、多
結晶シリコン・ゲート電極３の表面を酸化しその表面に
一対のゲート酸化膜４ａ、４ｂを形成する。ここで、多
結晶シリコン拳ゲート電極３で２分された凹地内の底部
に残る一方の酸化膜を除去し、Ｎ型シリコン基板１を露
出させる。つぎに、第３図（Φに示すように、露出した
シリコン基板１３０００Ｘの膜厚ｆこ成長させ、ついで
Ｎ型エピタキシャル層６を多結晶シリコン・ゲート電極
３の膜長させて配線材料のコンタクトをとり易いように
してもよい。全く同様に、凹地の底部に残る他方の酸化
膜を除去してＰ”ｆｆｉ引出拡散領域１１を露出させ選
択的にＰ＋型エピタキシャル層８、Ｎ蚤エピタキシャル
層９およびＰ 型エピタキシャル層１０を順次形成すれ
ば、第３図（ｅ）に示す如き本発明の半導体集積回路装
置を得ることができる。
以上詳細に説明したように、本発明によれば、に近接し
て形成することが出来るので高集積化が可能である。
て形成することが出来るので高集積化が可能である。
この際、ロコス（ＬＯＣＯ８）法による厚い素子分離用
絶縁膜が不要でバーズ・ピークの影蕃を受けないため容
易に微細化される。
絶縁膜が不要でバーズ・ピークの影蕃を受けないため容
易に微細化される。
また、ゲート長は、多結晶シリコン層のパターニング精
度で決まるのではなく、エピタキシャル成長の膜の厚さ
で決定出来るので精度は非常に良好であり、また、バラ
ツキも少ない。加えて同一マスクで、ゲート長だけを自
由に変え得るという利点を有する。
度で決まるのではなく、エピタキシャル成長の膜の厚さ
で決定出来るので精度は非常に良好であり、また、バラ
ツキも少ない。加えて同一マスクで、ゲート長だけを自
由に変え得るという利点を有する。
更に、寄生容量が小さいため、従来ｌこない高速動作を
期待し得る。
期待し得る。
第１図は本発明の一実施例を示す半導体集積回路装置の
断面図、第２図は本発明の他の実施例を示す半導体集積
回路装置の断面図、第３図（噌〜（→は本発明半導体集
積回路装置の製法の一つを示す工程順序図である。 １・・・・−・Ｎｕシリコン基板、２・−・・・・ＣＶ
Ｄシリコン酸化膜、３ ＋ ３ ａ ＊ ３ ｂ・・・
・・・多結晶シリコン・ゲート電極、 ４ａ ４ｂ・・・・・・ゲート酸化膜、 層、 １・・・・・・Ｐ 型引出拡散領域、 １２・・・・・・絶縁 保護膜。
断面図、第２図は本発明の他の実施例を示す半導体集積
回路装置の断面図、第３図（噌〜（→は本発明半導体集
積回路装置の製法の一つを示す工程順序図である。 １・・・・−・Ｎｕシリコン基板、２・−・・・・ＣＶ
Ｄシリコン酸化膜、３ ＋ ３ ａ ＊ ３ ｂ・・・
・・・多結晶シリコン・ゲート電極、 ４ａ ４ｂ・・・・・・ゲート酸化膜、 層、 １・・・・・・Ｐ 型引出拡散領域、 １２・・・・・・絶縁 保護膜。
Claims (2)
- （１）Ｎ型シリコン基板と、前記Ｎ型シリコン基板上に
形成される厚膜シリコン酸化膜と、前記厚膜シリコン酸
化膜上の開口部内に多結晶シリコン・ゲート電極の側壁
にそれぞれゲート酸化膜を設け、且つソース領域、チャ
ネル領域、ドレイン領域をそれぞれエピタキシャル層の
積層体で形成して互いに独立配置される縦型構造のＮチ
ャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトラ
ンジスタと、前記Ｎ型シリコン基板上に形成される前記
ＰチャネルＭＯＳトランジスタのためのＰ＾＋引出拡散
領域とを含むことを特徴とする半導体集積回路装置。 - （２）前記ＮチャネルＭＯＳトランジスタおよびＰチャ
ネルＭＯＳトランジスタが厚膜シリコン酸化膜の一つの
開口部内に一つの多結晶シリコン・ゲート電極を共有し
て対構造に形成されることを特徴とする請求項（１）記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219301A JPH0266969A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219301A JPH0266969A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266969A true JPH0266969A (ja) | 1990-03-07 |
Family
ID=16733350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219301A Pending JPH0266969A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0266969A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0656647A1 (de) * | 1993-12-01 | 1995-06-07 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor |
| EP0700093A1 (en) | 1994-08-25 | 1996-03-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2011061181A (ja) * | 2009-08-11 | 2011-03-24 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
| JP2011077437A (ja) * | 2009-10-01 | 2011-04-14 | Unisantis Electronics Japan Ltd | 半導体装置 |
| JP2011086900A (ja) * | 2009-09-16 | 2011-04-28 | Unisantis Electronics Japan Ltd | 半導体装置 |
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| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
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-
1988
- 1988-08-31 JP JP63219301A patent/JPH0266969A/ja active Pending
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