JPS6384162A - Manufacture of semiconductor device - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に微細ゲート
長番有する高密度のＭｉｓ（金属絶縁物半導体）型トラ
ンジスタの製造方法に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Field of Application) The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a high-density Mis (metal-insulator-semiconductor) transistor having a fine gate length. Regarding the method.
（従来の技術）
従来、リソグラフィ限界を越える微細ゲート長を有する
ＭＩＳ型トランジスタを製造する場合、第５図に示され
るように、不純物がドープされたポリシリコン層４．５
を拡散源としてそれぞれソース・ドレイン領域としての
不純物領域２１゜２２を形成すると共に、これらのポリ
シリコン層４，５間のスペースを側壁残しの技術を用い
て縮め、その縮められた微細なスペースにゲート電極２
３を形成することによって、微細ゲート長を実現するこ
とが提案されている。(Prior Art) Conventionally, when manufacturing a MIS type transistor having a fine gate length exceeding the lithography limit, as shown in FIG. 5, a polysilicon layer 4.5 doped with impurities is
Impurity regions 21 and 22 are formed as source and drain regions, respectively, using the polysilicon layers 4 and 5 as a diffusion source, and the space between these polysilicon layers 4 and 5 is reduced using a technique that leaves sidewalls, and the reduced fine space is filled with Gate electrode 2
It has been proposed to realize a fine gate length by forming the gate electrode 3.
しかしながら上記従来の製造方法においては、１５密度
化をはかるために不純物がドープされたポリシリコン層
を拡散源として形成されるソース・ドレイン領域の接合
深さは０．１μｍ程度と極めて浅くする必要があり、こ
のため拡散層のシート抵抗が大きなものとなり、従って
ソース・ドレイン領域２１．２２の寄生抵抗が大きくな
るという問題があった。そしてこの問題を防止するため
に、ソース・ドレイン領域２１．２２の接合深さを深く
すると、ソース・ドレイン領域２１．２２間のパンチス
ルー耐圧が劣化するという問題があった。However, in the conventional manufacturing method described above, in order to increase the density, the junction depth of the source/drain regions formed using the impurity-doped polysilicon layer as a diffusion source needs to be extremely shallow, about 0.1 μm. Therefore, there is a problem that the sheet resistance of the diffusion layer becomes large, and therefore the parasitic resistance of the source/drain regions 21 and 22 becomes large. In order to prevent this problem, if the junction depth of the source/drain regions 21.22 is increased, there is a problem in that the punch-through breakdown voltage between the source/drain regions 21.22 is deteriorated.
（発明が解決しようとする問題点）
−１−紀従来の製造方法は、微細ゲート長を実現するに
際して、ソース・ドレイン領域の寄生抵抗が大きくなる
という問題を有していた。(Problems to be Solved by the Invention) -1st Period The conventional manufacturing method had a problem in that the parasitic resistance of the source/drain regions increased when realizing a fine gate length.
本発明の目的は、ソース・ドレイン領域の寄生抵抗が小
さく、かつ短チャンネル効果か抑制された微細ゲート長
を有する半導体装置の製造方法を提供することにある。An object of the present invention is to provide a method for manufacturing a semiconductor device having a small parasitic resistance in source/drain regions and a fine gate length in which short channel effects are suppressed.
（問題点を解決するための手段）
本発明による半導体装置の製造方法は、半導体基板ｌ；
に薄い酸化膜を介して高濃度の不純物がドープされたポ
リシリコン層を形成し、このポリシリコン層のチャンネ
ル領域を含む所定の部分を選択的にエツチング除去し、
残ったポリシリコン層を拡散源とした拡散により半導体
基板表面にソース・ドレイン領域を形成し、ポリシリコ
ン層側壁に酸化膜を形成することによりこの酸化膜には
さまれたチャンネル領域の長さを縮め、この微細なチャ
ンネル領域上にゲート酸化膜を介してゲート電極を形成
し、このゲート電極またはゲート電極上に設けられたマ
スク材をマスクとして不純物イオン注入、を行ない、ポ
リシリコン層とソース・ドレイン領域との間の薄い酸化
膜の絶縁を破壊すると共にソース・ドレイン領域内によ
り高濃度の不純物領域を形成することを特徴とする。(Means for Solving the Problems) A method for manufacturing a semiconductor device according to the present invention includes a semiconductor substrate l;
A polysilicon layer doped with a high concentration of impurities is formed through a thin oxide film, and a predetermined portion of this polysilicon layer, including the channel region, is selectively etched away.
Source/drain regions are formed on the surface of the semiconductor substrate by diffusion using the remaining polysilicon layer as a diffusion source, and an oxide film is formed on the side walls of the polysilicon layer to reduce the length of the channel region sandwiched between the oxide films. A gate electrode is formed on this fine channel region via a gate oxide film, and impurity ions are implanted using this gate electrode or a mask material provided on the gate electrode as a mask, and the polysilicon layer and source It is characterized by destroying the insulation of the thin oxide film between the drain region and forming a higher concentration impurity region within the source/drain region.
（作 用）
本発明による半導体装置の製造方法は、ポリシリコン層
からの拡散によって比較的不純物濃度の低いソース・ド
レイン領域を形成することにより短チャンネル効果を抑
制し、またこのポリシリコン層側壁に酸化膜を形成する
ことにより、微細なゲート長を実現し、さらにソース・
ドレイン領域内に高濃度の不純物領域を形成することに
よりソース・ドレイン領域の低抵抗化をはかるようにし
たものである。(Function) The method for manufacturing a semiconductor device according to the present invention suppresses the short channel effect by forming source/drain regions with relatively low impurity concentration by diffusion from the polysilicon layer, and By forming an oxide film, we can realize a fine gate length and further improve the source and
By forming a highly concentrated impurity region in the drain region, the resistance of the source/drain region is reduced.
（実施例）
本発明の一実施例による半導体装置の製造方法を第１図
を用いて説明する。例えばＰ型シリコン基板からなる半
導体基板１上にフィールド酸化膜２を形成し、素子領域
を分離する。この素子領域の半導体基板１上に薄い酸化
膜３を形成する。次いでＮ型不純物が高濃度にドープさ
れたポリシリコン層を全面に堆積した後、通常のフォト
・工・ソチング・プロセスを用い、異方性エツチングに
よりこのポリシリコン層のチャンネル領域を含む所定の
部分を選択的にエツチング除去する。こうしてＮ型不純
物の拡散源としてのポリシリコン層４゜５を形成する（
第１図（ａ））。(Example) A method for manufacturing a semiconductor device according to an example of the present invention will be described with reference to FIG. A field oxide film 2 is formed on a semiconductor substrate 1 made of, for example, a P-type silicon substrate to isolate element regions. A thin oxide film 3 is formed on the semiconductor substrate 1 in this element region. Next, after depositing a polysilicon layer heavily doped with N-type impurities over the entire surface, predetermined portions of this polysilicon layer, including the channel region, are etched by anisotropic etching using a conventional photo-etching-sawting process. selectively etched away. In this way, a polysilicon layer 4.5 is formed as a diffusion source for N-type impurities (
Figure 1(a)).
次いで低温熱酸化等により、ポリシリコン層４゜５表面
を覆う酸化膜６を形成する。この酸化膜６は、熱拡散処
理の際にポリシリコン層４．５中の不純物が雰囲気へ外
方拡散することを防止するためのものである。次いで熱
拡散処理により、ポリシリコン層４，５から酸化膜３を
通って半導体基板１表面にＮ型不純物を拡散し、ソース
・ドレイン領域としてのＮ型不純物領域７，８を形成す
る（第１図（ｂ））。Next, an oxide film 6 covering the surface of the polysilicon layer 4.5 is formed by low-temperature thermal oxidation or the like. This oxide film 6 is for preventing impurities in the polysilicon layer 4.5 from diffusing outward into the atmosphere during thermal diffusion processing. Next, by thermal diffusion treatment, N-type impurities are diffused from the polysilicon layers 4 and 5 through the oxide film 3 to the surface of the semiconductor substrate 1 to form N-type impurity regions 7 and 8 as source/drain regions (first Figure (b)).
このとき酸化膜３によって拡散がおさえられるため、形
成されたＮ型不純物領域７．８は接合深さが浅く、比較
的低濃度となる。例えば接合の深さは０．１〜０．２ｐ
ｍ、表面濃度は１０１８ｃ＋Ｉ＋−３程度となるのが大
抵の場合適当である。また正味のチャンネル長はこれら
のＮ型不純物領域７，８によってきまるため、短チャン
ネル効果は抑制される。なおＮ型不純物がポリシリコン
層４．５から半導体基板１表面に拡散する際に通過する
酸化膜３の膜厚は、この拡散条件すなわちポリシリコン
層４，５にドープされた不純物の種類や拡散温度等によ
って制御されると共に、当然のことながら後の工程で実
現されるゲート長によって調整されている。At this time, since diffusion is suppressed by the oxide film 3, the formed N-type impurity region 7.8 has a shallow junction depth and a relatively low concentration. For example, the depth of the junction is 0.1 to 0.2p
m, and a surface concentration of about 1018c+I+-3 is suitable in most cases. Further, since the net channel length is determined by these N-type impurity regions 7 and 8, the short channel effect is suppressed. The thickness of the oxide film 3 through which the N-type impurity diffuses from the polysilicon layer 4.5 to the surface of the semiconductor substrate 1 depends on the diffusion conditions, that is, the type and diffusion of the impurity doped into the polysilicon layers 4 and 5. It is controlled by temperature, etc., and is naturally adjusted by the gate length realized in a later process.
次いでＣＶＤ法（気相成長法）等により酸化膜を全面に
堆積した後、方向性のあるエツチングによるエッチバッ
クを行ない、ポリシリコン層４゜５側壁に酸化膜９．１
０を残置させる。この残置された酸化膜９．１０間の狭
いスペースがチャンネル領域となる。このような側壁残
しの技術により、通常の光露光方式を用いて０．５μｍ
程度の微細なゲート長を実現することができる（第１図
（Ｃ））。Next, an oxide film is deposited on the entire surface by CVD (vapor phase growth), etc., and then etched back by directional etching to form an oxide film 9.1 cm on the sidewalls of the polysilicon layer 4.
Leave 0. The narrow space between the remaining oxide films 9 and 10 becomes a channel region. With this technique of leaving the sidewalls intact, a thickness of 0.5 μm can be achieved using a normal light exposure method.
It is possible to realize a gate length as small as possible (FIG. 1(C)).
次いでポリシリコン層４．５をマスクとしてチャンネル
領域の半導体基板１表面にＰ型不純物のイオン注入を行
ない、ＶＴＨ（スレッショルド電圧）の制御とショート
・チャンネル効果の抑止を行なう。そして熱酸化により
、チャンネル領域の半導体基板１上にゲート酸化膜１１
を形成する。さらに全面にゲート電極材料およびイオン
注入に対するマスク材を順次堆積した後、通常のフォト
・エツチング・プロセスを用いてパターニングを行ない
、ゲート電極１２およびこのゲート電極１２上のマスク
材１３を形成する。このときゲート電極１２およびマス
ク材１３は、チャンネル領域と共にポリシリコン層４，
５の一部を覆っている（第１図（ｄ））。Next, using the polysilicon layer 4.5 as a mask, P-type impurity ions are implanted into the surface of the semiconductor substrate 1 in the channel region to control VTH (threshold voltage) and suppress the short channel effect. Then, by thermal oxidation, a gate oxide film 11 is formed on the semiconductor substrate 1 in the channel region.
form. Further, after sequentially depositing a gate electrode material and a mask material for ion implantation over the entire surface, patterning is performed using a normal photo-etching process to form a gate electrode 12 and a mask material 13 on the gate electrode 12. At this time, the gate electrode 12 and the mask material 13 are covered with the polysilicon layer 4 and the channel region.
5 (Fig. 1(d)).
次いでマスク材１３をマスクとしてＮ型不純物のイオン
注入を行なう。このとき注入される不純物イオンがポリ
シリコン層４，５とＮ型不純物領域７．８との間にある
酸化膜３のほぼ中央でピークの濃度になるように加速電
圧を制御する。これはイオン注入によるダメージによっ
て酸化膜３の絶縁を破壊するためである。これによりポ
リシリコン層４．５とＮ型不純物領域７．８とは導通状
態となる。その後、熱処理によりこの不純物イオンの活
性化および拡散を行なう。こうして半導体基板１表面に
形成されたＮ 型不純物領域１４゜１５はソース・ドレ
イン領域としてのＮ型不純物領域７，８内に存在するよ
うになっている（第１図（ｅ））。Next, using the mask material 13 as a mask, N-type impurity ions are implanted. The accelerating voltage is controlled so that the impurity ions implanted at this time reach a peak concentration approximately at the center of the oxide film 3 between the polysilicon layers 4, 5 and the N-type impurity region 7.8. This is because the insulation of the oxide film 3 is destroyed due to damage caused by ion implantation. As a result, polysilicon layer 4.5 and N-type impurity region 7.8 become electrically conductive. Thereafter, the impurity ions are activated and diffused by heat treatment. The N type impurity regions 14 and 15 thus formed on the surface of the semiconductor substrate 1 exist within the N type impurity regions 7 and 8 as source/drain regions (FIG. 1(e)).
次いでマスク材１３を除去した後、全面にパッシベーシ
ョン膜１４を堆積し、所定の位置にコンタクトホールを
開孔し、ポリシリコン層４．５からそれぞれソース電極
１５およびドレイン電極１６を引き出す（第１図（ｆ）
）。こうしてＭＩＳ型トランジスタを製造する。Next, after removing the mask material 13, a passivation film 14 is deposited on the entire surface, contact holes are opened at predetermined positions, and a source electrode 15 and a drain electrode 16 are drawn out from the polysilicon layer 4.5, respectively (Fig. 1). (f)
). In this way, an MIS type transistor is manufactured.
このように本実施例によれば、ソース・ドレイン領域と
してのＮ型不純物領域７．８内により高濃度のＮ 型不
純物領域１４．１５が形成されているため、チャンネル
を流れる電流はＮ型不純物領域７，８のチャンネル領域
に隣接する部分を通って抵抗の小さいＮ 型不純物領域
１４．１５を流れるようになっている。従ってソース・
ドレイン領域の寄生抵抗が低減され、Ｉ ｎ −Ｖ ｏ
特性が改善される。第４図はＩ、−Ｖ、特性を示すグラ
フであるが、従来例と比較して特に低Ｖ、電圧領域にお
けるＩＤが大きく増加して改善されている。As described above, according to this embodiment, the N-type impurity region 14.15 with higher concentration is formed in the N-type impurity region 7.8 as the source/drain region, so that the current flowing through the channel is caused by the N-type impurity region 7.8. The water flows through N-type impurity regions 14 and 15 having low resistance through the portions of regions 7 and 8 adjacent to the channel region. Therefore, the source
The parasitic resistance of the drain region is reduced and I n −V o
Characteristics are improved. FIG. 4 is a graph showing the I, -V, characteristics, and compared to the conventional example, the ID in the low V and voltage region in particular increases greatly and is improved.
そしてこうしたＩ ｏ Ｖ ｏ特性の改善により、ゲ
ート長が０．５μｍ程度のＭＩＳ型トランジスタを通常
の光露光方式を用いて製造することができる。By improving the I o V o characteristics, an MIS transistor with a gate length of about 0.5 μm can be manufactured using a normal light exposure method.
なお上記実施例において、ゲート酸化膜１１を形成した
後、全面に堆積したゲート電極材料がイオン注入に対す
るマスク材としての性質を有している場合には、ことさ
らゲート電極材料の上にイオン注入に対するマスク材を
堆積する必要はない。In the above embodiment, if the gate electrode material deposited on the entire surface after forming the gate oxide film 11 has properties as a mask material for ion implantation, the gate electrode material may be specially deposited on the gate electrode material for ion implantation. There is no need to deposit masking material.
そしてパターニングしたゲート電極１２をマスクとして
Ｎ型不純物のイオン注入を行なえばよい。Then, using the patterned gate electrode 12 as a mask, N-type impurity ions may be implanted.
また上記実施例において微細なゲート長を実現するため
に、ＣＶＤ等によりポリシリコン層４゜５」―に酸化膜
を堆積した後エッチバックによりポリシリコン層４，５
側壁に酸化膜９，１０を残置させる側壁残しの技術を用
いたが、そのかわりに温度８００℃〜９００℃で熱焼酸
化を行ないポリシリコン層４，５表面に膜厚１０００人
〜２０００人の熱酸化膜を形成してもよい。この熱酸化
によるポリシリコン層４，５側壁部がふくらみ、そのふ
くらみの分チャンネル領域はせばめられ、微細なゲート
長を実現することができる。In addition, in the above embodiment, in order to realize a fine gate length, an oxide film is deposited on the polysilicon layer 4.5'' by CVD or the like, and then etched back to form an oxide film on the polysilicon layer 4,5''.
A sidewall leaving technique was used in which the oxide films 9 and 10 were left on the sidewalls, but instead, thermal baking oxidation was performed at a temperature of 800°C to 900°C to form a film thickness of 1000 to 2000% on the surface of the polysilicon layers 4 and 5. A thermal oxide film may also be formed. The sidewalls of the polysilicon layers 4 and 5 bulge due to this thermal oxidation, and the channel region is narrowed by the bulge, making it possible to realize a fine gate length.
なおこのときポリシリコン層４．５上に形成される酸化
膜は、チャンネル領域の半導体基板１上に形成される酸
化膜より３〜５倍程度厚い膜厚ををしているため、ゲー
ト酸化を行なう前にこのチャンネル領域の半導体基板１
にの酸化膜を除去しても、ポリシリコン層４．５１：の
酸化膜は残ったままの状態である。Note that the oxide film formed on the polysilicon layer 4.5 at this time is about 3 to 5 times thicker than the oxide film formed on the semiconductor substrate 1 in the channel region, so gate oxidation is difficult. Before doing this, the semiconductor substrate 1 in this channel region is
Even if the oxide film on the polysilicon layer 4.51 is removed, the oxide film on the polysilicon layer 4.51 remains.
さらにまた上記実施例において低温熱酸化等によりポリ
シリコン層４，５表面を覆う酸化膜６を形成する際に、
この酸化条件を調整して第２図に示されるように、ポリ
シリコン層４，５と半導体基板１との間に微小なバーズ
ビーク１７を形成してもよい。この微小なバーズビーク
１７によってポリシリコン層４，５から〒導体基板１表
面への不純物の拡散は、チャンネル領域に隣接した領域
で特に制限される。そしてゲート電極１２がソース・ド
レイン領域としてのＮ型不純物領域７，８から離れて形
成されることになるため、短チャンネル効果を抑制する
効果がある。Furthermore, in the above embodiment, when forming the oxide film 6 covering the surfaces of the polysilicon layers 4 and 5 by low-temperature thermal oxidation or the like,
By adjusting the oxidation conditions, minute bird's beaks 17 may be formed between polysilicon layers 4 and 5 and semiconductor substrate 1, as shown in FIG. This minute bird's beak 17 restricts the diffusion of impurities from the polysilicon layers 4 and 5 to the surface of the conductor substrate 1, especially in the region adjacent to the channel region. Since the gate electrode 12 is formed apart from the N-type impurity regions 7 and 8 serving as source/drain regions, there is an effect of suppressing the short channel effect.
次に本発明の他の実施例による半導体装置の製造方法を
第３図を用いて説明する。上記実施例の製造上程におい
て全面にゲート電極材料１８およびイオン注入に対する
マスク材を順次堆積した後、このマスク材をエッチバッ
クし、チャンネル領域−１−のくぼみ部分にのみマスク
材１９を残置させる（第３図（ａ））。Next, a method for manufacturing a semiconductor device according to another embodiment of the present invention will be described with reference to FIG. In the manufacturing process of the above embodiment, after the gate electrode material 18 and the mask material for ion implantation are sequentially deposited on the entire surface, this mask material is etched back to leave the mask material 19 only in the recessed part of the channel region -1-. Figure 3(a)).
次いでこのマスク材１９をマスクとしてゲート電極材料
１８を方向性のあるエツチングによりパターニングして
、ゲート電極２０を。このときゲート電極２０およびマ
スク材１９はチャンネル領域のみを覆っている（第２図
（ｂ））。Next, using this mask material 19 as a mask, the gate electrode material 18 is patterned by directional etching to form a gate electrode 20. At this time, the gate electrode 20 and the mask material 19 cover only the channel region (FIG. 2(b)).
このように本実施例によれば、チャンネル領域に対して
セルファラインにゲート電極２０およびマスク材１９が
形成されているため、このマスク材１９をマスクとして
イオン注入される不純物もチャンネル領域に対してセル
ファラインに注入される。これによってトランジスタ特
性のバラツキがおさえられるというメリットが生じる。As described above, according to this embodiment, since the gate electrode 20 and the mask material 19 are formed in the self-line with respect to the channel region, the impurities ion-implanted using the mask material 19 as a mask are also implanted into the channel region. Injected into Selfa Line. This has the advantage of suppressing variations in transistor characteristics.
以１−の通り本発明によれば、通常の光露光方式を用い
て短チャンネル効果が抑制された微細ゲート長を実現す
ると共に、ソース・ドレイン領域の寄生抵抗を小さくす
ることができ、素子の高密度化をはかることができる。As described in 1-1 above, according to the present invention, it is possible to realize a fine gate length with suppressed short channel effects using a normal light exposure method, and also to reduce the parasitic resistance of the source/drain region, thereby improving the device performance. High density can be achieved.
第１図は本発明の一実施例による半導体装置の製造方法
を示す工程図、第２図は本発明の他の実施例による半導
体装置の製造方法を説明するための断面図、第３図は本
発明のさらに他の実施例による半導体装置の製造方法を
示す工程図、第４図は本発明の一実施例による半導体装
置の製造方法を説明するためのグラフ、第５図は従来の
半導体装置の製造方法を説明するための断面図である。
１・・・半導体基板、２・・・フィールド酸化膜、３゜
６、 ９． １０・・・酸化膜、４．５・・・ポリシリ
コン層、７．８・・・Ｎ型不純物領域、１１・・・ゲー
ト酸化膜、１２．２０．２３・・・ゲート電極、１３．
１９・・・マスク材、１４・・・パッシベーション膜、
１５・・・ソース電極、１６・・・ドレイン電極、１７
・・・°バーズビーク、１８・・・ゲート電極材料、２
１．２２・・・不純物領域。
出願人代理人 佐 藤 −雄
ｖＯ
第５図FIG. 1 is a process diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to another embodiment of the invention, and FIG. A process diagram showing a method of manufacturing a semiconductor device according to still another embodiment of the present invention, FIG. 4 is a graph for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 5 is a diagram of a conventional semiconductor device. FIG. 2 is a cross-sectional view for explaining the manufacturing method. 1... Semiconductor substrate, 2... Field oxide film, 3°6, 9. 10... Oxide film, 4.5... Polysilicon layer, 7.8... N type impurity region, 11... Gate oxide film, 12.20.23... Gate electrode, 13.
19...Mask material, 14... Passivation film,
15... Source electrode, 16... Drain electrode, 17
...°bird's beak, 18...gate electrode material, 2
1.22... Impurity region. Applicant's agent: Sato-O vO Figure 5
Claims (1)
板と逆の導電型の不純物がドープされたポリシリコン層
を形成する第１の工程と、 このポリシリコン層のチャンネル領域を含む所定の部分
を選択的にエッチング除去し、残ったポリシリコン層か
ら不純物を熱拡散し、前記半導体基板表面に前記半導体
基板と逆の導電型の第１の不純物領域を形成する第２の
工程と、 前記ポリシリコン層側壁に第３の酸化膜を形成する第３
の工程と、 この第３の酸化膜にはさまれた前記チャンネル領域の前
記半導体基板上にゲート酸化膜を介してゲート電極を形
成する第４の工程と、 このゲート電極または前記ゲート電極上に設けられたマ
スク材をマスクとして不純物イオンをイオン注入し、前
記ポリシリコン層と前記第２の不純物領域とにはさまれ
た前記第１の酸化膜の絶縁を破壊するとともに、前記第
１の不純物領域内に、より高濃度の第２の不純物領域を
形成する第４の工程と を有することを特徴とする半導体装置の製造方法。[Claims] A first step of forming a polysilicon layer doped with an impurity of a conductivity type opposite to that of the semiconductor substrate via a thin first oxide film on a semiconductor substrate; selectively etching away a predetermined portion including a channel region, thermally diffusing impurities from the remaining polysilicon layer, and forming a first impurity region having a conductivity type opposite to that of the semiconductor substrate on the surface of the semiconductor substrate; 2, and a third step of forming a third oxide film on the sidewalls of the polysilicon layer.
a fourth step of forming a gate electrode on the semiconductor substrate in the channel region sandwiched by the third oxide film via a gate oxide film; Impurity ions are implanted using the provided mask material as a mask to destroy the insulation of the first oxide film sandwiched between the polysilicon layer and the second impurity region, and to implant the first impurity ions. a fourth step of forming a second impurity region with a higher concentration within the region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23085086A JPS6384162A (en) | 1986-09-29 | 1986-09-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23085086A JPS6384162A (en) | 1986-09-29 | 1986-09-29 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6384162A true JPS6384162A (en) | 1988-04-14 |
Family
ID=16914271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23085086A Pending JPS6384162A (en) | 1986-09-29 | 1986-09-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384162A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297027A (en) * | 1988-10-03 | 1990-04-09 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JPH02129928A (en) * | 1988-11-09 | 1990-05-18 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| JPH02312244A (en) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH033246A (en) * | 1989-05-30 | 1991-01-09 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1986
- 1986-09-29 JP JP23085086A patent/JPS6384162A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297027A (en) * | 1988-10-03 | 1990-04-09 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JPH02129928A (en) * | 1988-11-09 | 1990-05-18 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| JPH02312244A (en) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH033246A (en) * | 1989-05-30 | 1991-01-09 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
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