KR100268865B1 - Method for fabricating semiconductor device - Google Patents
Method for fabricating semiconductor device Download PDFInfo
- Publication number
- KR100268865B1 KR100268865B1 KR1019980038318A KR19980038318A KR100268865B1 KR 100268865 B1 KR100268865 B1 KR 100268865B1 KR 1019980038318 A KR1019980038318 A KR 1019980038318A KR 19980038318 A KR19980038318 A KR 19980038318A KR 100268865 B1 KR100268865 B1 KR 100268865B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- semiconductor substrate
- insulating film
- forming
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 238000000137 annealing Methods 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 229920005591 polysilicon Polymers 0.000 abstract description 11
- 150000004767 nitrides Chemical class 0.000 description 13
- 238000002955 isolation Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 6
- 239000000969 carrier Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 채널 프로파일 및 폴리 실리콘의 그레인 구조의 변경을 방지하여 핫 캐리어 특성을 개선하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 반도체 기판을 NO 분위기에서 어닐공정을 실시하여 게이트 전극을 포함한 반도체 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 게이트 전극의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 및 제 2 절연막 측벽을 마스크로 이용하여 상기 제 1 절연막을 선택적으로 제거하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method of manufacturing a semiconductor device to improve the hot carrier characteristics by preventing a change in the channel profile and the grain structure of polysilicon, the method comprising: forming a gate electrode through a gate insulating film on a semiconductor substrate; Annealing the substrate in a NO atmosphere to form a first insulating film on the entire surface of the semiconductor substrate including the gate electrode, forming sidewalls of the second insulating film on both sides of the gate electrode, and forming the gate electrode and the second electrode. And selectively removing the first insulating layer using an insulating film sidewall as a mask, and forming a source / drain impurity region in the surface of the semiconductor substrate on both sides of the gate electrode.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 핫 캐리어(Hot Carrier)를 방지하는데 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a process for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for preventing hot carriers.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도이다.Hereinafter, a process cross-sectional view showing a method of manufacturing a semiconductor device of the prior art with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device of the prior art.
도 1a에 도시한 바와 같이, 액티브영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 소정깊이를 갖는 트랜치(Trench)를 형성한 후, 상기 트랜치내에 절연막을 매립하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.As shown in FIG. 1A, after a trench having a predetermined depth is formed in a field region of the semiconductor substrate 11 defined as an active region and a field region, an insulating film is embedded in the trench to allow shallow trench isolation. A device isolation film 12 having a structure).
이어, 상기 소자 격리막(12)에 의해 격리된 반도체 기판(11)의 액티브영역에 문턱전압 조절용 이온을 주입한다.Subsequently, the threshold voltage control ions are implanted into the active region of the semiconductor substrate 11 isolated by the device isolation layer 12.
도 1b에 도시한 바와 같이, 상기 소자 격리막(12)이 형성된 반도체 기판(11)의 전면에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13)상에 폴리 실리콘층(14)을 형성한다.As shown in FIG. 1B, a gate oxide film 13 is formed on the entire surface of the semiconductor substrate 11 on which the device isolation film 12 is formed, and a polysilicon layer 14 is formed on the gate oxide film 13. .
도 1c에 도시한 바와 같이, 사진석판술 및 식각공정으로 상기 폴리 실리콘층(14)을 선택적으로 제거하여 게이트 전극(14a)을 형성한다.As shown in FIG. 1C, the polysilicon layer 14 is selectively removed by photolithography and etching to form a gate electrode 14a.
이때 상기 폴리 실리콘층(14a)이 식각된 부분의 게이트 산화막(13)은 소정두께로 잔류하게 되는데 이후 습식식각 공정으로 남아있는 게이트 산화막(13)을 제거한다.In this case, the gate oxide layer 13 in the portion where the polysilicon layer 14a is etched remains at a predetermined thickness, and then the gate oxide layer 13 remaining in the wet etching process is removed.
도 1d에 도시한 바와 같이, 상기 게이트 전극(14a)을 포함한 반도체 기판(11)의 전면에 질화 산화막(15)을 형성한다.As shown in FIG. 1D, the nitride oxide film 15 is formed on the entire surface of the semiconductor substrate 11 including the gate electrode 14a.
여기서 상기 질화 산화막(15)은 소자의 동작이 하이 드레인 필드(High Drain Field)에 의해 채널이나 드레인 부근에서 핫 캐리어가 발생하여 게이트 산화막이나 절연막 측벽 쪽으로 주입되어 인터페이스(Interface) 감소나 트랩 시트(Trap Site)를 발생시킴으로써 캐리어 이동도 감소나 소오스/드레인 저항이 증가하여 소자의 특성이 저하되는 방지하기 위하여 사용하는 것이다.In this case, the nitride oxide film 15 is operated by a high drain field and hot carriers are generated in the vicinity of a channel or a drain and injected into the gate oxide film or the sidewall of the insulating film, thereby reducing interface or trapping the trap sheet. This is used in order to prevent a decrease in carrier mobility or an increase in source / drain resistance to deteriorate device characteristics.
최근에는 절연막 측벽 쪽으로의 핫 캐리어 주입에 대한 개선하기 위하여 산화막을 질화 산화막으로 형성하는데, 주로 NH3가스로 질화한 후 H기를 제거하기 위해 고온(1000℃ 이상)에서 재산화(Reoxidation)하여 형성한다.Recently, in order to improve hot carrier injection toward the sidewall of the insulating film, an oxide film is formed of a nitride oxide film, which is mainly formed by nitriding with NH 3 gas and reoxidizing at high temperature (over 1000 ° C) to remove H group. .
한편, NH3외에 N2O 가스를 사용하는 경우는 NH3을 사용하는 경우보다 온도가 낮은 950℃이상에서 열처리하여 형성할 수도 있다.On the other hand, in the case of using the N 2 O gas in addition to NH 3 it may be formed by heating at more than 950 ℃ the temperature is lower than the case of using the NH 3.
이어, 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11)의 표면내에 LDD(Lightly Doped Drain)영역(16)을 형성한다.Subsequently, lightly doped drain (LDD) regions 16 are formed in the surface of the semiconductor substrate 11 on both sides of the gate electrode 14a by implanting low concentration impurity ions onto the entire surface.
도 1e에 도시한 바와 같이, 상기 질화 산화막(15)상에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(14a) 양측면에 절연막 측벽(17)을 형성한다.As shown in FIG. 1E, after forming an insulating film on the nitride oxide film 15, an etch back process is performed on the entire surface to form insulating film sidewalls 17 on both sides of the gate electrode 14a.
이어, 상기 게이트 전극(14a) 및 절연막 측벽(17)을 마스크로 이용하여 상기 질화 산화막(15)을 선택적으로 제거한다.Subsequently, the nitride oxide film 15 is selectively removed using the gate electrode 14a and the insulating film sidewall 17 as a mask.
그리고 상기 반도체 기판(11)의 전면에 소오스/드레인용 고농도 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 상기 LDD 영역(16)과 연결되는 소오스/드레인 불순물영역(18)을 형성한다.A source / drain impurity region connected to the LDD region 16 in the surface of the semiconductor substrate 11 on both sides of the gate electrode 14a by implanting high concentration impurity ions for source / drain into the entire surface of the semiconductor substrate 11. 18).
도 1f에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 금속층을 증착한 후, 어닐(Anneal)공정을 실시하여 게이트 전극(14a) 및 소오스/드레인 불순물영역(18)이 형성된 반도체 기판(11)의 표면에 금속 실리사이드막(19)을 형성한다.As illustrated in FIG. 1F, after depositing a metal layer on the entire surface of the semiconductor substrate 11, an annealing process is performed to form a semiconductor substrate on which the gate electrode 14a and the source / drain impurity region 18 are formed. A metal silicide film 19 is formed on the surface of 11).
한편, 상기 게이트 전극(14a) 및 반도체 기판(11)과 반응하지 않은 금속층은 선택적으로 제거한다.Meanwhile, the metal layer that does not react with the gate electrode 14a and the semiconductor substrate 11 is selectively removed.
여기서 상기 금속 실리사이드막(19)은 게이트 전극(14a)과 소오스/드레인 불순물영역(18)의 저항을 줄이기 위해 형성한다.The metal silicide layer 19 is formed to reduce resistance between the gate electrode 14a and the source / drain impurity region 18.
그러나 이와 같은 종래 기술의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, there is a problem in the method of manufacturing a semiconductor device of the prior art as follows.
즉, 질화 산화막을 형성하기 위해 1000℃ 이상의 고온에서 재산화(Reoxidation)를 할 경우 채널 프로파일에 영향을 주며 특히 게이트 전극이 파인 그레인(Fine Grain) 폴리 실리콘인 경우 그레인 구조의 변화를 주어 게이트 도핑을 소오스/드레인 이온주입시에 같이 실시하는 경우 게이트 도핑에 영향을 준다.In other words, reoxidation at a high temperature of 1000 ° C or higher to form a nitride oxide film affects the channel profile, and in particular, when the gate electrode is fine grain polysilicon, the gate structure is changed by changing the grain structure. When performed together with source / drain ion implantation, gate doping is affected.
한편, NH3외에 N2O 가스를 사용하는 경우는 NH3을 사용하는 경우보다 온도가 낮지만 충분한 질화를 포함시키기 위해서는 역시 950℃이상의 고온에서 열처리해야 하기 때문에 NH3과 같은 단점을 갖는다.On the other hand, in the case of using the N 2 O gas in addition to NH 3 has a disadvantage, such as NH 3, because heat treatment at a high temperature must also at least 950 ℃ in order to contain sufficient nitriding temperature but is lower than the case of using NH 3.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 채널 프로파일 및 폴리 실리콘의 그레인 구조의 변경을 방지하여 핫 캐리어 특성을 개선하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a semiconductor device to improve the hot carrier characteristics by preventing a change in the channel profile and the grain structure of polysilicon.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device of the prior art.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체 기판 22 : 소자 격리막21 semiconductor substrate 22 device isolation film
23 : 게이트 산화막 24 : 게이트 전극23 gate oxide film 24 gate electrode
25 : 질화 산화막 26 : LDD 영역25 nitride oxide film 26 LDD region
27 : 절연막 측벽 28 : 소오스/드레인 불순물영역27: insulating film sidewall 28: source / drain impurity region
29 : 금속 실리사이드막29: metal silicide film
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 반도체 기판을 NO 분위기에서 어닐공정을 실시하여 게이트 전극을 포함한 반도체 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 게이트 전극의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 및 제 2 절연막 측벽을 마스크로 이용하여 상기 제 1 절연막을 선택적으로 제거하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, including forming a gate electrode on a semiconductor substrate through a gate insulating film, and performing an annealing process on the semiconductor substrate in a NO atmosphere. Forming a first insulating film on the entire surface of the semiconductor substrate, forming sidewalls of the second insulating film on both sides of the gate electrode, and selectively using the first insulating film using the gate electrode and the second insulating film sidewalls as masks. And forming a source / drain impurity region in a surface of the semiconductor substrate on both sides of the gate electrode.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 액티브영역과 필드영역으로 정의된 반도체 기판(21)의 필드영역에 소정깊이를 갖는 트랜치(Trench)를 형성한 후, 상기 트랜치내에 절연막을 매립하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(22)을 형성한다.As shown in FIG. 2A, after forming a trench having a predetermined depth in the field region of the semiconductor substrate 21 defined as the active region and the field region, an insulating film is embedded in the trench to allow shallow trench isolation. A device isolation film 22 having a structure).
이어, 상기 소자 격리막(22)에 의해 격리된 반도체 기판(21)의 액티브영역에 문턱전압 조절용 이온을 주입한다.Subsequently, the threshold voltage control ions are implanted into the active region of the semiconductor substrate 21 isolated by the device isolation layer 22.
도 2b에 도시한 바와 같이, 상기 소자 격리막(22)이 형성된 반도체 기판(21)의 전면에 게이트 산화막(23)을 형성하고, 상기 게이트 산화막(23)상에 폴리 실리콘층(24)을 형성한다.As shown in FIG. 2B, a gate oxide film 23 is formed on the entire surface of the semiconductor substrate 21 on which the device isolation film 22 is formed, and a polysilicon layer 24 is formed on the gate oxide film 23. .
도 2c에 도시한 바와 같이, 사진석판술 및 식각공정으로 상기 폴리 실리콘층(24)을 선택적으로 제거하여 게이트 전극(24a)을 형성한다.As shown in FIG. 2C, the polysilicon layer 24 is selectively removed by photolithography and etching to form the gate electrode 24a.
이때 상기 폴리 실리콘층(24)이 식각된 부분의 게이트 산화막(23)은 소정두께로 잔류하게 되는데 이후 습식식각 공정으로 남아있는 게이트 산화막(23)을 제거한다.At this time, the gate oxide layer 23 of the portion where the polysilicon layer 24 is etched remains at a predetermined thickness, and then the gate oxide layer 23 remaining in the wet etching process is removed.
도 2d에 도시한 바와 같이, 상기 게이트 전극(24a)이 형성된 반도체 기판(21)에 NO 가스 분위기에서 어닐공정을 실시하여 반도체 기판(21)의 전면에 질화 산화막(25)을 형성한다.As shown in FIG. 2D, an annealing process is performed on the semiconductor substrate 21 on which the gate electrode 24a is formed in an NO gas atmosphere to form a nitride oxide film 25 on the entire surface of the semiconductor substrate 21.
여기서 상기 질화 산화막(25)은 NO 가스 분위기에서 800~850℃로 어닐공정을 실시하여 형성하고, 상기 어닐 공정시 게이트 전극(24a)인 폴리 실리콘의 그레인 사이즈가 500Å이하가 된다.The nitride oxide film 25 is formed by performing an annealing process at 800 to 850 ° C. in a NO gas atmosphere, and the grain size of polysilicon as the gate electrode 24a is 500 kPa or less during the annealing process.
한편, 상기 게이트 산화막(23)을 제거하지 않고 그대로 NO 가스 분위기에서 질화 산화막(25)을 형성할 수도 있다.The nitride oxide film 25 may be formed in the NO gas atmosphere without removing the gate oxide film 23.
이어, 상기 반도체 기판(21)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(24a) 양측의 반도체 기판(21) 표면내에 LDD 영역(26)을 형성한다.Next, low concentration impurity ions are implanted into the entire surface of the semiconductor substrate 21 to form the LDD region 26 in the surface of the semiconductor substrate 21 on both sides of the gate electrode 24a.
도 2e에 도시한 바와 같이, 상기 질화 산화막(25)상에 절연막을 증착한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(24a)의 양측면에 절연막 측벽(27)을 형성한다.As shown in FIG. 2E, an insulating film is deposited on the nitride oxide film 25, and then an etch back process is performed on the entire surface to form insulating film sidewalls 27 on both sides of the gate electrode 24a.
이어, 상기 게이트 전극(24a)과 절연막 측벽(27)을 마스크로 이용하여 상기 질화 산화막(25)을 선택적으로 제거한다.Subsequently, the nitride oxide film 25 is selectively removed using the gate electrode 24a and the insulating film sidewall 27 as a mask.
그리고 상기 반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(24a) 양측의 반도체 기판(21) 표면내에 상기 LDD 영역(26)과 연결되는 소오스/드레인 불순물영역(28)을 형성한다.The source / drain impurity region 28 is connected to the LDD region 26 in the surface of the semiconductor substrate 21 on both sides of the gate electrode 24a by implanting source / drain impurity ions onto the entire surface of the semiconductor substrate 21. ).
도 2f에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 금속층을 증착하고, 어닐공정을 실시하여 상기 게이트 전극(24a)의 표면과 상기 소오스/드레인 불순물영역(28)이 형성된 반도체 기판(21)의 표면에 금속 실리사이드막(29)을 형성한다.As shown in FIG. 2F, a metal layer is deposited on the entire surface of the semiconductor substrate 21, and an annealing process is performed to form a semiconductor substrate on which the surface of the gate electrode 24a and the source / drain impurity region 28 are formed. A metal silicide film 29 is formed on the surface of 21.
그리고 상기 게이트 전극(24a) 및 반도체 기판(21)의 표면과 반응하지 않은 금속층을 선택적으로 제거한다.The metal layer that does not react with the surfaces of the gate electrode 24a and the semiconductor substrate 21 is selectively removed.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 종래 기술에 비해 낮은 온도(800~850℃)에서 질화 산화막을 형성함으로써 채널 프로파일이나 폴리 실리콘 그레인 구조를 변화시키는 것을 방지할 수 있는 효과가 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, an effect of preventing formation of a channel profile or polysilicon grain structure by forming a nitride oxide film at a lower temperature (800 to 850 ° C.) than in the prior art. There is.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980038318A KR100268865B1 (en) | 1998-09-16 | 1998-09-16 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980038318A KR100268865B1 (en) | 1998-09-16 | 1998-09-16 | Method for fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000019955A KR20000019955A (en) | 2000-04-15 |
| KR100268865B1 true KR100268865B1 (en) | 2000-10-16 |
Family
ID=19550849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980038318A KR100268865B1 (en) | 1998-09-16 | 1998-09-16 | Method for fabricating semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268865B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927787B1 (en) * | 2003-01-24 | 2009-11-20 | 매그나칩 반도체 유한회사 | Semiconductor device manufacturing method |
-
1998
- 1998-09-16 KR KR1019980038318A patent/KR100268865B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000019955A (en) | 2000-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5766969A (en) | Multiple spacer formation/removal technique for forming a graded junction | |
| US6472283B1 (en) | MOS transistor processing utilizing UV-nitride removable spacer and HF etch | |
| KR100840661B1 (en) | Semiconductor Device and Manufacturing Method Thereof | |
| CN116504718B (en) | Manufacturing method of semiconductor structure | |
| US7217625B2 (en) | Method of fabricating a semiconductor device having a shallow source/drain region | |
| US6342423B1 (en) | MOS-type transistor processing utilizing UV-nitride removable spacer and HF etch | |
| JP2733082B2 (en) | MOS device manufacturing method | |
| KR100268865B1 (en) | Method for fabricating semiconductor device | |
| JP4186247B2 (en) | Method for manufacturing semiconductor device and method for forming conductive silicon film | |
| KR100402106B1 (en) | Method for manufacturing semiconductor device | |
| KR100906500B1 (en) | Method for forming gate of semiconductor device | |
| US7169655B2 (en) | Field effect transistors and methods for manufacturing field effect transistors | |
| US6238958B1 (en) | Method for forming a transistor with reduced source/drain series resistance | |
| KR100192537B1 (en) | Method of manufacturing semiconductor device | |
| KR100873816B1 (en) | Method for manufacturing transistor | |
| KR100947746B1 (en) | Semiconductor device and method for fabricating the same | |
| KR0137538B1 (en) | Transistor fabrication method of semiconductor device | |
| KR100607793B1 (en) | Ion implantion method of poly silicon gate electrode | |
| KR101102775B1 (en) | Method for manufacturing semiconductor device | |
| KR100740780B1 (en) | Method of manufacturing a transistor in a semiconductor device | |
| KR100613279B1 (en) | MOS transistor and fabrication method thereof | |
| KR101016337B1 (en) | Method of manufacturing a semiconductor device | |
| KR100228334B1 (en) | Method for fabricating mosfet in semiconductor device | |
| KR100598163B1 (en) | Method for fabricating MOS transistor with LDD structure | |
| KR100348314B1 (en) | Semiconductor device and method for fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080619 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |