JPS63138437A - プログラム制御システム - Google Patents
プログラム制御システムInfo
- Publication number
- JPS63138437A JPS63138437A JP61285405A JP28540586A JPS63138437A JP S63138437 A JPS63138437 A JP S63138437A JP 61285405 A JP61285405 A JP 61285405A JP 28540586 A JP28540586 A JP 28540586A JP S63138437 A JPS63138437 A JP S63138437A
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- JP
- Japan
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- cpu
- signal
- abnormality
- program
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 39
- 238000001514 detection method Methods 0.000 claims description 25
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 239000013256 coordination polymer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、コンピュータを用いて各種機器の動作を制御
するシステムに関し、特に詳細には異常発生時の中央処
理装置の停止によって被制御機器が異常動作したり、あ
るいは破壊することを防止できるようにしたプログラム
制御システムに関するものである。
するシステムに関し、特に詳細には異常発生時の中央処
理装置の停止によって被制御機器が異常動作したり、あ
るいは破壊することを防止できるようにしたプログラム
制御システムに関するものである。
(従来の技術)
従来より、コンピュータ(いわゆるマイクロプロセッサ
も含む)を用い、所定のプログラムに基づいて各種機器
の動作を制御するシステムが広く実用に供されている。
も含む)を用い、所定のプログラムに基づいて各種機器
の動作を制御するシステムが広く実用に供されている。
この種のプログラム制御システムにおいて、プログラム
の暴走により中央処理装置(以下、CPUと称する)か
ら被制御機器に実行不可能な命令が出されたとき、ある
いは被制n機器に異常が有ったとき等には、該被I!1
1J御機器からCPUに、命令を受は取ったことを示す
応答信号が返って来なくなる。従来のシステムにおいて
は、このように応答信号が返って来ない場合は、そのま
まCPUの動作を停止させるようにしていた。
の暴走により中央処理装置(以下、CPUと称する)か
ら被制御機器に実行不可能な命令が出されたとき、ある
いは被制n機器に異常が有ったとき等には、該被I!1
1J御機器からCPUに、命令を受は取ったことを示す
応答信号が返って来なくなる。従来のシステムにおいて
は、このように応答信号が返って来ない場合は、そのま
まCPUの動作を停止させるようにしていた。
(発明が解決しようとする問題点)
しかし上記のようにCPLJの動作を完全に停止さゼる
と、動作中の被制a機器が異常動作したり、R悪の場合
は破壊に至ることもある。
と、動作中の被制a機器が異常動作したり、R悪の場合
は破壊に至ることもある。
本発明は、上記の問題を解決することができるプログラ
ム制御システムを提供することを目的とするものである
。
ム制御システムを提供することを目的とするものである
。
(問題点を解決するための手段)
本発明のプログラム制御システムは、前述したようなプ
ログラム制御システムにおいて、システム作動中、CP
Uからプログラムメモリおよび制御レジスタ等に対して
なされる外部アクセスの間の時間を測定し、この時間が
所定時間を超えたときにCPUに再起動命令を送る異常
検出回路と、 この異常検出回路の出力を受けて、上記再起動命令が発
せられたことを記憶し、中央処3!I!@置によってこ
の記憶内容を読み一出される記憶手段とを設けたことを
特徴とするものである。
ログラム制御システムにおいて、システム作動中、CP
Uからプログラムメモリおよび制御レジスタ等に対して
なされる外部アクセスの間の時間を測定し、この時間が
所定時間を超えたときにCPUに再起動命令を送る異常
検出回路と、 この異常検出回路の出力を受けて、上記再起動命令が発
せられたことを記憶し、中央処3!I!@置によってこ
の記憶内容を読み一出される記憶手段とを設けたことを
特徴とするものである。
(作 用)
CPUが正常に動作している間、該CPUは断えず周期
的にプログラムメモリあるいは制御レジスタ等に対して
外部アクセスを行なっている。したがってこの外部アク
セスが、ある時間以上経つてもなされないときは、CP
Uが停止しているのであり、この際上記異核出回路から
CPUに再起動命令を与えれば、CPUが長時間停止し
続けることがなくなる。そしてこの再起動命令ガなされ
たことを上記記憶手段に記憶させ、再起動したCPUに
よってその記憶内容が読み出されるようにしておけば、
cpuはこの再起動が通常の電源投入によってではなく
、システム異常に基づいてなされたものであることをI
Iできる。したがって、CPUがこのことを認識した際
には所定のプログラムに基づいて、被制御l1機器を停
止させたり、あるいは異常原因解析を行なうようにして
おけば、被制御1機器が異常動作したり破壊してしまう
ことを防止できる。
的にプログラムメモリあるいは制御レジスタ等に対して
外部アクセスを行なっている。したがってこの外部アク
セスが、ある時間以上経つてもなされないときは、CP
Uが停止しているのであり、この際上記異核出回路から
CPUに再起動命令を与えれば、CPUが長時間停止し
続けることがなくなる。そしてこの再起動命令ガなされ
たことを上記記憶手段に記憶させ、再起動したCPUに
よってその記憶内容が読み出されるようにしておけば、
cpuはこの再起動が通常の電源投入によってではなく
、システム異常に基づいてなされたものであることをI
Iできる。したがって、CPUがこのことを認識した際
には所定のプログラムに基づいて、被制御l1機器を停
止させたり、あるいは異常原因解析を行なうようにして
おけば、被制御1機器が異常動作したり破壊してしまう
ことを防止できる。
(実 施 例)
以下、図面に示す実施例に塁づいτ本発明の詳細な説明
する。
する。
第1図は本発明の一実施例によるプログラム制御システ
ムを示している。このシステムは例えばマイクロプロセ
ッサ等から構成され、CP Ll 10と、このCP
U 10に所定のクロック信@S11を供給するクロッ
ク発生回路12と、CP U 10に接続されたプログ
ラムメモリ13と、アドレスデコード回路14とから構
成されている。またC P U 10にはインターフェ
イス15を介して被制an器16が接続されており、こ
の被制御機器16の動作は、プログラムメモリ13に記
憶されている所定のプログラムに基づいて、該cpui
oによりプログラム制御される。
ムを示している。このシステムは例えばマイクロプロセ
ッサ等から構成され、CP Ll 10と、このCP
U 10に所定のクロック信@S11を供給するクロッ
ク発生回路12と、CP U 10に接続されたプログ
ラムメモリ13と、アドレスデコード回路14とから構
成されている。またC P U 10にはインターフェ
イス15を介して被制an器16が接続されており、こ
の被制御機器16の動作は、プログラムメモリ13に記
憶されている所定のプログラムに基づいて、該cpui
oによりプログラム制御される。
このプログラム制御は、従来より確立されている一般的
な手法によってなされるものであり、その具体的な内容
は本発明と特に関係が無いので説明を省く。
な手法によってなされるものであり、その具体的な内容
は本発明と特に関係が無いので説明を省く。
c p u ioから制御信号S1、アドレス信号S2
を受けるアドレスデコード回路14は、メモリアドレス
をアクセスするプログラムメモリアクセス信P、S3を
所定の周期で出力し、このプログラムメモリアクセス信
号S3によってプログラムメモリ13がアクセスされ、
アクセスされたアドレスに記憶されているデータがデー
タ線17を介してCPU10に取り込まれる。c p
u ioはこうしてプログラムメモリ13から読み出し
たデータに基づいて上記のプログラム制御を実行する。
を受けるアドレスデコード回路14は、メモリアドレス
をアクセスするプログラムメモリアクセス信P、S3を
所定の周期で出力し、このプログラムメモリアクセス信
号S3によってプログラムメモリ13がアクセスされ、
アクセスされたアドレスに記憶されているデータがデー
タ線17を介してCPU10に取り込まれる。c p
u ioはこうしてプログラムメモリ13から読み出し
たデータに基づいて上記のプログラム制御を実行する。
上記プログラムメモリアクセス信号S3は異常検出回路
18にも入力されるようになっており、該異常検出回路
18はこのプログラムメモリアクセス信F483を利用
して、CPU10の停止を検出する。
18にも入力されるようになっており、該異常検出回路
18はこのプログラムメモリアクセス信F483を利用
して、CPU10の停止を検出する。
以下、この異常検出回路18の構成を詳しく示す第2図
と、その内部の信号波形を示す第3図とを参照して、異
常検出回路18の動作を説明する。第2図に示されるよ
うに異常検出回路18は、前述のクロック信号S11を
分周して互いに異なった周波数のスキュー補償り0ツク
S4および検出信号パルス幅規定クロックS5を出力す
る分周器20と、上記クロック信号811を計数するカ
ウンタ21と、該カウンタ21が後述のようにして出力
する異常検出信@S6をNOT回路22を介してSET
端子に受けるとともに前述の検出信号パルス幅規定クロ
ックS5をCLOCK端子に受ける第17リツプフロツ
プ23と、この第17リツプフロツプ23のQ出力をD
ATA端子に受けるとともに前述のスキュー補償クロッ
クS4をCLOCK端子に受ける第2フリツプ70ツブ
24と、このフリップ70ツブ24と上記第1フリツプ
70ツブ23の各Q出力を受けるAND回路25と、同
様に上記各Q出力を受けるOR回路26と、上記AND
@U銘25の出力S7と電源投入時に入力される外部入
カリセット信@S8とを受けるOR回路27と、このO
R回路27の出力を反転させるNOT回路28と、この
NOT回路28の出力S9と上記OR回路26の出力8
10とを受ける負論理入力NAND回路29と、上記N
OT回路28の出力S9と前述のプログラムメモリアク
セス信号S3とを受ける負論理入力OR回路30とから
なる。カウンタ21はクロック信号311を計数し続け
るが、上記負論理入力OR回路30の出力812によっ
てリセットされるようになっている。したがって第3図
(1)のA部に示すように、CP U 10が正常に動
作していてプログラムメモリアクセス信号S3が所定の
周期で出力されていれば、カウンタ21は計数、リセッ
トを繰り返す。しかし第3図(1)の8部に示すように
、所定時間経ってもプログラムメモリアクセス信号S3
がc p u ioから出力されないときは(前述の通
り、これはc p u ioが停止している場合である
)、負論理入力OR回路30に該信すS3が入力されな
いから、第3図(4)に示すようにカウンタ21による
クロック信号811の計数値がいつまでも増え続ける。
と、その内部の信号波形を示す第3図とを参照して、異
常検出回路18の動作を説明する。第2図に示されるよ
うに異常検出回路18は、前述のクロック信号S11を
分周して互いに異なった周波数のスキュー補償り0ツク
S4および検出信号パルス幅規定クロックS5を出力す
る分周器20と、上記クロック信号811を計数するカ
ウンタ21と、該カウンタ21が後述のようにして出力
する異常検出信@S6をNOT回路22を介してSET
端子に受けるとともに前述の検出信号パルス幅規定クロ
ックS5をCLOCK端子に受ける第17リツプフロツ
プ23と、この第17リツプフロツプ23のQ出力をD
ATA端子に受けるとともに前述のスキュー補償クロッ
クS4をCLOCK端子に受ける第2フリツプ70ツブ
24と、このフリップ70ツブ24と上記第1フリツプ
70ツブ23の各Q出力を受けるAND回路25と、同
様に上記各Q出力を受けるOR回路26と、上記AND
@U銘25の出力S7と電源投入時に入力される外部入
カリセット信@S8とを受けるOR回路27と、このO
R回路27の出力を反転させるNOT回路28と、この
NOT回路28の出力S9と上記OR回路26の出力8
10とを受ける負論理入力NAND回路29と、上記N
OT回路28の出力S9と前述のプログラムメモリアク
セス信号S3とを受ける負論理入力OR回路30とから
なる。カウンタ21はクロック信号311を計数し続け
るが、上記負論理入力OR回路30の出力812によっ
てリセットされるようになっている。したがって第3図
(1)のA部に示すように、CP U 10が正常に動
作していてプログラムメモリアクセス信号S3が所定の
周期で出力されていれば、カウンタ21は計数、リセッ
トを繰り返す。しかし第3図(1)の8部に示すように
、所定時間経ってもプログラムメモリアクセス信号S3
がc p u ioから出力されないときは(前述の通
り、これはc p u ioが停止している場合である
)、負論理入力OR回路30に該信すS3が入力されな
いから、第3図(4)に示すようにカウンタ21による
クロック信号811の計数値がいつまでも増え続ける。
カウンタ21は、この計数値が所定値111に達した時
点(第3図(4)の0点)で、第3図(5)に示すよう
に異常検出信号S6を発する。この異常検出信号S6が
発せられることにより、第3図(6)に示すように第1
フリツプ70ツブ23がセットされ、またこの第1フリ
ツプフロツプ23のQ出力をDATA端子で受ける第2
フリツプフロツプ24は、該Q出力が入力された後にス
キュー補償クロックS4が立ち上がるとセットされる(
第3図(7)参照)。
点(第3図(4)の0点)で、第3図(5)に示すよう
に異常検出信号S6を発する。この異常検出信号S6が
発せられることにより、第3図(6)に示すように第1
フリツプ70ツブ23がセットされ、またこの第1フリ
ツプフロツプ23のQ出力をDATA端子で受ける第2
フリツプフロツプ24は、該Q出力が入力された後にス
キュー補償クロックS4が立ち上がるとセットされる(
第3図(7)参照)。
以上のようにしてセットされた第1フリツプフロツプ2
3はその後検出信号パルス幅規定りOツクS5が入力さ
れるとリセットされ、−力筒27リツプフロツプ24は
セット後にスキュー補償クロックS4が入力されるとリ
セットされる。AND回路25からは、上記第1フリツ
プフロツプ23およびフリップフロップ24の双方のQ
出力がrHJレベルのとき、つまり両フリップフOツブ
23.24がともにセットされている間、異常リセット
信号S7が出力される(第3図(8)参照)。この異常
リセット信号S7が立ち上がると、負論理入力OR回路
30からカウンタ21にリセット信号としての出力81
2が送られ、該カウンタ21はリセットされる(第3図
(8)、(4)、(5)参照)。また上記異常リセット
信号S7が立ち上がったときNOT回路28の出力S9
は「L」レベルとなり、CPUリセット信号としてc
p u ioに送られる。これでCP LJ 101よ
リセット状態に設定され、次に異常リセット信号S7が
「L」レベルとなるとリセット状態が解除されて、再起
動する。
3はその後検出信号パルス幅規定りOツクS5が入力さ
れるとリセットされ、−力筒27リツプフロツプ24は
セット後にスキュー補償クロックS4が入力されるとリ
セットされる。AND回路25からは、上記第1フリツ
プフロツプ23およびフリップフロップ24の双方のQ
出力がrHJレベルのとき、つまり両フリップフOツブ
23.24がともにセットされている間、異常リセット
信号S7が出力される(第3図(8)参照)。この異常
リセット信号S7が立ち上がると、負論理入力OR回路
30からカウンタ21にリセット信号としての出力81
2が送られ、該カウンタ21はリセットされる(第3図
(8)、(4)、(5)参照)。また上記異常リセット
信号S7が立ち上がったときNOT回路28の出力S9
は「L」レベルとなり、CPUリセット信号としてc
p u ioに送られる。これでCP LJ 101よ
リセット状態に設定され、次に異常リセット信号S7が
「L」レベルとなるとリセット状態が解除されて、再起
動する。
一力筒17リツプフロツプ23とフリップ70ツブ24
のQ出力の少なくともいずれか一方が「H」レベルにな
っているとき、つまり両フリップフロップ23.24の
少なくともいずれか一方がセットされている間、OR回
路26の出力810はrHJレベルとなり(第3図(9
)参照)、このrHJレベル出力S10は、異常検出ス
テータス信号として第1図図示のステータスレジスタ3
1に送られ、そこに記憶される。またこのrHJレベル
の異常検出ステータス信号810が出力されている間、
負論理AND回路29の出力も「H」レベルとなり、こ
の「H」レベル信号はCP U 10以外の機器をリセ
ットするリセット信号813として上記ステータスレジ
スタ31に送られ、そこに記憶される。
のQ出力の少なくともいずれか一方が「H」レベルにな
っているとき、つまり両フリップフロップ23.24の
少なくともいずれか一方がセットされている間、OR回
路26の出力810はrHJレベルとなり(第3図(9
)参照)、このrHJレベル出力S10は、異常検出ス
テータス信号として第1図図示のステータスレジスタ3
1に送られ、そこに記憶される。またこのrHJレベル
の異常検出ステータス信号810が出力されている間、
負論理AND回路29の出力も「H」レベルとなり、こ
の「H」レベル信号はCP U 10以外の機器をリセ
ットするリセット信号813として上記ステータスレジ
スタ31に送られ、そこに記憶される。
以上述べたように、CPUリセッセッQS9がCP L
l 10に送られてc p u ioがリセットされ、
次いで再起動するが、この再起動時CP U 10は第
1図図示のようにアドレスデコード回路14から出力さ
れるステータスレジスタ読取信号814に基づいて、デ
ータ線32を介してステータスレジスタ31の記憶内容
を読み出す。1lfl述したようにCP U 10は、
第3図(8)の異常リセット信号S7がrLJレベルに
落ちた時点でリセット解除されて再起動するが、この第
3図(8)と(9)とから明らかなように、異常検出ス
テータス信@S10は異常リセット信号S7よりも遅い
時点まで出力されているので、c p u i。
l 10に送られてc p u ioがリセットされ、
次いで再起動するが、この再起動時CP U 10は第
1図図示のようにアドレスデコード回路14から出力さ
れるステータスレジスタ読取信号814に基づいて、デ
ータ線32を介してステータスレジスタ31の記憶内容
を読み出す。1lfl述したようにCP U 10は、
第3図(8)の異常リセット信号S7がrLJレベルに
落ちた時点でリセット解除されて再起動するが、この第
3図(8)と(9)とから明らかなように、異常検出ス
テータス信@S10は異常リセット信号S7よりも遅い
時点まで出力されているので、c p u i。
が再起動してステータスレジスタ31の記憶内容を読み
出したとき、異常検出ステータス信号810が読み出さ
れつる。またこの異常検出ステータス信号810と同じ
タイミングでrHJレベルとなるリセット信号813も
、上記ステータスレジスタ31から読み出されうる。
出したとき、異常検出ステータス信号810が読み出さ
れつる。またこの異常検出ステータス信号810と同じ
タイミングでrHJレベルとなるリセット信号813も
、上記ステータスレジスタ31から読み出されうる。
電源投入時にはOR回路27に外部入力リセット信号$
8が入力されるので、上記異常リセット信号S7がOR
回路27に入力された時と同様に異常リセット信号S7
がc p u ioに送られ、CP U 10が起動す
る。しかしこの場合は、CPtJloが起動してステー
タスレジスタ31の記憶内容をチェックしても、異常検
出ステータス信号S10が読み出されないので、CPU
10は電源投入による起動と認識して通常の処理を実行
する。
8が入力されるので、上記異常リセット信号S7がOR
回路27に入力された時と同様に異常リセット信号S7
がc p u ioに送られ、CP U 10が起動す
る。しかしこの場合は、CPtJloが起動してステー
タスレジスタ31の記憶内容をチェックしても、異常検
出ステータス信号S10が読み出されないので、CPU
10は電源投入による起動と認識して通常の処理を実行
する。
一方上記の再起動時には異常検出ステータス信号31G
が読み出されるので、CPLlloは異常による再起動
であると認識して、実行中であったプログラムの保護、
異常発生の表示、あるいは異常原因の解析等の処理を実
行する。このような処理のプログラムは、適宜メモリに
記憶させておけばよい。また、この際CP u 10は
、ステータスレジスタ31から異常検出ステータス信号
810とともにリセット信号813を読み出し、CP
Ll 10以外の被制御]機器16等をリセットさせる
。
が読み出されるので、CPLlloは異常による再起動
であると認識して、実行中であったプログラムの保護、
異常発生の表示、あるいは異常原因の解析等の処理を実
行する。このような処理のプログラムは、適宜メモリに
記憶させておけばよい。また、この際CP u 10は
、ステータスレジスタ31から異常検出ステータス信号
810とともにリセット信号813を読み出し、CP
Ll 10以外の被制御]機器16等をリセットさせる
。
(発明の効果)
以上詳細に説明した通り本発明のプログラム制御システ
ムにおいては、cpus停止した際に、CPUの動作を
停止させたままにしないで、その停止を検出してCPU
を再起動させることにより、異常に対処する表示、プロ
グラム保護、被制御lIS器のリセット等の処理を実行
可能となる。したがって本システムによれば、異常発生
時に被制御機器の暴走や破壊を防止でき、システムの信
頼性が大いに高められる。
ムにおいては、cpus停止した際に、CPUの動作を
停止させたままにしないで、その停止を検出してCPU
を再起動させることにより、異常に対処する表示、プロ
グラム保護、被制御lIS器のリセット等の処理を実行
可能となる。したがって本システムによれば、異常発生
時に被制御機器の暴走や破壊を防止でき、システムの信
頼性が大いに高められる。
第1図は本発明の一実施例によるプログラム制御システ
ムを示すブロック図、 第2図は第1図のシステムの一部を詳しく示す回銘図、 第3図は第2図の回路中における信号の波形を示す波形
図である。 10・・・CP U 13・・・プログラムメ
モリ14・・・アドレスデコード回路 16・・・被制御機器 18・・・異常検出回路31
・・・ステータスレジスタ S3・・・プログラムメモリアクセス信号S4・・・ス
キュー補償クロック S5・・・検出信号パルス幅規定りOツクS6・・・異
常検出信号 S7・・・異常リセット信号S9・・・C
PUリセット信号 S10・・・異常検出ステータス信号 813・・・CPU以外のリセット信号(自 発)手続
ネm正書 特許庁長官 殿 昭和62年1
月8日特願昭61−285405号 2、fl明の名称 プログラム制御システム 3、補正をする者 事件との関係 特許出願人 任 所 神奈川県南足柄市中沼210番地名 称
富士写真フィルム株式会社4、代理人 〒160東京都港区六本木5−2−1 6、補正により増加する発明の数 な し7、補
正の対象 図 面
ムを示すブロック図、 第2図は第1図のシステムの一部を詳しく示す回銘図、 第3図は第2図の回路中における信号の波形を示す波形
図である。 10・・・CP U 13・・・プログラムメ
モリ14・・・アドレスデコード回路 16・・・被制御機器 18・・・異常検出回路31
・・・ステータスレジスタ S3・・・プログラムメモリアクセス信号S4・・・ス
キュー補償クロック S5・・・検出信号パルス幅規定りOツクS6・・・異
常検出信号 S7・・・異常リセット信号S9・・・C
PUリセット信号 S10・・・異常検出ステータス信号 813・・・CPU以外のリセット信号(自 発)手続
ネm正書 特許庁長官 殿 昭和62年1
月8日特願昭61−285405号 2、fl明の名称 プログラム制御システム 3、補正をする者 事件との関係 特許出願人 任 所 神奈川県南足柄市中沼210番地名 称
富士写真フィルム株式会社4、代理人 〒160東京都港区六本木5−2−1 6、補正により増加する発明の数 な し7、補
正の対象 図 面
Claims (1)
- 【特許請求の範囲】 コンピュータを用い、所定のプログラムに基づいて被制
御機器の動作を制御するプログラム制御システムにおい
て、 システム作動中、中央処理装置からプログラムメモリお
よび制御レジスタ等に対してなされる外部アクセスの間
の時間を測定し、この時間が所定時間を超えたときに前
記中央処理装置に再起動命令を送る異常検出回路と、 この異常検出回路の出力を受けて、前記再起動命令が発
せられたことを記憶し、前記中央処理装置によつてこの
記憶内容を読み出される記憶手段とが設けられたことを
特徴とするプログラム制御システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61285405A JPS63138437A (ja) | 1986-11-29 | 1986-11-29 | プログラム制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61285405A JPS63138437A (ja) | 1986-11-29 | 1986-11-29 | プログラム制御システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63138437A true JPS63138437A (ja) | 1988-06-10 |
Family
ID=17691094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61285405A Pending JPS63138437A (ja) | 1986-11-29 | 1986-11-29 | プログラム制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63138437A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0581089A (ja) * | 1991-09-19 | 1993-04-02 | Tokyo Electric Co Ltd | 電子機器 |
-
1986
- 1986-11-29 JP JP61285405A patent/JPS63138437A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0581089A (ja) * | 1991-09-19 | 1993-04-02 | Tokyo Electric Co Ltd | 電子機器 |
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