JP2754899B2 - デバック装置のリターンアドレス監視回路 - Google Patents
デバック装置のリターンアドレス監視回路Info
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- JP2754899B2 JP2754899B2 JP28361489A JP28361489A JP2754899B2 JP 2754899 B2 JP2754899 B2 JP 2754899B2 JP 28361489 A JP28361489 A JP 28361489A JP 28361489 A JP28361489 A JP 28361489A JP 2754899 B2 JP2754899 B2 JP 2754899B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラムを実行してプログラムの誤りを
訂正するデバッグ装置のプログラムミス検出手段に関す
るものである。
訂正するデバッグ装置のプログラムミス検出手段に関す
るものである。
〔従来の技術〕 第２図は従来のデバッグ装置を示す構成図であり、ア
ドレスバス、データバスの値をリアルタイムに検出する
部分の構成例を示す。
ドレスバス、データバスの値をリアルタイムに検出する
部分の構成例を示す。
第２図において、１はデバッグの対象となるマイクロ
コンピュータ、２はマイクロコンピュータのリード・ラ
イトサイクルに応答するデバイス（ROM,RAM,周辺IC
等）、３はデバッグ装置を操作するユーザが指定する検
出したいアドレスバス５、データバス６の値をラッチす
る比較データラッチ、４は比較データラッチ３の値とマ
イクロコンピュータ１出力のアドレスバス5,データバス
６の値との一致を検出する比較器、７は制御バスであ
る。
コンピュータ、２はマイクロコンピュータのリード・ラ
イトサイクルに応答するデバイス（ROM,RAM,周辺IC
等）、３はデバッグ装置を操作するユーザが指定する検
出したいアドレスバス５、データバス６の値をラッチす
る比較データラッチ、４は比較データラッチ３の値とマ
イクロコンピュータ１出力のアドレスバス5,データバス
６の値との一致を検出する比較器、７は制御バスであ
る。
次に動作について説明する。
マイクロコンピュータ１がデバイス２をアクセスする
ために出力したアドレスバス５の値と比較データラッチ
３に設定した値とを比較器４で比較する。比較する際、
マイクロコンピュータ１から出力される制御バス７の信
号も併せて比較すれば、マイクロコンピュータ１の特定
アドレスへの特定アクセスの検出が可能となる。次い
で、一致検出信号を使用してプログラム実行の中止、リ
アルタイムトレースの開始等の動作を行なう。
ために出力したアドレスバス５の値と比較データラッチ
３に設定した値とを比較器４で比較する。比較する際、
マイクロコンピュータ１から出力される制御バス７の信
号も併せて比較すれば、マイクロコンピュータ１の特定
アドレスへの特定アクセスの検出が可能となる。次い
で、一致検出信号を使用してプログラム実行の中止、リ
アルタイムトレースの開始等の動作を行なう。
マイクロコンピュータ１がデバイス２に対してリード
・ライトする時のデータバス６の値と比較データラッチ
３に設定した値とを比較器４で比較する。比較する際、
マイクロコンピュータ１から出力される制御バス７の信
号も併せて比較すれば、マイクロコンピュータ１の特定
データへの特定アクセスの検出が可能となる。次いで、
一致検出信号を使用してプログラム実行の中止、リアル
タイムトレースの開始等の動作を行なう。
・ライトする時のデータバス６の値と比較データラッチ
３に設定した値とを比較器４で比較する。比較する際、
マイクロコンピュータ１から出力される制御バス７の信
号も併せて比較すれば、マイクロコンピュータ１の特定
データへの特定アクセスの検出が可能となる。次いで、
一致検出信号を使用してプログラム実行の中止、リアル
タイムトレースの開始等の動作を行なう。
上記とを組み合わせることにより、特定アドレス
への特定データのリード・ライト等の動作を検出するこ
とが可能となる。
への特定データのリード・ライト等の動作を検出するこ
とが可能となる。
従来のデバッグ装置では、特定アドレスへの特定デー
タの書込みの検出、特定アドレスへの特定アクセスの検
出は可能であったが、サブルーチンコール時に退避され
るリターンアドレスとリターン時に取り出されるリター
ンアドレスの一致を検出することは不可能であった。
タの書込みの検出、特定アドレスへの特定アクセスの検
出は可能であったが、サブルーチンコール時に退避され
るリターンアドレスとリターン時に取り出されるリター
ンアドレスの一致を検出することは不可能であった。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、サブルーチンコール時にマイ
クロコンピュータによって退避したリターンアドレスと
リターン時にマイクロコンピュータが取り出すリターン
アドレスの一致をリアルタイムに監視できるデバッグ装
置を実現することにある。
その目的とするところは、サブルーチンコール時にマイ
クロコンピュータによって退避したリターンアドレスと
リターン時にマイクロコンピュータが取り出すリターン
アドレスの一致をリアルタイムに監視できるデバッグ装
置を実現することにある。
このような目的を達成するために本発明は、デバッグ
対象となるマイクロコンピュータのサブルーチンコール
時にスタック領域に退避したリターンアドレスとサブル
ーチンコール時に記憶回路に書き込まれたリターンアド
レスとをリターン時にリアルタイムに比較する比較回路
を設けるようにしたものである。
対象となるマイクロコンピュータのサブルーチンコール
時にスタック領域に退避したリターンアドレスとサブル
ーチンコール時に記憶回路に書き込まれたリターンアド
レスとをリターン時にリアルタイムに比較する比較回路
を設けるようにしたものである。
本発明によるデバッグ装置のリターンアドレス監視回
路においては、サブルーチンコール時にマイクロコンピ
ュータによって退避したリターンアドレスとリターン時
にマイクロコンピュータが取り出すリターンアドレスの
比較は、サブルーチンコール命令によりスタック領域に
退避されるデータの値とその値がライトされるアドレス
の値とを順次記憶し、リターン命令により取り出される
データの値およびその値がリードされるアドレスの値と
上記記憶した値とを比較することにより行なわれる。
路においては、サブルーチンコール時にマイクロコンピ
ュータによって退避したリターンアドレスとリターン時
にマイクロコンピュータが取り出すリターンアドレスの
比較は、サブルーチンコール命令によりスタック領域に
退避されるデータの値とその値がライトされるアドレス
の値とを順次記憶し、リターン命令により取り出される
データの値およびその値がリードされるアドレスの値と
上記記憶した値とを比較することにより行なわれる。
第１図は、本発明によるリターンアドレス監視回路の
一実施例が適用されるデバッグ装置を示す構成図であ
る。第１図においては、リターンアドレスの一致検出に
直接関係した部分だけを図示した。
一実施例が適用されるデバッグ装置を示す構成図であ
る。第１図においては、リターンアドレスの一致検出に
直接関係した部分だけを図示した。
第１図において、１はデバッグの対象となるマイクロ
コンピュータ、２はスタック領域となるメモリ、４は比
較回路、５はアドレスバス、６はデータバス、７は制御
バス、８はデータバス６、制御バス７を監視し、サブル
ーチンコール命令、リターン命令を検出する命令デコー
ダ、９はサブルーチンコール命令により退避されるデー
タとアドレスの値を記憶する記憶回路、10はデバッグ装
置全体を制御するデバッグ装置制御部である。比較回路
４は、リターン命令によりメモリ２より取り出したデー
タおよびそのアドレスの値と記憶回路９中の対応する値
とを比較する。
コンピュータ、２はスタック領域となるメモリ、４は比
較回路、５はアドレスバス、６はデータバス、７は制御
バス、８はデータバス６、制御バス７を監視し、サブル
ーチンコール命令、リターン命令を検出する命令デコー
ダ、９はサブルーチンコール命令により退避されるデー
タとアドレスの値を記憶する記憶回路、10はデバッグ装
置全体を制御するデバッグ装置制御部である。比較回路
４は、リターン命令によりメモリ２より取り出したデー
タおよびそのアドレスの値と記憶回路９中の対応する値
とを比較する。
次に、本実施例の動作を第１図を参照しながら説明す
る。マイクロコンピュータ１は、サブルーチンコール命
令を実行すると、リターンアドレスをメモリ２に退避す
る。同時に命令デコーダ８はサブルーチンコール命令の
実行を検出し、マイクロコンピュータ１が退避したリタ
ーンアドレス値および退避に使用したメモリのアドレス
を記憶回路９に書き込む。記憶回路９は、先に書き込ん
だ値が後に読み出されるFILO（ファーストインラストア
ウト）の回路構成とする。記憶回路９からの読出しはリ
ターン命令の実行により行なう。
る。マイクロコンピュータ１は、サブルーチンコール命
令を実行すると、リターンアドレスをメモリ２に退避す
る。同時に命令デコーダ８はサブルーチンコール命令の
実行を検出し、マイクロコンピュータ１が退避したリタ
ーンアドレス値および退避に使用したメモリのアドレス
を記憶回路９に書き込む。記憶回路９は、先に書き込ん
だ値が後に読み出されるFILO（ファーストインラストア
ウト）の回路構成とする。記憶回路９からの読出しはリ
ターン命令の実行により行なう。
次に、マイクロコンピュータ１は、リターン命令を実
行すると、リターンアドレスをメモリ２から取り出す。
同時に命令デコーダ８はリターン命令の実行を検出し、
マイクロコンピュータ１がリターンアドレスを取り出す
ために出力したアドレスの値およびメモリ２が出力した
データと記憶回路９の対応した値とを比較回路４により
比較する。比較回路４は、値が不一致であった場合、デ
バッグ装置制御部10は不一致検出信号ａを送る。デバッ
グ装置制御部10はマイクロコンピュータ１の実行を停止
させるなどの動作を行ない、デバッグ装置はプログラマ
にリターンアドレスの不一致を通知する。
行すると、リターンアドレスをメモリ２から取り出す。
同時に命令デコーダ８はリターン命令の実行を検出し、
マイクロコンピュータ１がリターンアドレスを取り出す
ために出力したアドレスの値およびメモリ２が出力した
データと記憶回路９の対応した値とを比較回路４により
比較する。比較回路４は、値が不一致であった場合、デ
バッグ装置制御部10は不一致検出信号ａを送る。デバッ
グ装置制御部10はマイクロコンピュータ１の実行を停止
させるなどの動作を行ない、デバッグ装置はプログラマ
にリターンアドレスの不一致を通知する。
なお、上記実施例では、サブルーチンコール命令とリ
ターン命令の組合せだけを示したが、これ以外に、ソフ
トウェア割込み命令と割込みからのリターン命令の組合
せ、および内部・外部の要因によるハードウェア割込み
と割込みからのリターン命令の組合せを使用してもよ
い。
ターン命令の組合せだけを示したが、これ以外に、ソフ
トウェア割込み命令と割込みからのリターン命令の組合
せ、および内部・外部の要因によるハードウェア割込み
と割込みからのリターン命令の組合せを使用してもよ
い。
さらに、上記３つの組合せは単独で使用しても、複数
同時に使用してもよいことはいうまでもない。
同時に使用してもよいことはいうまでもない。
以上説明したように本発明は、サブルーチンコール時
にスタック領域に退避したリターンアドレスとサブルー
チンコール時に記憶回路に書き込まれたリターンアドレ
スとをリターン時にリアルタイムに比較することによ
り、プログラムミスによってスタックポインタが変化し
てリターン命令の実行後にマイクロコンピュータが異常
動作することをリアルタイム動作中に検出することがで
き、プログラムミスを発見することによってデバッグ時
間を短縮できる効果がある。
にスタック領域に退避したリターンアドレスとサブルー
チンコール時に記憶回路に書き込まれたリターンアドレ
スとをリターン時にリアルタイムに比較することによ
り、プログラムミスによってスタックポインタが変化し
てリターン命令の実行後にマイクロコンピュータが異常
動作することをリアルタイム動作中に検出することがで
き、プログラムミスを発見することによってデバッグ時
間を短縮できる効果がある。
第１図は本発明によるリターンアドレス監視回路の一実
施例が適用されるデバッグ装置を示す構成図、第２図は
従来のデバッグ装置を示す構成図である。 １……マイクロコンピュータ、２……メモリ、４……比
較回路、５……アドレスバス、６……データバス、７…
…制御バス、８……命令デコーダ、９……記憶回路、10
……デバッグ装置制御部。
施例が適用されるデバッグ装置を示す構成図、第２図は
従来のデバッグ装置を示す構成図である。 １……マイクロコンピュータ、２……メモリ、４……比
較回路、５……アドレスバス、６……データバス、７…
…制御バス、８……命令デコーダ、９……記憶回路、10
……デバッグ装置制御部。
Claims (1)
- 【請求項１】プログラムを実行してプログラムの誤りを
訂正するデバッグ装置において、デバッグ対象となるマ
イクロコンピュータのサブルーチンコール時にスタック
領域に退避したリターンアドレスと前記サブルーチンコ
ール時に記憶回路に書き込まれたリターンアドレスとを
リターン時にリアルタイムに比較する比較回路を備えた
ことを特徴とするデバッグ装置のリターンアドレス監視
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28361489A JP2754899B2 (ja) | 1989-04-24 | 1989-04-24 | デバック装置のリターンアドレス監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28361489A JP2754899B2 (ja) | 1989-04-24 | 1989-04-24 | デバック装置のリターンアドレス監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03223938A JPH03223938A (ja) | 1991-10-02 |
| JP2754899B2 true JP2754899B2 (ja) | 1998-05-20 |
Family
ID=17667787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28361489A Expired - Lifetime JP2754899B2 (ja) | 1989-04-24 | 1989-04-24 | デバック装置のリターンアドレス監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754899B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179753A (ja) * | 1995-12-26 | 1997-07-11 | Nec Software Ltd | リターン処理を契機とするスタック情報収集方式 |
-
1989
- 1989-04-24 JP JP28361489A patent/JP2754899B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03223938A (ja) | 1991-10-02 |
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