JPH0398132A - デバグ方式 - Google Patents
デバグ方式Info
- Publication number
- JPH0398132A JPH0398132A JP1236222A JP23622289A JPH0398132A JP H0398132 A JPH0398132 A JP H0398132A JP 1236222 A JP1236222 A JP 1236222A JP 23622289 A JP23622289 A JP 23622289A JP H0398132 A JPH0398132 A JP H0398132A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- address
- control
- valid
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000012545 processing Methods 0.000 claims description 15
- 230000006870 function Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御によるデータ処理装置
のデバグ方式に関し、特にマイクロプログラム実行時の
同期制御のデバグに関する．〔従来の技術〕 一般に大型のデータ処理装置においてはデータ処理を複
数のユニットに分割している．例えば主記憶装置から命
令を取出す制御部、又取出した命令の解釈に従って演算
の対象となるオペランドを主記憶装置から取出す制御部
、さらに命令の指定に従ってオペランドを受取り必要な
演算，制御を行なう演算部等に分けられる。
のデバグ方式に関し、特にマイクロプログラム実行時の
同期制御のデバグに関する．〔従来の技術〕 一般に大型のデータ処理装置においてはデータ処理を複
数のユニットに分割している．例えば主記憶装置から命
令を取出す制御部、又取出した命令の解釈に従って演算
の対象となるオペランドを主記憶装置から取出す制御部
、さらに命令の指定に従ってオペランドを受取り必要な
演算，制御を行なう演算部等に分けられる。
これらの制御部はそれぞれ順次命令を処理し次の制御部
に必要なデータを渡してゆくがデータ処理装置で扱う命
令は種々存在し各々の制御部での処理に要する時間もま
ちまちである． 従って各制御部間にはバッファメモリ，バッファレジス
タ等を設けておき、データを渡す相手の制御部が前命令
の処理中でデータを受取れない場合、バッファメモリあ
るいはバッファレジスタに一時格納することにより出来
る限り命令処理を中断することがない様制御している． 従来のこの種のデータ処理装置の設計評価において、命
令処理機能が正しく動作しているか否かを検証するため
には、種々のテストプログラムをデータ処理装置で実行
させている． Ｃ発明が解決しようとする課題〕 上述した従来のデバグ方式は、テストプログラムを実行
させるだけであるため、前述の様な各制御部間のデータ
の授受におけるタイミングの組合せを全て意識的に制御
することは困難であり、充分なデバグができないという
問題点がある。
に必要なデータを渡してゆくがデータ処理装置で扱う命
令は種々存在し各々の制御部での処理に要する時間もま
ちまちである． 従って各制御部間にはバッファメモリ，バッファレジス
タ等を設けておき、データを渡す相手の制御部が前命令
の処理中でデータを受取れない場合、バッファメモリあ
るいはバッファレジスタに一時格納することにより出来
る限り命令処理を中断することがない様制御している． 従来のこの種のデータ処理装置の設計評価において、命
令処理機能が正しく動作しているか否かを検証するため
には、種々のテストプログラムをデータ処理装置で実行
させている． Ｃ発明が解決しようとする課題〕 上述した従来のデバグ方式は、テストプログラムを実行
させるだけであるため、前述の様な各制御部間のデータ
の授受におけるタイミングの組合せを全て意識的に制御
することは困難であり、充分なデバグができないという
問題点がある。
〔課題を解決するための手段〕
本発明のデバグ方式は、マイクロプログラム制御による
データ処理装置においてマイクロ命令を蓄える制御記憶
と、 該制御記憶をアクセスするアドレスレジスタ上のマイク
ロ命令アドレスと、あらがしめ設定されたアドレスデー
タとを比較するアドレス比較回路と、 該比較の結果が一致し、がっ一致有効フラグがオンのと
きマイクロ命令有効信号を無効状態とし該信号によりア
ドレスレジスタの更新を抑止すると共にあらかじめカウ
ント値が設定されたカウンタを減算し、Ｏになった時点
でマイクロ命令有効信号を有効状態に戻しアドレスレジ
スタの更新を許可する機能を有する制御回路と、 該制御記憶から読出されたマイクロ命令により制御され
る演算回路においてマイクロ命令有効信号が無効状態の
ときは前記演算回路は送られてくるマイクロ命令を無視
し演算回路の内部状態を保持し、前記マイクロ命令有効
信号が有効状態のときはマイクロ命令の指示に従って演
算処理を実行する演算回路とを有することを特徴とする
．〔実施例〕 次に本発明について図面を参照して説明する．第１図は
本発明の一実施例を示すブロック図である． 制御記憶１はマイクロプログラムを蓄え、アドレスレジ
スタ２により任意のマイクロ命令を読出すことができる
。またアドレスレジスタ２は通常のマイクロプログラム
制御に必要なシーケンス制御機能を有している。
データ処理装置においてマイクロ命令を蓄える制御記憶
と、 該制御記憶をアクセスするアドレスレジスタ上のマイク
ロ命令アドレスと、あらがしめ設定されたアドレスデー
タとを比較するアドレス比較回路と、 該比較の結果が一致し、がっ一致有効フラグがオンのと
きマイクロ命令有効信号を無効状態とし該信号によりア
ドレスレジスタの更新を抑止すると共にあらかじめカウ
ント値が設定されたカウンタを減算し、Ｏになった時点
でマイクロ命令有効信号を有効状態に戻しアドレスレジ
スタの更新を許可する機能を有する制御回路と、 該制御記憶から読出されたマイクロ命令により制御され
る演算回路においてマイクロ命令有効信号が無効状態の
ときは前記演算回路は送られてくるマイクロ命令を無視
し演算回路の内部状態を保持し、前記マイクロ命令有効
信号が有効状態のときはマイクロ命令の指示に従って演
算処理を実行する演算回路とを有することを特徴とする
．〔実施例〕 次に本発明について図面を参照して説明する．第１図は
本発明の一実施例を示すブロック図である． 制御記憶１はマイクロプログラムを蓄え、アドレスレジ
スタ２により任意のマイクロ命令を読出すことができる
。またアドレスレジスタ２は通常のマイクロプログラム
制御に必要なシーケンス制御機能を有している。
比較アドレスレジスタ３は任意の比較アドレスデータを
設定出来、アドレスレジスタ２及び比較アドレスレジス
タ３のデータはアドレス比較回路４で比較される． 有効フラグ５はアドレス比較回路４の比較結果の有効／
無効を指示するフラグで、本フラグが有効状態でかつア
ドレスレジスタ２及び比較アドレスレジスタ３のデータ
が一致したとき、アドレス比較回路４がら一致信号が出
刀される．カウンタ６はあらがしめカウント値データが
設定されており、カウント開始指示により減算動作を行
ない、カウンタ６のデータが０になった時点でカウント
を終了し０になった旨を信号として出力する． 制御回路７はアドレス比較回路４がらの一致信号及びカ
ウンタ６がらのカウント終了信号により以下の様に制御
される。アドレス比較回路４がら一致信号を受けるとカ
ウンタ６にカウント開始を指示すると共にマイクロ命令
有効信号をリセットする．次にカウンタ６がらカウント
終了信号を受けるとマイクロ命令有効信号をセッ１・す
る。
設定出来、アドレスレジスタ２及び比較アドレスレジス
タ３のデータはアドレス比較回路４で比較される． 有効フラグ５はアドレス比較回路４の比較結果の有効／
無効を指示するフラグで、本フラグが有効状態でかつア
ドレスレジスタ２及び比較アドレスレジスタ３のデータ
が一致したとき、アドレス比較回路４がら一致信号が出
刀される．カウンタ６はあらがしめカウント値データが
設定されており、カウント開始指示により減算動作を行
ない、カウンタ６のデータが０になった時点でカウント
を終了し０になった旨を信号として出力する． 制御回路７はアドレス比較回路４がらの一致信号及びカ
ウンタ６がらのカウント終了信号により以下の様に制御
される。アドレス比較回路４がら一致信号を受けるとカ
ウンタ６にカウント開始を指示すると共にマイクロ命令
有効信号をリセットする．次にカウンタ６がらカウント
終了信号を受けるとマイクロ命令有効信号をセッ１・す
る。
マイクロ命令セレクタ８及びマイクロ命令レジスタ９は
制御記憶１がら読出されたマイクロ命令を選択．格納し
演算回路１２に制御信号を送出する．マイクロ命令レジ
スタ９の出カは障害検出回路１０によりマイクロ命令デ
ータに誤りが無いがどうか検査され誤りがあればマイク
ロ命令有効信号をリセットする． 本実施例においては障害検出回路１０は１ビット誤り訂
正．２ビット誤り検出機能を有し、１ビット誤りの場合
は訂正後マイクロ命令セレクタ８を介してマイクロ命令
レジスタ９にマイルロ命令データを再格納しマイクロ命
令有効信号をセットする。
制御記憶１がら読出されたマイクロ命令を選択．格納し
演算回路１２に制御信号を送出する．マイクロ命令レジ
スタ９の出カは障害検出回路１０によりマイクロ命令デ
ータに誤りが無いがどうか検査され誤りがあればマイク
ロ命令有効信号をリセットする． 本実施例においては障害検出回路１０は１ビット誤り訂
正．２ビット誤り検出機能を有し、１ビット誤りの場合
は訂正後マイクロ命令セレクタ８を介してマイクロ命令
レジスタ９にマイルロ命令データを再格納しマイクロ命
令有効信号をセットする。
上記の各回路内、比較アドレスレジスタ３，カウンタ６
および有効フラグ５はそれぞれソフトウェア命令により
任意の値をセットしあるいはフラグのセット／リセット
をする機能を有している．障害検出回路１０及び制御回
路７からのマイクロ命令有効信号はオア回路１１で論理
和され演算凹路１２に送出される．演算回路１２ではマ
イクロ命令有効信号がリセットされている間は演算回路
の内部状態を保持しマイクロ命令の指示を無視し、マイ
クロ命令有効信号がセットされている間はマイクロ命令
の指示に従って演算制御を行なう． 次に第２図に示すタイムチャートに従って本実施例の動
作を説明する。
および有効フラグ５はそれぞれソフトウェア命令により
任意の値をセットしあるいはフラグのセット／リセット
をする機能を有している．障害検出回路１０及び制御回
路７からのマイクロ命令有効信号はオア回路１１で論理
和され演算凹路１２に送出される．演算回路１２ではマ
イクロ命令有効信号がリセットされている間は演算回路
の内部状態を保持しマイクロ命令の指示を無視し、マイ
クロ命令有効信号がセットされている間はマイクロ命令
の指示に従って演算制御を行なう． 次に第２図に示すタイムチャートに従って本実施例の動
作を説明する。
アドレスレジスタ２はａ＋ｂ−＋Ｃ−＋ｄの順でアドレ
スが更新され、それに従って制御記憶１がらＡ，Ｂ．Ｃ
，Ｄのマイクロ命令が順に読出され、マイクロ命令レジ
スタ９に順次格納される。
スが更新され、それに従って制御記憶１がらＡ，Ｂ．Ｃ
，Ｄのマイクロ命令が順に読出され、マイクロ命令レジ
スタ９に順次格納される。
比較アドレスレジスタ３にはアドレスＣの値が、カウン
タ６には゛２゜があらがじめソフトウエア命令により格
納されており、有効フラグ５は有効状態にセットされて
いる。アドレスレジスタ２がａ→ｂと更新される間はア
ドレス比較回路４は一致検出はせず上記アドレス更新に
従ってマイクロ命令Ａが読出されて実行される。
タ６には゛２゜があらがじめソフトウエア命令により格
納されており、有効フラグ５は有効状態にセットされて
いる。アドレスレジスタ２がａ→ｂと更新される間はア
ドレス比較回路４は一致検出はせず上記アドレス更新に
従ってマイクロ命令Ａが読出されて実行される。
アドレスレジスタ２がＣに更新されるとアドレス比較回
路４は一致を検出し制御回路７に一致信号を送る．制御
回路７はカウンタ６にカウント開始を指示すると共にマ
イクロ命令有効信号をリセットする．従ってこのときマ
イクロ命令レジスタ９に格納されているマイクロ命令“
Ｂ′はそのまま保持され演算回路１２はマイクロ命令“
Ｂ゜の実行が抑止される。
路４は一致を検出し制御回路７に一致信号を送る．制御
回路７はカウンタ６にカウント開始を指示すると共にマ
イクロ命令有効信号をリセットする．従ってこのときマ
イクロ命令レジスタ９に格納されているマイクロ命令“
Ｂ′はそのまま保持され演算回路１２はマイクロ命令“
Ｂ゜の実行が抑止される。
カウンタ６のデータが“２゛→′１′と更新される間、
同様にマイクロ命令有効信号はリセットされており演算
回路１２はマイクロ命令ｒ Ｂ ｌの実行が抑止される
。カウンタ６のデータが″Ｏ′になると制御回路７はマ
イクロ命令有効信号をセットしこのサイクルでマイクロ
命令Ｉ Ｂ ｌが実行される。
同様にマイクロ命令有効信号はリセットされており演算
回路１２はマイクロ命令ｒ Ｂ ｌの実行が抑止される
。カウンタ６のデータが″Ｏ′になると制御回路７はマ
イクロ命令有効信号をセットしこのサイクルでマイクロ
命令Ｉ Ｂ ｌが実行される。
次のサイクルではアドレスレジスタ２はｄに、マイクロ
命令レジスタ９はマイクロ命令“Ｃ′に更新され以降通
常のマイクロ命令シーケンスが実行される。
命令レジスタ９はマイクロ命令“Ｃ′に更新され以降通
常のマイクロ命令シーケンスが実行される。
この結果、マイクロ命令Ａ→Ｂ間で２サイクル実行が抑
止されたことにより、実行時間が２サイクル長くなった
ことになる。この様にして、ソフトウェア命令により比
較アドレスレジスタ３およびカウンタ６に種々の値をセ
ットしマイクロ命令シーケンスの実行時間を自由に変え
ることにより、本制御部と本制御部にデータを送る制御
部とのタイミング関係を種々変更することが出来る。
止されたことにより、実行時間が２サイクル長くなった
ことになる。この様にして、ソフトウェア命令により比
較アドレスレジスタ３およびカウンタ６に種々の値をセ
ットしマイクロ命令シーケンスの実行時間を自由に変え
ることにより、本制御部と本制御部にデータを送る制御
部とのタイミング関係を種々変更することが出来る。
〔発明の効果〕
以上説明した様に本発明は、マイクロ命令有効信号をあ
らかじめ設定したマイクロ命令アドレス及びカウンタの
値によって任意のアドレスで任意のサイクル間リセット
することにより、処理実行サイクル数を自由に変え、他
の制御部とのインタフェースにおけるタイミング関係を
種々の組合せで容易に検査できる効果がある。
らかじめ設定したマイクロ命令アドレス及びカウンタの
値によって任意のアドレスで任意のサイクル間リセット
することにより、処理実行サイクル数を自由に変え、他
の制御部とのインタフェースにおけるタイミング関係を
種々の組合せで容易に検査できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の動作を説明するための図である。 １・・・制御記憶、２・・・アドレスレジスタ、３・・
・比較アドレスレジスタ、４・・・アドレス比較回路、
５・・・有効フラグ、６・・・カウンタ、７・・・制御
回路、８・・・マイクロ命令セレクタ、９・・・マイク
ロ命令レジスタ、ｌＯ・・・障害検出回路、１１・・・
オア回路、１２・・・演算回路。
本実施例の動作を説明するための図である。 １・・・制御記憶、２・・・アドレスレジスタ、３・・
・比較アドレスレジスタ、４・・・アドレス比較回路、
５・・・有効フラグ、６・・・カウンタ、７・・・制御
回路、８・・・マイクロ命令セレクタ、９・・・マイク
ロ命令レジスタ、ｌＯ・・・障害検出回路、１１・・・
オア回路、１２・・・演算回路。
Claims (1)
- 【特許請求の範囲】 マイクロプログラム制御によるデータ処理装置において
マイクロ命令を蓄える制御記憶と、該制御記憶をアクセ
スするアドレスレジスタ上のマイクロ命令アドレスと、
あらかじめ設定されたアドレスデータとを比較するアド
レス比較回路と、 該比較の結果が一致し、かつ一致有効フラグがオンのと
きマイクロ命令有効信号を無効状態とし該信号によりア
ドレスレジスタの更新を抑止すると共にあらかじめカウ
ント値が設定されたカウンタを減算し、０になった時点
でマイクロ命令有効信号を有効状態に戻しアドレスレジ
スタの更新を許可する機能を有する制御回路と、 該制御記憶から読出されたマイクロ命令により制御され
る演算回路においてマイクロ命令有効信号が無効状態の
ときは前記演算回路は送られてくるマイクロ命令を無視
し演算回路の内部状態を保持し、前記マイクロ命令有効
信号が有効状態のときはマイクロ命令の指示に従つて演
算処理を実行する演算回路とを有することを特徴とする
デバグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236222A JPH0398132A (ja) | 1989-09-11 | 1989-09-11 | デバグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236222A JPH0398132A (ja) | 1989-09-11 | 1989-09-11 | デバグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0398132A true JPH0398132A (ja) | 1991-04-23 |
Family
ID=16997595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236222A Pending JPH0398132A (ja) | 1989-09-11 | 1989-09-11 | デバグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0398132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7325165B2 (en) * | 2003-05-30 | 2008-01-29 | Broadcom Corporation | Instruction sequence verification to protect secured data |
-
1989
- 1989-09-11 JP JP1236222A patent/JPH0398132A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7325165B2 (en) * | 2003-05-30 | 2008-01-29 | Broadcom Corporation | Instruction sequence verification to protect secured data |
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