JPS62231343A - プログラム異常命令防止装置 - Google Patents
プログラム異常命令防止装置Info
- Publication number
- JPS62231343A JPS62231343A JP61074837A JP7483786A JPS62231343A JP S62231343 A JPS62231343 A JP S62231343A JP 61074837 A JP61074837 A JP 61074837A JP 7483786 A JP7483786 A JP 7483786A JP S62231343 A JPS62231343 A JP S62231343A
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- Japan
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- circuit
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- signal
- latch
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- Pending
Links
- 230000002159 abnormal effect Effects 0.000 title claims abstract description 16
- 230000005856 abnormality Effects 0.000 claims abstract description 19
- 230000002265 prevention Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプログラムが異常命令を出すことを防防止す
るプログラム異常命令防止装置に関するものである。
るプログラム異常命令防止装置に関するものである。
マイクロコンピュータで外部機器を制御するシステムに
おいて、プログラムが正常に動作しているかどうかをチ
ェックする方法として、タイマーをプログラムモジュー
ル処理時間の最長時間にセントし、プログラムモジュー
ル処理が終了するごとにリセットする。もしタイマーの
周期時間内にタイマーがリセットされない場合、異常と
判断し。
おいて、プログラムが正常に動作しているかどうかをチ
ェックする方法として、タイマーをプログラムモジュー
ル処理時間の最長時間にセントし、プログラムモジュー
ル処理が終了するごとにリセットする。もしタイマーの
周期時間内にタイマーがリセットされない場合、異常と
判断し。
プログラムの実行を中止する方法と、プログラムモジュ
ール処理の決められたステップごとにカウンタをインク
リメントし、モジュール処理の終了時のカウンタ値ｎと
、正常なモジュール処理のカウンタ値Ｎとを比較し、ｎ
Ｎの値が等しくない時。
ール処理の決められたステップごとにカウンタをインク
リメントし、モジュール処理の終了時のカウンタ値ｎと
、正常なモジュール処理のカウンタ値Ｎとを比較し、ｎ
Ｎの値が等しくない時。
異常と判断し、プログラムの実行を停止する方法とがあ
る。
る。
上記のようなプログラム異常検出方法だけでは。
マイクロコンピュータで外部機器全制御するシステムに
おいて、プログラムを記憶しているメモリの破壊等によ
りプログラムの内容が変化し、制御する為のＩＮ命令、
ＯＵＴ命令が間違って出力された場合、異常な命令を行
なった後に検出することになり、外部機器の制御がうま
くいかないという問題点があった。
おいて、プログラムを記憶しているメモリの破壊等によ
りプログラムの内容が変化し、制御する為のＩＮ命令、
ＯＵＴ命令が間違って出力された場合、異常な命令を行
なった後に検出することになり、外部機器の制御がうま
くいかないという問題点があった。
この発明は係る問題点を解決する為に異常なＩＮ命令及
びＯＵＴ命令を行えう前に防止することを目的とする。
びＯＵＴ命令を行えう前に防止することを目的とする。
この発明に係る異常命令防止装置は、プログラム構成上
、工Ｎ命令及びＯＵＴ命令’ｔ％定のアドレス領域に限
定することと、アドレスバス及びデータバスを監視する
回路とアドレスバス及びデータバスのデータを比較する
回路とを付加したものである。
、工Ｎ命令及びＯＵＴ命令’ｔ％定のアドレス領域に限
定することと、アドレスバス及びデータバスを監視する
回路とアドレスバス及びデータバスのデータを比較する
回路とを付加したものである。
この発明においては、メモリ破壊により、工Ｎ命令及び
ＯＵＴ命令が書かれていないアドレス領域で、異常な工
Ｎ命令及びＯＵＴ命令を実行することを防止することが
できる。
ＯＵＴ命令が書かれていないアドレス領域で、異常な工
Ｎ命令及びＯＵＴ命令を実行することを防止することが
できる。
第１図はこの発明の特徴をなす異常命令防止装置の構成
概念図を示したものである。（３）はアドレスバスのデ
ータを取り込むためのゲート回路、（４）はアドレスバ
スのデータとＩＮ命令及びＯＵＴ命令が書かれているア
ドレス領域とを比較するアドレス比較回路、（５）はデ
ータバスよりデータを取り込むためのデータラッチ回路
、（６：はデータラッチ要求回路、（７）はデータバス
のデータが工Ｎ命令又はＯＵＴ命令のマンン語と同じで
あるがどうかを比較して異常全判定する異常判定回路、
（８）はＩ／Ｏインタフェース、（【ｅは異常表示回路
、上記のように構成されたプログラム異常命令防止装置
においては、プログラム走行中、マイクロコンピュータ
（１）より指定されるアドレスバスデータ（９）ヲアド
レスゲート回路（３）が常に監視し、アドレス比較回路
（４）にアドレスバスデータ（９）ヲ送る。
概念図を示したものである。（３）はアドレスバスのデ
ータを取り込むためのゲート回路、（４）はアドレスバ
スのデータとＩＮ命令及びＯＵＴ命令が書かれているア
ドレス領域とを比較するアドレス比較回路、（５）はデ
ータバスよりデータを取り込むためのデータラッチ回路
、（６：はデータラッチ要求回路、（７）はデータバス
のデータが工Ｎ命令又はＯＵＴ命令のマンン語と同じで
あるがどうかを比較して異常全判定する異常判定回路、
（８）はＩ／Ｏインタフェース、（【ｅは異常表示回路
、上記のように構成されたプログラム異常命令防止装置
においては、プログラム走行中、マイクロコンピュータ
（１）より指定されるアドレスバスデータ（９）ヲアド
レスゲート回路（３）が常に監視し、アドレス比較回路
（４）にアドレスバスデータ（９）ヲ送る。
アドレスバスデータ（９）ヲ送られたアドレス比較回路
（４）はアドレスバスデータ（９）とアドレス下限デー
タＯ１とを比較し、アドレスバスデータがアドレス下限
データ（ＩＩより小さい場合、Ｌレベルのデータバスチ
ェック信号［１１１’＆送出する。更にマイクロコンピ
ュータｆｌ）のサイクルが７エツチサイクルになった時
、マイクロコンピュータ（１）の正信号ａａとＲＤ倍信
号１ｊ百取信号０ηとが全てＬレベルになるので、アド
レス比較回路（４）より送出されたデータバスチェック
信号Ｕと前記正信号＋ＩｌｌとＲＤ倍信号９と■頁信号
αηと全データラッチ要求回路（６）に送る。データラ
ッチ要求回路（６）は前記の入力される信号（１７１，
αｓ、 （１９が全てＬレベルの時、ラッチ信号ｃ！０
をデータラッチ回路霞に送出する。ラッチ信号ｃ１１を
送られたデータラッチ回路（５）はメモリデータσ２を
ラッチし、異常判定回路（７）にメモリデータα２を送
出する。メモリデータＱ２ヲ送られた異常判定回路（７
）はメモリデータσｌ工Ｎ命令のマツン語データα□□
□とＯＵＴ命令のマンン語データａ４の二つのデータと
を比較し、もしＩＮ命令のマツン語データ（２）がＯＵ
Ｔ命令のマツン語データα４と等しければ、異常信号ａ
Ｓヲマイクロコンピュータ（１）とＩ／Ｏインタフェー
ス（８）及び異常表示回路αＧに送り、マイクロコンピ
ュータ（１）ラウェイト、Ｉ／Ｏインタフェースをディ
スエーブルすることによって異常なＩＮ命令、ＯＵＴ命
令の実行を防止することが出来る。
（４）はアドレスバスデータ（９）とアドレス下限デー
タＯ１とを比較し、アドレスバスデータがアドレス下限
データ（ＩＩより小さい場合、Ｌレベルのデータバスチ
ェック信号［１１１’＆送出する。更にマイクロコンピ
ュータｆｌ）のサイクルが７エツチサイクルになった時
、マイクロコンピュータ（１）の正信号ａａとＲＤ倍信
号１ｊ百取信号０ηとが全てＬレベルになるので、アド
レス比較回路（４）より送出されたデータバスチェック
信号Ｕと前記正信号＋ＩｌｌとＲＤ倍信号９と■頁信号
αηと全データラッチ要求回路（６）に送る。データラ
ッチ要求回路（６）は前記の入力される信号（１７１，
αｓ、 （１９が全てＬレベルの時、ラッチ信号ｃ！０
をデータラッチ回路霞に送出する。ラッチ信号ｃ１１を
送られたデータラッチ回路（５）はメモリデータσ２を
ラッチし、異常判定回路（７）にメモリデータα２を送
出する。メモリデータＱ２ヲ送られた異常判定回路（７
）はメモリデータσｌ工Ｎ命令のマツン語データα□□
□とＯＵＴ命令のマンン語データａ４の二つのデータと
を比較し、もしＩＮ命令のマツン語データ（２）がＯＵ
Ｔ命令のマツン語データα４と等しければ、異常信号ａ
Ｓヲマイクロコンピュータ（１）とＩ／Ｏインタフェー
ス（８）及び異常表示回路αＧに送り、マイクロコンピ
ュータ（１）ラウェイト、Ｉ／Ｏインタフェースをディ
スエーブルすることによって異常なＩＮ命令、ＯＵＴ命
令の実行を防止することが出来る。
次に第２図の説明を行う。第２図は異常判定のタイミン
グ図である。マイクロコンピュータ（１）のサイクルが
フェッチサイクルの時間はＴ１〜Ｔ４の間でありその内
Ｍ１ 信号ＱしＭＲＥＱ信号αη、及びＲＤ倍信号ｇが
全てＬになる期間はＴ１ サイクルの後半からＴ３ サ
イクルの前半であり、データバスチェック信号αＤがＬ
になるのけＴ２サイクルの前半からＴ３サイクル・の前
半である。ゆえにラッチ信号はＴ２サイクルの前半より
Ｔ３サイクルの前半迄の間有効となり、メモリデータα
２’に読める期間はＴ２サイクルの中手よりＴ３サイク
ルの前半であるから、 Ｔ３サイクル前半の立ち上が
りにラッチすれば、フェッチサイクル時のメモリデータ
ａ’ｂを読むことが出来る。そして異常検出をしたなら
ば、 Ｔ３サイクルの後半に異常信号を出すことが出
来る。
グ図である。マイクロコンピュータ（１）のサイクルが
フェッチサイクルの時間はＴ１〜Ｔ４の間でありその内
Ｍ１ 信号ＱしＭＲＥＱ信号αη、及びＲＤ倍信号ｇが
全てＬになる期間はＴ１ サイクルの後半からＴ３ サ
イクルの前半であり、データバスチェック信号αＤがＬ
になるのけＴ２サイクルの前半からＴ３サイクル・の前
半である。ゆえにラッチ信号はＴ２サイクルの前半より
Ｔ３サイクルの前半迄の間有効となり、メモリデータα
２’に読める期間はＴ２サイクルの中手よりＴ３サイク
ルの前半であるから、 Ｔ３サイクル前半の立ち上が
りにラッチすれば、フェッチサイクル時のメモリデータ
ａ’ｂを読むことが出来る。そして異常検出をしたなら
ば、 Ｔ３サイクルの後半に異常信号を出すことが出
来る。
（発明の効果〕
この発明は以上説明した通り、異常なＩＮ命令又はＯＵ
Ｔ命令が実行される前に検出し、異常なＩＮ命令又はＯ
ＵＴ命令により外部機器が誤動作することを防止する効
果がある。
Ｔ命令が実行される前に検出し、異常なＩＮ命令又はＯ
ＵＴ命令により外部機器が誤動作することを防止する効
果がある。
第１図はこの発明の一実施例を示す概略構成図。
第２図は異常判定時のタイミングを必示したものである
。 図において、（１）はマイクロコンピュータ、（２）は
メモリ、（３）はアドレスゲート回路、（４）はアドレ
ス比較回路、（５）はデータラッチ回路、Ｃ６）はデー
タラッチ要求回路、（７）は異常判定回路、（８）はＩ
／Ｏインタフェース、（９）はアドレスバスデータ、α
〔はアドレス下゛限データ、ａＯはデータバスチェック
信号。 Ｇ２はメモリデータ、（Ｉ３はＩＮＮ命令マフフチデー
タＣ４はＯＵＴ命令のマンン語データ、 ａＳｌは異常
信号。 （＋６１は異常表示回路、ａηはメモリリクエスト信号
（ＭＲＥＱ） 、 （１１０はフエンチサイクルモード
信号（ＭすＧ９はメモリリード信号（ＲＤ） 、 Ｃ！
０はラッチ信号である。
。 図において、（１）はマイクロコンピュータ、（２）は
メモリ、（３）はアドレスゲート回路、（４）はアドレ
ス比較回路、（５）はデータラッチ回路、Ｃ６）はデー
タラッチ要求回路、（７）は異常判定回路、（８）はＩ
／Ｏインタフェース、（９）はアドレスバスデータ、α
〔はアドレス下゛限データ、ａＯはデータバスチェック
信号。 Ｇ２はメモリデータ、（Ｉ３はＩＮＮ命令マフフチデー
タＣ４はＯＵＴ命令のマンン語データ、 ａＳｌは異常
信号。 （＋６１は異常表示回路、ａηはメモリリクエスト信号
（ＭＲＥＱ） 、 （１１０はフエンチサイクルモード
信号（ＭすＧ９はメモリリード信号（ＲＤ） 、 Ｃ！
０はラッチ信号である。
Claims (1)
- 制御用のマイクロコンピュータと、プログラムを記憶し
ているメモリと、上記マイクロコンピュータのアドレス
データを取り込むアドレスゲート回路と、上記アドレス
ゲートのデータと固定されたデータを比較するアドレス
比較回路と、上記マイクロコンピュータのデータを取り
込むデータラッチ回路と、上記データラッチ回路にラッ
チ要求するラッチ要求回路と、上記データラッチ回路で
ラッチされたデータと固定されたデータを比較する異常
判定回路と、上記マイクロコンピュータと外部機器とを
結ぶＩ／Ｏインタフェースと、異常を表示する異常表示
回路とを備えたことを特徴とするプログラム異常命令防
止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074837A JPS62231343A (ja) | 1986-04-01 | 1986-04-01 | プログラム異常命令防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074837A JPS62231343A (ja) | 1986-04-01 | 1986-04-01 | プログラム異常命令防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62231343A true JPS62231343A (ja) | 1987-10-09 |
Family
ID=13558848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074837A Pending JPS62231343A (ja) | 1986-04-01 | 1986-04-01 | プログラム異常命令防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62231343A (ja) |
-
1986
- 1986-04-01 JP JP61074837A patent/JPS62231343A/ja active Pending
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