JPH01143357A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPH01143357A JPH01143357A JP30020287A JP30020287A JPH01143357A JP H01143357 A JPH01143357 A JP H01143357A JP 30020287 A JP30020287 A JP 30020287A JP 30020287 A JP30020287 A JP 30020287A JP H01143357 A JPH01143357 A JP H01143357A
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に係り、特に良好な電気特性を有す
る絶縁ゲート型電界効果トランジスタに関する。
る絶縁ゲート型電界効果トランジスタに関する。
［従来の技術］
ＬＤＤ構造でゲートをソース・ドレイン電極層とオーバ
ーラツプさせる構造としては公開公報６０−４３８６３
等が知られている。これらはソース・ドレインといった
電極層とゲート電極間の電界等に着目したものであった
。
ーラツプさせる構造としては公開公報６０−４３８６３
等が知られている。これらはソース・ドレインといった
電極層とゲート電極間の電界等に着目したものであった
。
［発明が解決しようとする問題点］
上記従来技術は、基板内部に電界について考慮されてい
なかった。
なかった。
本発明の目的は、オーバーラツプしたゲートが基板内部
の電界に及ぼす効果を利用し、良好な電気特性を得るこ
とを目的とする。
の電界に及ぼす効果を利用し、良好な電気特性を得るこ
とを目的とする。
［問題点を解決するための手段］
上記目的は、ＬＤＤ構造のソース・ドレイン電極の高濃
度不純物層を基板内部に設けることにょり達成される。
度不純物層を基板内部に設けることにょり達成される。
［作用］
ゲート電界効果によってソース・ドレイン電極での電界
の緩和されるため耐圧が向上し、短チヤネル効果を抑え
ることができる。
の緩和されるため耐圧が向上し、短チヤネル効果を抑え
ることができる。
［実施例］
以下、本発明の実施例を図面を用いて説明する。
第１図は本発明の特徴をもっとも良く表わしている素子
断面図である。
断面図である。
第１図において、ソース・ドレイン電極は低濃度不純物
層３０．３０’および高濃度不純物層２０．２０’ に
よってつくられている。低濃度不純物層３０．３０’は
第１ゲート電極１１の下側側面にはりだした第２ゲート
電極１０によってオーバーラツプされている。
層３０．３０’および高濃度不純物層２０．２０’ に
よってつくられている。低濃度不純物層３０．３０’は
第１ゲート電極１１の下側側面にはりだした第２ゲート
電極１０によってオーバーラツプされている。
上記第１実施例は低濃度Ｐ型シリコン基板（もしくは基
板より高濃度のＰウェル）上に厚さ０．２〜１μｍ程度
のフィールドｆＩＡｓ膜を形成して活性領域を分離した
後、熱酸化により活性領域にゲート絶縁膜となる厚さ５
〜５０ｎｍ程度の絶縁膜を形成する。ゲート電極となる
多結晶シリコン層１０をＣＶＤ法により積み、導伝性を
もちかつ後にエツチングの際マドツバ−となる層例えば
薄い自然酸化膜をっけ、更に多結晶シリコン層１１をつ
ける。Ｍ開維線層を上にのせてパターニングし、これを
マスクに先のエツチングストッパーの効く、例えば自然
酸化膜に対してマイクロ波を用いてエツチングしゲート
電極１１の加工をおこなう。このエツチングにおいて酸
化膜と多結晶シリコンではエツチング速度が２ケタ程度
差があるため、下の層１０はエツチングされることがな
い。（第２図（ａ）） ゲート１１はおよび上の絶縁層をマスクに低濃度不純物
層３０．３０’ を１０１２ｃｍ−２程度の濃度のリン
を４０ＫｅＶ程度のエネルギーのイオン打込み法により
形成する。（第２図（ｂ））ＣＶＤ法によりＳｉＯ２の
絶縁層をつけ、等友釣なエツチングによりエツチングし
、このエツチング量を制御することにより、ゲート１１
側面のスペーサ４１となる層を所定の大きさに制御よく
残すこと＝３− ができる。
板より高濃度のＰウェル）上に厚さ０．２〜１μｍ程度
のフィールドｆＩＡｓ膜を形成して活性領域を分離した
後、熱酸化により活性領域にゲート絶縁膜となる厚さ５
〜５０ｎｍ程度の絶縁膜を形成する。ゲート電極となる
多結晶シリコン層１０をＣＶＤ法により積み、導伝性を
もちかつ後にエツチングの際マドツバ−となる層例えば
薄い自然酸化膜をっけ、更に多結晶シリコン層１１をつ
ける。Ｍ開維線層を上にのせてパターニングし、これを
マスクに先のエツチングストッパーの効く、例えば自然
酸化膜に対してマイクロ波を用いてエツチングしゲート
電極１１の加工をおこなう。このエツチングにおいて酸
化膜と多結晶シリコンではエツチング速度が２ケタ程度
差があるため、下の層１０はエツチングされることがな
い。（第２図（ａ）） ゲート１１はおよび上の絶縁層をマスクに低濃度不純物
層３０．３０’ を１０１２ｃｍ−２程度の濃度のリン
を４０ＫｅＶ程度のエネルギーのイオン打込み法により
形成する。（第２図（ｂ））ＣＶＤ法によりＳｉＯ２の
絶縁層をつけ、等友釣なエツチングによりエツチングし
、このエツチング量を制御することにより、ゲート１１
側面のスペーサ４１となる層を所定の大きさに制御よく
残すこと＝３− ができる。
これをマスクに１０１５ｃｍ−”程度の濃度のヒ素を１
８０ ＫｅＶ程度のエネルギーでイオン打込みをおこな
うことで、基板内約０．１μｍ程度の深い位置トこ分布
ピークをもった高濃度不純物層２０を形成する。（第２
図（Ｃ））次いでスペーサ４１をマスクにＮ１０をエツ
チングしゲート１０を加工する。この工程においてスペ
ーサ長を制御することにより低濃度不純物Ｎ３０とのオ
ーバーラツプ量を制御することができる。
８０ ＫｅＶ程度のエネルギーでイオン打込みをおこな
うことで、基板内約０．１μｍ程度の深い位置トこ分布
ピークをもった高濃度不純物層２０を形成する。（第２
図（Ｃ））次いでスペーサ４１をマスクにＮ１０をエツ
チングしゲート１０を加工する。この工程においてスペ
ーサ長を制御することにより低濃度不純物Ｎ３０とのオ
ーバーラツプ量を制御することができる。
この実施例においてドレイン電極２０．２０’を高バイ
アスし、ゲート１０．１１およびソース電極２０．３０
を低バイアスした場合にも、トレイン側低濃度不純物層
３０′は比較的低バイアスに保たれる。そのため、高濃
度不純物Ｎ２ｏ′のチャネル側の電界も緩和される。よ
って、ゲート１０からドレイン電極の高濃度不純物層２
０′との耐圧を増大させ、かつ基板内部におけるパンチ
スルーを抑えることができる。
アスし、ゲート１０．１１およびソース電極２０．３０
を低バイアスした場合にも、トレイン側低濃度不純物層
３０′は比較的低バイアスに保たれる。そのため、高濃
度不純物Ｎ２ｏ′のチャネル側の電界も緩和される。よ
って、ゲート１０からドレイン電極の高濃度不純物層２
０′との耐圧を増大させ、かつ基板内部におけるパンチ
スルーを抑えることができる。
この実施例においてゲート１０の側部を部分酸化して絶
縁分離することができる。よって、この上に導伝層を設
けることにより、自己整合的にソース・ドレイン層とコ
ンタクトをとることができる。
縁分離することができる。よって、この上に導伝層を設
けることにより、自己整合的にソース・ドレイン層とコ
ンタクトをとることができる。
ここではｎチャネルのデバイスを用いて説明したが、Ｐ
チャネルデバイスにおいても同様である。
チャネルデバイスにおいても同様である。
第３図に示すように、高濃度不純物層２０のチャネル側
にパンチスルーストッパーとなる逆型不純物層５０（例
えばｎチャネルデバイスにおいてはＰ型不純物の高濃度
層）を設けることにより、よりパンチスルーに対する耐
性を増すことができる。
にパンチスルーストッパーとなる逆型不純物層５０（例
えばｎチャネルデバイスにおいてはＰ型不純物の高濃度
層）を設けることにより、よりパンチスルーに対する耐
性を増すことができる。
上記実施例においてスペーサ４１は一層で設けていたが
、第４図に示すようにスペーサ４１上に第２スペーサ４
２をつけることができる。
、第４図に示すようにスペーサ４１上に第２スペーサ４
２をつけることができる。
この場合、スペーサ４２をマスクにイオン打込みをして
電極層３５に高濃度不純物層を設けることでコンタクト
をとったとき電極における抵抗を下げることができる。
電極層３５に高濃度不純物層を設けることでコンタクト
をとったとき電極における抵抗を下げることができる。
この実施例においても第５図に示すように例えばｎチャ
ネルデバイスであればＰ型不純物層５０を設けることに
よりパンチスルーをより抑えることができる。
ネルデバイスであればＰ型不純物層５０を設けることに
よりパンチスルーをより抑えることができる。
第６図に示すように、ゲート１０の側部に第２ゲート１
１を設けることにより、オーバーラツプ構造を実現する
ことができる。この場合においてもパンチスルーストッ
パ層５０を設けることで短チヤネル効果をより抑えるこ
とができる。
１を設けることにより、オーバーラツプ構造を実現する
ことができる。この場合においてもパンチスルーストッ
パ層５０を設けることで短チヤネル効果をより抑えるこ
とができる。
［発明の効果］
本発明によれば、ゲーＩ・電極の電界効果によってソー
ス・ドレイン電極層での電界を緩和することができるた
め、耐圧等が向上し、良好な電気特性が得られる。
ス・ドレイン電極層での電界を緩和することができるた
め、耐圧等が向上し、良好な電気特性が得られる。
第１図は本発明の第１の実施例の素子断面図、第２図は
、第１実施例の製法を示す図。第３図ないし第６図は他
実施例を示す断面図である。 １０．１１・・ゲート電極、 ２０．２０’ 、３５・・高濃度不純物層、３０．３０
’・・・低濃度不純物層、 ４１、．４２・・・スペーサ、 ５０・・・パンチスルーストッパー層。 算之巳 芹３１国 １ｏ 。 ３ｏ ”’’；、ト１．
ン””’ ２０’−ｚ′＼゛ ＄○ ふ ゝ ノ○′
、第１実施例の製法を示す図。第３図ないし第６図は他
実施例を示す断面図である。 １０．１１・・ゲート電極、 ２０．２０’ 、３５・・高濃度不純物層、３０．３０
’・・・低濃度不純物層、 ４１、．４２・・・スペーサ、 ５０・・・パンチスルーストッパー層。 算之巳 芹３１国 １ｏ 。 ３ｏ ”’’；、ト１．
ン””’ ２０’−ｚ′＼゛ ＄○ ふ ゝ ノ○′
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に設けられた高濃度不純物拡散層電極
と低濃度不純物拡散層電極とこれら電極層とオーバーラ
ップした構造を有するゲート電極から成る絶縁ゲート型
電界効果トランジスタにおいて、少なくともドレイン側
で高濃度不純物拡散層電極を基板内部に設けたことを特
徴とする半導体装置。 ２、半導体基板上に設けられた高濃度不純物拡散層電極
と低濃度不純物拡散層電極とこれら電極層とオーバーラ
ップした構造を有するゲート電極から成る絶縁ゲート型
電界効果トランジスタにおいて、少なくともドレイン側
で高濃度不純物拡散層電極を基板内部に設けたことを特
徴とする半導体装置において、ゲート電極と不純物拡散
層電極とのオーバラップ構造を自己整合的に設けること
を特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30020287A JPH01143357A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30020287A JPH01143357A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143357A true JPH01143357A (ja) | 1989-06-05 |
Family
ID=17881957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30020287A Pending JPH01143357A (ja) | 1987-11-30 | 1987-11-30 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03268434A (ja) * | 1990-03-19 | 1991-11-29 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
| KR100344818B1 (ko) * | 1997-09-24 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체소자및그의제조방법 |
| US7888198B1 (en) | 1998-05-20 | 2011-02-15 | Samsung Electronics Co., Ltd. | Method of fabricating a MOS transistor with double sidewall spacers in a peripheral region and single sidewall spacers in a cell region |
-
1987
- 1987-11-30 JP JP30020287A patent/JPH01143357A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03268434A (ja) * | 1990-03-19 | 1991-11-29 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
| KR100344818B1 (ko) * | 1997-09-24 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체소자및그의제조방법 |
| US7888198B1 (en) | 1998-05-20 | 2011-02-15 | Samsung Electronics Co., Ltd. | Method of fabricating a MOS transistor with double sidewall spacers in a peripheral region and single sidewall spacers in a cell region |
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